本公開涉及一種移位寄存器及其操作方法。

背景技術(shù)：

薄膜晶體管液晶顯示器(TFT-LCD)廣泛應(yīng)用于生產(chǎn)生活的各個領(lǐng)域，其采用M*N點排列的逐行掃描矩陣顯示。在進行顯示時，TFT-LCD通過驅(qū)動電路來驅(qū)動顯示面板中的各個像素進行顯示。TFT-LCD的驅(qū)動電路主要包含柵極驅(qū)動電路和數(shù)據(jù)驅(qū)動電路。其中，數(shù)據(jù)驅(qū)動電路用于依據(jù)時鐘信號定時將輸入的數(shù)據(jù)順序鎖存并將鎖存的數(shù)據(jù)轉(zhuǎn)換成模擬信號后輸入到顯示面板的數(shù)據(jù)線。柵極驅(qū)動電路通常用移位寄存器來實現(xiàn)，所述移位寄存器將時鐘信號轉(zhuǎn)換成開啟/斷開電壓，分別輸出到顯示面板的各條柵線上。顯示面板上的一條柵線通常與一個移位寄存器(即移位寄存器的一級)對接。通過使得各個移位寄存器依序輪流輸出開啟電壓，實現(xiàn)對顯示面板中像素的逐行掃描。

在顯示領(lǐng)域，為了不斷改善顯示畫面，提高用戶體驗，高清、高像素數(shù)目(Pixels Per Inch，簡稱PPI)顯示成了研究的熱門。但隨著像素數(shù)目的提高，每一行柵線驅(qū)動的像素數(shù)目也增大，移位寄存器的負載增大，因此提高移位寄存器的驅(qū)動能力十分必要。

技術(shù)實現(xiàn)要素：

本公開的至少一個實施例提供了一種移位寄存器及其操作方法?？梢越档鸵莆患拇嫫鬏敵龆说脑肼?，提高移位寄存器的驅(qū)動能力。

根據(jù)本公開的一方面，公開了一種移位寄存器，包含：

輸入單元，其第一端與該移位寄存器的輸入端連接用于從該輸入端接收輸入信號，第二端與第一時鐘信號端連接，第三端與第一節(jié)點連接，配置為在來自第一時鐘信號端的第一時鐘信號的控制下將輸入信號提供至第一節(jié)點；

上拉單元，其第一端與第一電源電壓端連接，第二端與第二節(jié)點連接，第三端與該移位寄存器的輸出端連接，配置為在第二節(jié)點的電壓的控制下將所述第一電源電壓端的電壓提供給所述輸出端；

上拉控制單元，其第一端與第二時鐘信號端連接，第二端與第一電源電壓端連接，第三端與第二節(jié)點連接，第四端與輸入端連接，第五端與第二電源電壓端連接，配置為在輸入信號的控制下將所述第一電源電壓端的電壓提供給所述第二節(jié)點或是在來自第二時鐘信號端的第二時鐘信號的控制下將所述第二電源電壓端的電壓提供給所述第二節(jié)點；

下拉單元，其第一端與第一節(jié)點連接，第二端與第三時鐘信號端連接，第三端與輸出端連接，配置為在第一節(jié)點的電壓的控制下將來自第三鐘信號端的第三時鐘信號提供給所述輸出端；

下拉控制單元，其第一端與第一電源電壓端連接，第二端與第一節(jié)點連接，第三端與第二節(jié)點連接，配置為在第二節(jié)點的電壓的控制下將所述第一電源電壓端的電壓提供給所述第一節(jié)點；

第一降噪單元，其第一端與第三時鐘信號端連接，第二端與輸出端連接，第三端與第三節(jié)點連接，配置為通過調(diào)節(jié)所述第三節(jié)點的電壓，來減小所述輸入單元對第一節(jié)點的漏電；以及

第二降噪單元，其第一端與第四節(jié)點連接，第二端與第一節(jié)點連接，第三端與第二電源電壓端連接，配置為通過調(diào)節(jié)所述第四節(jié)點的電壓，來減小所述下拉控制單元對第一節(jié)點的漏電；

其中，第三節(jié)點是第一降噪單元和輸入單元的連接點，第四節(jié)點是第二降噪單元和下拉控制單元的連接點。

例如，輸入單元包括：第一晶體管，其柵極與第一時鐘信號端連接，第一極與輸入端連接，第二極與第三節(jié)點連接；以及第二晶體管，其柵極與第一時鐘信號端連接，第一極與第三節(jié)點連接，第二極與第一節(jié)點連接。

例如，上拉單元包括：第三晶體管，其柵極與第二節(jié)點連接，第一極與第一電源電壓端連接，第二極與輸出端連接；以及第一電容，其第一端與第二節(jié)點連接，第二端與第一電源電壓端連接。

例如，上拉控制單元包括：第四晶體管，其柵極與輸入端連接，第一極與第一電源電壓端連接，第二極與第二節(jié)點連接；以及第五晶體管，其柵極與第二時鐘信號端連接，第一極與第二節(jié)點連接，第二極與第二電源電壓端連接。

例如，下拉單元包括：第六晶體管，其柵極與第一節(jié)點連接，第一極與輸出端連接，第二極與第三時鐘信號端連接；以及第二電容，其第一端與第一節(jié)點連接，第二端與輸出端連接。

例如，下拉控制單元包括：第七晶體管，其柵極與第二節(jié)點連接，第一極與第一電源電壓端連接，第二極與第四節(jié)點連接；以及第八晶體管，其柵極與第二節(jié)點連接，第一端與第四節(jié)點連接，第二端與第一節(jié)點連接。

例如，第一降噪單元包括：第九晶體管，其柵極與輸出端連接，第一極與第三時鐘信號端連接，第二極與第三節(jié)點連接。

例如，第二降噪單元包括：第十晶體管，其柵極與第一節(jié)點連接，第一極與第四節(jié)點連接，第二極與第二電源電壓端連接。

例如，上述晶體管均為P型晶體管。

例如，上述第一、第二和第三時鐘信號端的第一、第二和第三時鐘信號的占空比均為33％。

例如，第一電源電壓端是高電源電壓端，第二電源電壓端是低電源電壓端。

根據(jù)本公開的又一方面，公開了一種移位寄存器的操作方法，該移位寄存器包含輸入單元、上拉單元、上拉控制單元、下拉單元、下拉控制單元、第一降噪單元和第二降噪單元，該移位寄存器的操作方法包含：

由輸入單元將輸入信號提供至第一節(jié)點；

由上拉單元將第一電源電壓端的電壓提供給該移位寄存器的輸出端；

由上拉控制單元將第一電源電壓端的電壓或第二電源電壓端的電壓提供給第二節(jié)點；

由下拉單元將來自第三鐘信號端的第三時鐘信號提供給所述輸出端；

由下拉控制單元將所述第一電源電壓端的電壓提供給所述第一節(jié)點；

由第一降噪單元通過調(diào)節(jié)第三節(jié)點的電壓，來減小所述輸入單元對第一節(jié)點的漏電；

由第二降噪單元通過調(diào)節(jié)第四節(jié)點的電壓，來減小所述下拉控制單元對第一節(jié)點的漏電；

其中，第一節(jié)點是輸入單元、下拉單元、下拉控制單元和第二降噪單元的連接點，第二節(jié)點是上拉單元、上拉控制單元和下拉控制單元的連接點，第三節(jié)點是第一降噪單元和輸入單元的連接點，第四節(jié)點是第二降噪單元和下拉控制單元的連接點。

例如，第一電源電壓端是高電源電壓端，第二電源電壓端是低電源電壓端。

例如，上述第三時鐘信號端的第三時鐘信號的占空比為33％。

根據(jù)本公開實施例的移位寄存器采用串聯(lián)晶體管結(jié)構(gòu)，通過時序控制，在串聯(lián)晶體管的連接點處接入相應(yīng)的電平來降低驅(qū)動晶體管的柵極電平在輸出階段的漏電流，進而降低移位寄存器輸出端的噪聲，提高了移位寄存器的驅(qū)動能力。

附圖說明

圖1示出了根據(jù)本公開實施例的移位寄存器的框圖；

圖2示出了根據(jù)本公開實施例的移位寄存器的一種示例電路結(jié)構(gòu)圖；

圖3示出了圖2中的移位寄存器進行掃描時的時序圖；

圖4示出了一種已知移位寄存器的電路結(jié)構(gòu)圖；

圖5示出了圖2中的移位寄存器與圖4中的移位寄存器在相同電路參數(shù)條件下各自驅(qū)動晶體管的柵極電平的比較圖；

圖6示出了圖2中的移位寄存器與圖4中的移位寄存器在相同電路參數(shù)條件下各自驅(qū)動晶體管的輸出電平的比較圖。

具體實施方式

下面將結(jié)合本公開實施例中的附圖，對本公開實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本公開一部分實施例，而不是全部的實施例。基于本公開中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本公開保護的范圍。

本公開所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。在本實施例中，每個晶體管的漏極和源極的連接方式可以互換，因此，本公開實施例中各晶體管的漏極、源極實際是沒有區(qū)別的。這里，僅僅是為了區(qū)分晶體管除柵極之外的兩極，而將其中一極稱為漏極，另一極稱為源極。

本公開提出一種移位寄存器，可以有效降低輸出端噪聲，提高移位寄存器的驅(qū)動能力。

圖1示出了根據(jù)本公開實施例的移位寄存器的框圖。如圖1所示，在一個實施例中，該移位寄存器包括輸入單元11、上拉單元12、上拉控制單元13、下拉單元14、下拉控制單元15、第一降噪單元16和第二降噪單元17。

輸入單元11的第一端與該移位寄存器的輸入端INPUT連接用于從該輸入端INPUT接收輸入信號，第二端與第一時鐘信號端CK1連接，第三端與第一節(jié)點N1連接。該輸入單元11被配置為在第一時鐘信號端CK1處的第一時鐘信號的控制下將所接收的輸入信號傳遞到第一節(jié)點N1。

上拉單元12的第一端與第一電源電壓端VGH連接，第二端與第二節(jié)點N2連接，第三端與該移位寄存器的輸出端OUTPUT連接。該上拉單元12被配置為在第二節(jié)點N2的電壓的控制下將所述第一電源電壓端的電壓VGH提供給所述輸出端OUTPUT。

上拉控制單元13的第一端與第二時鐘信號端CK2連接，第二端與第一電源電壓端VGH連接，第三端與第二節(jié)點N2連接，第四端與輸入端INPUT連接，第五端與第二電源電壓端VGL連接。該上拉控制單元13被配置為在輸入信號的控制下將所述第一電源電壓端VGH的電壓提供給所述第二節(jié)點N2或是在來自第二時鐘信號端的第二時鐘信號的控制下將所述第二電源電壓端VGL的電壓提供給所述第二節(jié)點N2。

下拉單元14的第一端與第一節(jié)點N1連接，第二端與第三時鐘信號端CK3連接，第三端與輸出端OUTPUT連接。該下拉單元14被配置為在第一節(jié)點N1的電壓的控制下將來自第三時鐘信號端CK3的第三時鐘信號提供給所述輸出端OUTPUT。

下拉控制單元15的第一端與第一電源電壓端VGH連接，第二端與第一節(jié)點N1連接，第三端與第二節(jié)點N2連接。該下拉控制單元15被配置為在第二節(jié)點N2的電壓的控制下將所述第一電源電壓端VGH的電壓提供給所述第一節(jié)點N1。

第一降噪單元16的第一端與第三時鐘信號端CK3連接，第二端與輸出端OUTPUT連接，第三端與第三節(jié)點N3連接。該第一降噪單元16被配置為通過調(diào)節(jié)所述第三節(jié)點N3的電壓，來減小所述輸入單元11對第一節(jié)點N1的漏電。

第二降噪單元17的第一端與第四節(jié)點N4連接，第二端與第一節(jié)點N1連接，第三端與第二電源電壓端VGL連接。該第二降噪單元17被配置為通過調(diào)節(jié)所述第四節(jié)點N4的電壓，來減小所述下拉控制單元15對第一節(jié)點N1的漏電。

第三節(jié)點N3是第一降噪單元16和輸入單元11的連接點，第四節(jié)點N4是第二降噪單元17和下拉控制單元15的連接點。

第一降噪單元16和第二降噪單元17通過減小輸入單元11和下拉控制單元15對第一節(jié)點N1的漏電，維持第一節(jié)點N1的電平，來降低該移位寄存器的輸出端的噪聲。

上述第一、第二和第三時鐘信號端的第一、第二和第三時鐘信號的占空比均為33％。

第一電源電壓端VGH是高電源電壓端，第二電源電壓端VGL是低電源電壓端。

圖2示出了根據(jù)本公開實施例的移位寄存器的一種示例電路結(jié)構(gòu)圖。下面以圖2中的晶體管均為在柵極輸入低電平時導(dǎo)通的P型晶體管為例進行說明。

如圖2所示，在一個實施例中，例如，輸入單元11包括第一晶體管M1以及第二晶體管M2。第一晶體管M1的柵極與第一時鐘信號端CK1連接，第一極與輸入端INPUT連接，第二極與第三節(jié)點N3連接。第二晶體管M2的柵極與第一時鐘信號端CK1連接，第一極與第三節(jié)點N3連接，第二極與第一節(jié)點N1連接。在第一時鐘信號端CK1的第一時鐘信號處于低電平時，第一晶體管M1和第二晶體管M2分別導(dǎo)通，將輸入端INPUT的輸入信號傳遞到第一節(jié)點N1。

在一個實施例中，例如，上拉單元12包括第三晶體管M3和第一電容C1。第三晶體管M3的柵極與第二節(jié)點N2連接，第一極與第一電源電壓端VGH連接，第二極與輸出端OUTPUT連接。第一電容C1的第一端與第二節(jié)點N2連接，第二端與第一電源電壓端VGH連接。在第二節(jié)點N2的電壓處于低電平時，第三晶體管M3導(dǎo)通，將所述第一電源電壓端的電壓VGH提供給所述輸出端OUTPUT。

在一個實施例中，例如，上拉控制單元13包括第四晶體管M4和第五晶體管M5。第四晶體管M4的柵極與輸入端INPUT連接，第一極與第一電源電壓端VGH連接，第二極與第二節(jié)點N2連接。第五晶體管M5的柵極與第二時鐘信號端CK2連接，第一極與第二節(jié)點N2連接，第二極與第二電源電壓端VGL連接。例如，在第二時鐘信號端CK2處的第二時鐘信號處于低電平時，第五晶體管M5導(dǎo)通，將所述第二電源電壓端VGL的電壓提供給所述第二節(jié)點N2；在輸入端INPUT處的輸入信號處于低電平時，第四晶體管M4導(dǎo)通，將所述第一電源電壓端VGH的電壓提供給所述第二節(jié)點N2。

在一個實施例中，例如，下拉單元14包括第六晶體管M6和第二電容C2。第六晶體管M6的柵極與第一節(jié)點N1連接，第一極與輸出端OUTPUT連接，第二極與第三時鐘信號端CK3連接。第二電容C2的第一端與第一節(jié)點N1連接，第二端與輸出端OUTPUT連接。在第一節(jié)點N1的電壓處于低電平時，第六晶體管M6導(dǎo)通，將來自第三時鐘信號端CK3的第三時鐘信號提供給所述輸出端OUTPUT。

在一個實施例中，例如，下拉控制單元15包括第七晶體管M7和第八晶體管M8。第七晶體管M7的柵極與第二節(jié)點N2連接，第一極與第一電源電壓端VGH連接，第二極與第四節(jié)點N4連接。第八晶體管M8的柵極與第二節(jié)點N2連接，第一端與第四節(jié)點N4連接，第二端與第一節(jié)點N1連接。在第二節(jié)點N2的電壓處于低電平時，第七晶體管M7和第八晶體管M8分別導(dǎo)通，將所述第一電源電壓端VGH的電壓提供給所述第一節(jié)點N1。

在一個實施例中，例如，第一降噪單元16包括第九晶體管M9，其柵極與輸出端OUTPUT連接，第一極與第三時鐘信號端CK3連接，第二極與第三節(jié)點N3連接。在輸出端OUTPUT的輸出信號處于低電平并且當來自第三時鐘信號端CK3的第三時鐘信號處于低電平時，第九晶體管M9導(dǎo)通，使得第三節(jié)點N3的電壓被拉低，從而減小上述第二晶體管M2對第一節(jié)點N1的漏電，減小了對第一節(jié)點N1的電平的影響，即，減小了對驅(qū)動晶體管，即，第六晶體管M6的柵極電平的影響，降低了該移位寄存器的輸出端的噪聲，提高驅(qū)動晶體管的驅(qū)動能力。

在一個實施例中，例如，第二降噪單元17包括第十晶體管M10，其柵極與第一節(jié)點N1連接，第一極與第四節(jié)點N4連接，第二極與第二電源電壓端VGL連接。在第一節(jié)點N1的電壓處于低電平時，第十晶體管M10導(dǎo)通，使得第四節(jié)點N4的電壓被拉低，從而減小上述第八晶體管M8對第一節(jié)點N1的漏電，減小了對第一節(jié)點N1的電平的影響，使得第一節(jié)點N1的電平可以一直保持較低的電平，即，減小了對驅(qū)動晶體管，即，第六晶體管M6的柵極電平的影響，降低了輸出端噪聲，提高驅(qū)動晶體管的驅(qū)動能力。

能夠理解，圖2中所示出的輸入單元11、上拉單元12、上拉控制單元13、下拉單元14、下拉控制單元15、第一降噪單元16和第二降噪單元17的具體電路結(jié)構(gòu)僅僅是一種示例，各個單元也可以采用其他適當?shù)碾娐方Y(jié)構(gòu)，只要能分別實現(xiàn)各自的功能即可，本發(fā)明對此不做限制。

圖3示出了圖2中的移位寄存器進行掃描時的時序圖。下面結(jié)合圖2和圖3對根據(jù)本公開實施例的移位寄存器在掃描時的具體工作過程進行描述。

在本實施例中，第一電源電壓端VGH是高電源電壓端，第二電源電壓端VGL是低電源電壓端。

在第一階段t1(輸入階段)，輸入端INPUT輸入的信號和第一時鐘信號端CK1的第一時鐘信號處于低電平VL(在本實施例中也代表第二電源電壓端VGL的電平)，第三時鐘信號端CK3的第三時鐘信號處于高電平VH(在本實施例中也代表第一電源電壓端VGH的電平)。第一晶體管M1和第二晶體管M2導(dǎo)通，將輸入端INPUT的低電平信號傳遞到第一節(jié)點N1，此時第一節(jié)點N1處于低電平。由于P型晶體管傳遞低電平有閾值損失，所以第一節(jié)點N1電平為VL+|vthp|，其中vthp代表晶體管的閾值電壓(在本實施例中假定所有晶體管的閾值電壓相等)。由于第一節(jié)點N1處于低電平，驅(qū)動晶體管，即，第六晶體管M6導(dǎo)通。因為第三時鐘信號端CK3的第三時鐘信號處于高電平VH，輸出端OUTPUT輸出高電平的輸出信號。同時，由于輸入端INPUT輸入的信號處于低電平，第四晶體管M4導(dǎo)通，將第二節(jié)點N2的電平拉至第一電源電壓端VGH的高電平，第三晶體管M3截止。

在第二階段t2(下拉階段)，輸入端INPUT輸入的信號和第一時鐘信號端CK1的第一時鐘信號處于高電平VH，第三時鐘信號端CK3的第三時鐘信號處于低電平VL。由于在t1階段第六晶體管M6導(dǎo)通，第三時鐘信號端CK3的第三時鐘信號處于低電平，因此輸出端OUTPUT輸出低電平的輸出信號。由于第一時鐘信號端CK1的第一時鐘信號處于高電平，第一晶體管M1和第二晶體管M2截止。第二節(jié)點N2的電平在t1階段被拉至高電平，所以第七晶體管M7和第八晶體管M8截止，第六晶體管M6的柵極處于懸空狀態(tài)。由于電容具有保持其兩端電壓差不變的特性，因此第二電容C2兩端電壓差(VL+|Vthp|-VH)保持不變，所以第一節(jié)點N1的電平會隨著輸出端OUTPUT的電平的降低而降低，最后穩(wěn)定在2VL+|Vthp|-VH。第六晶體管M6工作在線性區(qū)，第三時鐘信號端CK3的第三時鐘信號無閾值損失地傳遞到輸出端OUTPUT，輸出端OUTPUT輸出信號的電平為VL。在此過程中，低電平的輸出端OUTPUT輸出信號將第九晶體管M9開啟，第三節(jié)點N3的電平被拉低，減小了第二晶體管M2的漏電流，從而減小了對第一節(jié)點N1的電平的影響，即，減小了對驅(qū)動晶體管(第六晶體管M6)的柵極電平的影響，降低了該移位寄存器的輸出端的噪聲。同時，第一節(jié)點N1的電平處于低電平，第十晶體管M10導(dǎo)通，將第四節(jié)點N4的電平拉低，從而減小第八晶體管M8的漏電流，從而減小了對第一節(jié)點N1的電平的影響，使得第一節(jié)點N1的電平可以一直保持較低的電平，即，減小了對驅(qū)動晶體管(第六晶體管M6)的柵極電平的影響，降低了輸出端噪聲，提高驅(qū)動晶體管的驅(qū)動能力。

在第三階段t3(上拉階段)，此階段分為兩個子階段。在第一子階段，第三時鐘信號端CK3的第三時鐘信號跳變處于高電平VH，第二電容C2具有保持其兩端電壓差不變的特性，因此第一節(jié)點N1的電平也跳變至VL+|Vthp|。第六晶體管M6仍處于開啟狀態(tài)，將輸出端OUTPUT輸出信號的電平上拉至第三時鐘信號端CK3的第三時鐘信號的高電平VH。在第二子階段，第二時鐘信號端CK2的第二時鐘信號跳變處于低電平，第五晶體管M5導(dǎo)通，第二節(jié)點N2的電平被拉低，第三晶體管M3導(dǎo)通，將輸出端OUTPUT輸出信號的電平保持在高電平VH。同時第七晶體管M7和第八晶體管M8導(dǎo)通，將第一節(jié)點N1的電平拉至高電平VH，第六晶體管M6截止。

在第四階段t4(保持階段)，第二時鐘信號端CK2的第二時鐘信號周期性跳變?yōu)榈碗娖剑瑢⒌诙?jié)點N2的電平保持在低電平，所以第三晶體管M3保持導(dǎo)通，將輸出端OUTPUT輸出信號的電平穩(wěn)定在高電平VH。第二節(jié)點N2的低電平使第七晶體管M7和第八晶體管M8導(dǎo)通，將第一節(jié)點N1的電平穩(wěn)定在高電平VH。第一時鐘信號端CK1的第一時鐘信號周期性跳變?yōu)榈碗娖揭矊⒌谝痪w管M1和第二晶體管M2導(dǎo)通，將第一節(jié)點N1的電平穩(wěn)定在高電平VH。從而保證輸出端OUTPUT的穩(wěn)定輸出，降低噪聲。

此后，直至下一幀到來，所述移位寄存器接收到輸入端INPUT的低電平信號后，重新執(zhí)行上述各階段。

上述第一、第二和第三時鐘信號端的第一、第二和第三時鐘信號的占空比均為33％。

根據(jù)本公開實施例的移位寄存器采用串聯(lián)晶體管結(jié)構(gòu)(例如，M1和M2串聯(lián)，M7和M8串聯(lián))，通過時序控制，在串聯(lián)晶體管的連接點(例如，N3、N4)處接入相應(yīng)的電平來減小其漏電流(例如，減小了第二晶體管M2的漏電流和第八晶體管M8的漏電流)，降低下拉階段(即，輸出階段)對驅(qū)動晶體管的柵極電平(即，第一節(jié)點N1的電平)的影響，進而消除了輸出端噪聲，提高了移位寄存器的驅(qū)動能力。

本公開還提供了一種上述移位寄存器的操作方法。下面結(jié)合圖1和圖3對該方法進行說明。在一個實施例中，例如，如圖1所示，移位寄存器包含輸入單元11、上拉單元12、上拉控制單元13、下拉單元14、下拉控制單元15、第一降噪單元16和第二降噪單元17，該移位寄存器的操作方法包含：

由輸入單元11將輸入信號提供至第一節(jié)點N1；

由上拉單元12將第一電源電壓端VGH的電壓提供給該移位寄存器的輸出端OUTPUT；

由上拉控制單元13將第一電源電壓端VGH的電壓或第二電源電壓端VGL的電壓提供給第二節(jié)點N2；

由下拉單元14將來自第三鐘信號端CK3的第三時鐘信號提供給所述輸出端OUTPUT；

由下拉控制單元15將所述第一電源電壓端VGH的電壓提供給所述第一節(jié)點N1；

由第一降噪單元16通過調(diào)節(jié)第三節(jié)點N3的電壓，來減小所述輸入單元11對第一節(jié)點N1的漏電；

由第二降噪單元17通過調(diào)節(jié)第四節(jié)點N4的電壓，來減小所述下拉控制單元15對第一節(jié)點N1的漏電；

其中，第一節(jié)點N1是輸入單元11、下拉單元14、下拉控制單元15和第二降噪單元17的連接點，第二節(jié)點是上拉單元12、上拉控制單元13和下拉控制單元15的連接點，第三節(jié)點N3是第一降噪單元16和輸入單元11的連接點，第四節(jié)點N4是第二降噪單元17和下拉控制單元15的連接點。

在本實施例中，第一電源電壓端VGH是高電源電壓端，第二電源電壓端VGL是低電源電壓端，所述第三時鐘信號端CK3的第三時鐘信號的占空比為33％。

圖4示出了一種已知移位寄存器的電路結(jié)構(gòu)圖，圖5-6分別示出了圖2中的移位寄存器與圖4中的移位寄存器在相同電路參數(shù)條件下各自驅(qū)動晶體管的柵極電平和輸出電平的比較圖。如圖5-6所示，將本公開實施例的移位寄存器與圖4所示的已知的一種移位寄存器的驅(qū)動能力進行比較，在器件尺寸、器件模型、驅(qū)動脈寬、所帶負載(10kΩ、60pF)相同的條件下，可以看出，在輸出階段，本公開實施例的移位寄存器中的驅(qū)動晶體管的柵極電平比該已知移位寄存器的驅(qū)動晶體管的柵極電平在低電位保持效果要好，因此本公開實施例的移位寄存器中的驅(qū)動晶體管的輸出電平與該已知移位寄存器的驅(qū)動晶體管的輸出電平相比，其延遲也相應(yīng)較小。

根據(jù)本公開實施例的移位寄存器采用串聯(lián)晶體管結(jié)構(gòu)，通過時序控制，在串聯(lián)晶體管的連接點處接入相應(yīng)的電平來減小其漏電流，降低下拉階段(即，輸出階段)對驅(qū)動晶體管的柵極電平的影響，進而消除了輸出端噪聲，提高了移位寄存器的驅(qū)動能力。

以上所述，僅為本公開的具體實施方式，但本公開的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本公開揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本公開的保護范圍之內(nèi)。因此，本公開的保護范圍應(yīng)以所述權(quán)利要求的保護范圍為準。