移位寄存單元、移位寄存器、柵極驅(qū)動電路和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示裝置領(lǐng)域，具體地，涉及一種移位寄存單元、一種包括該移位寄存單元的移位寄存器、一種包括該移位寄存器的柵極驅(qū)動電路和一種包括該柵極驅(qū)動電路的顯示裝置。
【背景技術(shù)】
[0002]在現(xiàn)有的顯示裝置中，通常需要利用柵極驅(qū)動電路為柵線提供掃描信號。柵極驅(qū)動電路包括移位寄存器，而移位寄存器則是由多級移位寄存單元級聯(lián)而成。通常，移位寄存單元要采取兩相或者更多相時(shí)鐘信號進(jìn)行驅(qū)動，從而增加了移位寄存單元的復(fù)雜程度，不利于實(shí)現(xiàn)顯示裝置的窄邊框化。
[0003]因此，如何簡化移位寄存單元成為本領(lǐng)域亟待解決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種移位寄存單元、一種包括該移位寄存單元的移位寄存器、一種包括該移位寄存器的柵極驅(qū)動電路和一種包括該柵極驅(qū)動電路的顯示裝置。所述移位寄存單元結(jié)構(gòu)較為簡單。
[0005]為了實(shí)現(xiàn)上述目的，作為本發(fā)明的一個(gè)方面，提供一種移位寄存單元，所述移位寄存單元包括開始信號輸入端、時(shí)鐘信號端、高電平輸入端、低電平輸入端和信號輸出端，其中，所述移位寄存單元還包括第一信號轉(zhuǎn)換模塊和第二信號轉(zhuǎn)換模塊，所述第一信號轉(zhuǎn)換模塊的輸入端與所述開始信號輸入端相連，所述第一信號轉(zhuǎn)換模塊的輸出端與所述第二信號轉(zhuǎn)換模塊的輸入端相連，所述第二信號轉(zhuǎn)換模塊的輸出端與所述信號輸出端相連，所述第一信號轉(zhuǎn)換模塊還分別與所述時(shí)鐘信號端、所述高電平輸入端相連和所述低電平輸入端相連，所述第二信號轉(zhuǎn)換模塊還分別與所述時(shí)鐘信號端、所述高電平輸入端相連和所述低電平輸入端相連，通過所述高電平輸入端輸入的高電平信號與通過所述低電平輸入端輸入的低電平信號中的一者為有效信號，另一者為無效信號，
[0006]在所述時(shí)鐘信號為第一電平信號、所述開始信號為無效信號的預(yù)處理階段，所述第一信號轉(zhuǎn)換模塊能夠向所述第二信號轉(zhuǎn)換模塊輸出無效信號，所述第二信號轉(zhuǎn)換模塊能夠根據(jù)所述第一信號轉(zhuǎn)換模塊輸出的無效信號以及所述時(shí)鐘信號輸出無效信號；
[0007]在所述時(shí)鐘信號為第二電平信號、所述開始信號為有效信號的第一信號寫入階段，所述第一信號轉(zhuǎn)換模塊能夠向所述第二信號轉(zhuǎn)換模塊輸出無效信號，所述第二信號轉(zhuǎn)換模塊能夠根據(jù)所述第一信號轉(zhuǎn)換模塊輸出的無效信號以及所述時(shí)鐘信號輸出無效信號;
[0008]在所述時(shí)鐘信號為第一電平信號、所述開始信號為有效信號的第二信號寫入階段，所述第一信號轉(zhuǎn)換模塊能夠向所述第二信號轉(zhuǎn)換模塊輸出有效信號，所述第二信號轉(zhuǎn)換模塊能夠根據(jù)所述第一信號轉(zhuǎn)換模塊輸出的有效信號以及所述時(shí)鐘信號輸出無效信號;
[0009]在所述時(shí)鐘信號為第二電平信號、所述開始信號為無效信號的第一輸出階段，所述第一信號轉(zhuǎn)換模塊能夠向所述第二信號轉(zhuǎn)換模塊輸出有效信號，所述第二信號轉(zhuǎn)換模塊能夠根據(jù)所述第一信號轉(zhuǎn)換模塊輸出的有效信號以及所述時(shí)鐘信號輸出有效信號；
[0010]在所述時(shí)鐘信號為第一電平信號、所述開始信號為無效信號的第二輸出階段，所述第一信號轉(zhuǎn)換模塊能夠向所述第二信號轉(zhuǎn)換模塊輸出有效信號，所述第二信號轉(zhuǎn)換模塊能夠根據(jù)所述第一信號轉(zhuǎn)換模塊輸出的有效信號以及所述時(shí)鐘信號輸出有效信號。
[0011]優(yōu)選地，所述第一信號轉(zhuǎn)換模塊為正鎖存器，所述第二信號轉(zhuǎn)換模塊為負(fù)鎖存器，所述第一電平信號為高電平信號，所述第二電平信號為低電平信號，當(dāng)通過所述時(shí)鐘信號端輸入的信號為第一電平信號時(shí)，所述第一信號轉(zhuǎn)換模塊處于透明模式，所述第二信號轉(zhuǎn)換模塊處于維持模式；
[0012]當(dāng)通過所述時(shí)鐘信號端輸入的信號為第二電平信號時(shí)，所述第一信號轉(zhuǎn)換模塊處于維持模式，所述第二信號轉(zhuǎn)換模塊處于透明模式。
[0013]優(yōu)選地，所述第一信號轉(zhuǎn)換模塊包括互相串聯(lián)的第一反相器和第二反相器，所述第一反相器能夠在通過所述時(shí)鐘信號端輸入的時(shí)鐘信號為所述第一電平信號時(shí)將輸入的所述開始信號反相，所述第二反相器能夠在所述時(shí)鐘信號為所述第一電平信號時(shí)將第一反相器輸出的信號反相；
[0014]所述第二信號轉(zhuǎn)換模塊包括互相串聯(lián)的第三反相器和第四反相器，所述第三反相器與所述第二反相器串聯(lián)，當(dāng)通過所述時(shí)鐘信號端輸入的時(shí)鐘信號為第二電平信號時(shí)，所述第三反相器能夠?qū)⑺龅诙聪嗥鬏敵龅男盘柗聪?，并且所述第四反相器能夠?qū)⑺龅谌聪嗥鬏敵龅男盘柗聪唷?br>[0015]優(yōu)選地，所述第一反相器包括第一上拉晶體管、第一控制晶體管和第一下拉晶體管，所述第一上拉晶體管的柵極和所述第一下拉晶體管的柵極均與所述開始信號輸入端相連，所述第一控制晶體管的柵極與所述時(shí)鐘信號端相連，所述第一上拉晶體管為P型晶體管，所述第一下拉晶體管為N型晶體管，所述第一上拉晶體管的第一極與所述高電平輸入端相連，所述第一上拉晶體管的第二極與所述第一控制晶體管的第一極相連，所述第一控制晶體管的第二極與所述第一下拉晶體管的第一極相連，所述第一下拉晶體管的第二極與所述低電平輸入端相連；
[0016]所述第一控制晶體管為N型晶體管，所述第一反相器的輸出端為所述第一控制晶體管的第一極。
[0017]優(yōu)選地，所述第二反相器包括第二上拉晶體管、第二控制晶體管和第二下拉晶體管，所述第二上拉晶體管為P型晶體管，所述第二控制晶體管和所述第二下拉晶體管為N型晶體管；
[0018]所述第二上拉晶體管的第一極與所述高電平輸入端相連，所述第二上拉晶體管的第二極與所述第二控制晶體管的第一極相連，所述第二控制晶體管的第二極與所述第二下拉晶體管的第一極相連，所述第二下拉晶體管的第二極與所述低電平輸入端相連；
[0019]所述第二控制晶體管的柵極與所述時(shí)鐘信號端相連，所述第二上拉晶體管的柵極和所述第二下拉晶體管的柵極與所述第一反相器的輸出端相連；
[0020]所述第二上拉晶體管的第二極為所述第二反相器的輸出端。
[0021]優(yōu)選地，所述第三反相器包括第三上拉晶體管、第三控制晶體管和第三下拉晶體管，所述第三上拉晶體管為P型晶體管，所述第三下拉晶體管為N型晶體管；
[0022]所述第三上拉晶體管的柵極和所述第三下拉晶體管的柵極均與所述第二反相器的輸出端相連，所述第三控制晶體管的柵極與所述時(shí)鐘信號端相連；
[0023]所述第三上拉晶體管的第一極與所述高電平輸入端相連，所述第三上拉晶體管的第二極與所述第三控制晶體管的第一極相連，所述第三控制晶體管的第二極與所述第三下拉晶體管的第一極相連，所述第三下拉晶體管的第二極與所述低電平輸入端相連；
[0024]所述第三上拉晶體管的第二極為所述第三反相器的輸出端，所述第三控制晶體管為P型晶體管，所述第三控制晶體管的柵極與所述時(shí)鐘信號端相連。
[0025]優(yōu)選地，所述第四反相器包括第四上拉晶體管、第四控制晶體管和第四下拉晶體管，所述第四上拉晶體管和第四控制晶體管為P型晶體管，所述第四下拉晶體管為N型晶體管；
[0026]所述第四上拉晶體管和所述第四下拉晶體管的柵極與所述第三反相器的輸出端相連，所述第四控制晶體管的柵極與所述時(shí)鐘信號端相連；
[0027]所述第四上拉晶體管的第一極與所述高電平輸入端相連，所述第四上拉晶體管的第二極與所述第四控制晶體管的第一極相連，所述第四控制晶體管的第二極與所述第四下拉晶體管的第一極相連，所述第四下拉晶體管的第二極與低電平輸入端相連；
[0028]所述信號輸出端與所述第四上拉晶體管的第二極相連。
[0029]優(yōu)選地，所述第一信號轉(zhuǎn)換模塊包括第一反相器和第二反相器，
[0030]所述第一反相器包括第一上拉晶體管、第一控制晶體管和第一下拉晶體管，所述第一上拉晶體管的柵極和所述第一下拉晶體管的柵極均與所述開始信號輸入端相連，所述第一控制晶體管的柵極與所述時(shí)鐘信號端相連，所述第一上拉晶體管為P型晶體管，所述第一下拉晶體管為N型晶體管，所述第一上拉晶體管的第一極與所述高電平輸入端相連，所述第一上拉晶體管的第二極與所述第一控制晶體管的第一極相連，所述第一控制晶體管的第二極與所述第一下拉晶體管的第一極相連，所述第一下拉晶體管的第二極與所述低電平輸入端相連；
[0031]所述第一控制晶體管為P型晶體管，所述第一反相器的輸出端為所述第一控制晶體管的第二極；
[0032]所述第二反相器包括第二上拉晶體管、第二控制晶體管和第二下拉晶體管，所述第二上拉晶體管為P型晶體管，所述第二控制晶體管和所述第二下拉晶體管為N型晶體管；
[0033]所述第二上拉晶體管的第一極與所述高電平輸入端相連，所述第二上拉晶體管的第二極與所述第二控制晶體管的第一極相連，所述第二控制晶體管的第二極與所述第二下拉晶體管的第一極相連，所述第二下拉晶體管的第二極與所述低電平輸入端相連；
[0034]所述第二控制晶體管的柵極與所述第一反相器的輸出端相連，所述第二上拉晶體管的柵極和所述第二下拉晶體管的柵極與所述時(shí)鐘信號端相連；
[0035]所述第二上拉晶體管的第二極為所述第二反相器的輸出端，所述第二控制晶體管的寬長比大于所述第一下拉晶體管的寬長比。
[0036]優(yōu)選地，所述第二信號轉(zhuǎn)換模塊包括第三反相器和第四反相器，
[0037]所述第三反相器包括第三控制晶體管、第三上拉晶體管和第三下拉晶體管，所述第三上拉晶體管為P型晶體管，所述第三下拉晶體管和所述第三控制晶體管為N型晶體管；
[0038]所述第三上拉晶體管的柵極和所述第三下拉晶體管的柵極與所述第一信號轉(zhuǎn)換模塊的輸出端相連，所述第三控制晶體管的柵極與所述時(shí)鐘信號端相連；
[0039]所述第三上拉晶體管的第一極與所述高電平輸入端相連，所述第三上拉晶體管的第二極與所述控制晶體管的第一極相連，所述第三控制晶體管的第二極與所述第三下拉晶體管的第一極相連，所述第三下拉晶體管的第二極與所述低電平輸入端相連；
[0040]所述第四反相器包括第四上拉晶體管和第四下拉晶體管，所述第四上拉晶體管為P型晶體管，所述第四下拉晶體管為N型晶體管；
[0041]所述第四上拉晶體管的柵極和所述第四下拉晶體管的柵極均與所述第三反相器的輸出端相連，所述第四上拉晶體管的第一極與所述高電平輸入端相連，所述第四上拉晶體管的第二極與所述第四下拉晶體管的第一極相連，所述第四下拉晶體管的第二極與所述低電平輸入端相連，所述信號輸出端與所述第四上拉晶體管的第二極相連。
[0042]優(yōu)選地，所述第二下拉晶體管的寬長比大于所述第一下拉晶體管、所述第三控制晶體管和所述第三下拉晶體管中的任意一者的寬長比。
[0043]優(yōu)選地，所述第二控制晶體管和所述第二下拉晶體管的寬長比均為40:1，所述第一下拉晶體管、所述第三控制晶體管、所述第三下拉晶體管的寬長比均為10:1。
[0044]作為本發(fā)明的另一方面，提供一種移位寄存器，所述移位寄存器包括級聯(lián)的多級移位寄存單元，其中，所述移位寄存單元為本發(fā)明所提供的上述移位寄存單元。
[0045]作為本發(fā)明的再一個(gè)方面，提供一種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括移位寄存器、高電平信號線、奇數(shù)時(shí)鐘信號線、偶數(shù)時(shí)鐘信號線、和低電平信號線，其中，所述移位寄存器為本發(fā)明所提供的上述移位寄存器，所述高電平信號線與所述高電平輸入端相連，所述低電平信號線與所述低電平輸入端相連，所述奇數(shù)時(shí)鐘信號線與奇數(shù)級的移位寄存單元的時(shí)鐘信號端相連，所述偶數(shù)時(shí)鐘信號線與偶數(shù)級的移位寄存單元的時(shí)鐘信號端相連。
[0046]作為本發(fā)明的還一個(gè)