本發(fā)明涉及液晶顯示設(shè)備技術(shù)領(lǐng)域，尤其涉及一種柵極線驅(qū)動電路。

背景技術(shù)：

在一般情況下，顯示面板包括一面板主體、一個柵極驅(qū)動電路、以及一源極驅(qū)動電路。該源極驅(qū)動電路設(shè)置在該面板本體，藉由多條源極線，以驅(qū)動一顯示面板的多個像素。柵極驅(qū)動電路設(shè)置在該面板本體，藉由多條柵極線，以驅(qū)動該顯示面板的多個像素。此外，柵極驅(qū)動電路包括一移位寄存器。該移位寄存器用于傳輸柵極信號至連接至該移位寄存器的多條柵極線，以順序地致能該多條柵極線，從而驅(qū)動多個像素。

近年來，大尺寸面板已成為顯示器或電視的主流。在大尺寸面板中，多條柵極線的長度也隨之增加。此會引起超長傳輸距離所產(chǎn)生信號衰減的問題。有效地補償?shù)臇艠O信號始終是一個電路設(shè)計上的挑戰(zhàn)。因此，現(xiàn)有技術(shù)顯示面板仍有改善的空間。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的主要在于提供一柵極線驅(qū)動電路，于一輸出電路上的上拉晶體管使用多晶硅晶體管。多晶硅晶體管晶體管于導(dǎo)通時可提供較大的電流，具有較大的驅(qū)動能力，以驅(qū)動一柵極線。同時于控制電路中，若有晶體管連接至一第一控制節(jié)點，則將該晶體管改用氧化物半導(dǎo)體晶體管，以提供較低的漏電流，如此可消除該上拉晶體管的控制端的電壓變動，進(jìn)而使該上拉晶體管可提供穩(wěn)定的驅(qū)動電流至該柵極線，而可改善現(xiàn)有技術(shù)中超長傳輸距離所產(chǎn)生信號衰減的問題。本發(fā)明具有晶體管共享柵極的堆棧式結(jié)構(gòu)，可有效地節(jié)省電路布局的面積。同時，共享柵極晶體管的通道在同一方向，因此要調(diào)其中一個晶體管的寬長比時，不會影響到另一個晶體管的電路布局，增加電路布局的便利性。

為達(dá)到前述目的，本發(fā)明提出一種柵極線驅(qū)動電路，包括一輸出電路、以及一控制電路。該輸出電路包含一上拉晶體管以及一輔助晶體管。該上拉晶體管以及該輔助晶體管分別具有一第一控制節(jié)點以及一第二控制節(jié)點，該上拉晶體管與該輔助晶體管為多晶硅晶體管。該控制電路耦合至該輸出電路，該控制電路包含一第一晶體管、一第二晶體管、一第三晶體管、以及一第四晶體管。該上拉晶體管分別耦接至一第一時序信號、一柵極線，該輔助晶體管分別耦接至該上拉晶體管、一低電位、以及該第二控制節(jié)點，該第一晶體管分別耦接至一高電位、該第一控制節(jié)點，該第二晶體管分別耦接至該第一控制節(jié)點、該低電位、以及該第二控制節(jié)點，該第三晶體管分別耦接至該高電位、該第二控制節(jié)點，該第四晶體管分別耦接至該第二控制節(jié)點、該低電位、以及該第一控制節(jié)點，其中，該第一晶體管、該第二晶體管、該第三晶體管與該第四晶體管至少有一晶體管為氧化物半導(dǎo)體晶體管。

附圖說明

圖1是本發(fā)明的一種柵極線驅(qū)動電路的一電路圖。

圖2是本發(fā)明柵極線驅(qū)動電路的時序圖。

圖3是本發(fā)明柵極線驅(qū)動電路的仿真時序圖。

圖4是本發(fā)明柵極線驅(qū)動電路的另一仿真時序圖。

圖5是多晶硅晶體管、氧化物半導(dǎo)體晶體管、以及非晶硅晶體管于導(dǎo)通以及關(guān)閉時的電流的示意圖。

圖6是本發(fā)明的一種柵極線驅(qū)動電路的另一電路圖。

圖7是本發(fā)明的一種柵極線驅(qū)動電路的再一電路圖。

圖8是本發(fā)明的一種柵極線驅(qū)動電路的又一電路圖。

圖9是本發(fā)明的一種柵極線驅(qū)動電路的另外一電路圖。

圖10是本發(fā)明圖1的一電路布局圖。

圖11是本發(fā)明圖1的另一電路布局圖。

圖12是本發(fā)明圖1的另外一電路布局圖。

【符號說明】

柵極線驅(qū)動電路100

輸出電路110 控制電路120

上拉晶體管(T5) 輔助晶體管(T6)

第一控制節(jié)點(N1) 第二控制節(jié)點(N2)

第一電容(C1) 第一晶體管(T1)

第二晶體管(T2) 第三晶體管(T3)

第四晶體管(T4) 第一時序信號(CLKa)

柵極線(Rn) 低電位(VGL)

前一柵極線(Rn-1) 高電位(VGH)

第二時序信號(CLKc) 第一端(a)

第二端(b) 第三端(c)

第三時序信號(CLKb) 第四時序信號(CLKd)

第一時間間隔(T1) 第二時間間隔(T2)

第三時間間隔(T3) 第四時間間隔(T4)

第五晶體管(T7)

第二電容(C2) 第五晶體管(T9)

第六晶體管(T10) 第七晶體管(T7)

第八晶體管(T8) 第九晶體管(T1’)

第十晶體管(T8’) 第一時序信號(CLK_Gate)

第一控制信號線(XGAS) 第一輸入信號線(Rn-2)

第二控制信號線(CVS) 第二輸入信號(Rn+2)

第三控制信號(XCVS) 第四控制信號(CLK_FW)

第五控制信號(CLK_RW)

第五晶體管(T10) 第六晶體管(T11)

第七晶體管(T7) 第八晶體管(T8)

第九晶體管(T9)

第一時序信號(CKV1) 第二控制信號(CKV2)

重置信號(RESET) 第三控制信號(CSV)

第四控制信號(XCSV) 前一柵極線(Rn-1)

下一柵極線(Rn+1)

漏極(DI) 源極(SI)

漏極(DL) 源極(SL)

信道寬度(WI) 通道長度(LI)

信道寬度(WL) 通道長度(LL)

具體實施方式

圖1是本發(fā)明的一種柵極線驅(qū)動電路100的電路圖，如圖1所示，該驅(qū)動電路100包括有一輸出電路110、以及一控制電路120，其用以驅(qū)動一柵極線(Rn)。該輸出電路110包含一上拉晶體管(T5)以及一輔助晶體管(T6)。該上拉晶體管(T5)以及該輔助晶體管(T6)分別具有一第一控制節(jié)點(N1)以及一第二控制節(jié)點(N2)。該控制電路120耦合至該輸出電路110。該控制電路120具有多個晶體管(T1、T2、T3、T4)。該多個晶體管(T1、T2、T3、T4)分別連接至該第一控制節(jié)點(N1)以及該第二控制節(jié)點(N2)，以控制該上拉晶體管(T5)以及該輔助晶體管(T6)的導(dǎo)通或關(guān)閉，其中，在該多個晶體管(T1、T2、T3、T4)中，至少有一晶體管為氧化物半導(dǎo)體晶體管。該氧化物半導(dǎo)體晶體管可為氧化銦鎵鋅(Indium Gallium Zinc Oxide、IGZO)晶體管。

如圖1所示，該控制電路120包含一第一電容(C1)、一第一晶體管(T1)、一第二晶體管(T2)、一第三晶體管(T3)、以及一第四晶體管(T4)。該上拉晶體管(T5)分別耦接至一第一時序信號(CLKa)、一柵極線(Rn)、該第一電容(C1)、以及該第一控制節(jié)點(N1)與該第一電容(C1)。該輔助晶體管(T6)分別耦接至該上拉晶體管(T5)、一低電位(VGL)、以及該第二控制節(jié)點(N2)。該第一晶體管(T1)分別耦接至一高電位(VGH)、該第一控制節(jié)點(N1)、以及一前一柵極線(Rn-1)。該第二晶體管(T2)分別耦接至該第一控制節(jié)點(N1)、該低電位(VGL)、以及該第二控制節(jié)點(N2)。該第三晶體管(T3)分別耦接至該高電位(VGH)、該第二控制節(jié)點(N2)、以及一第二時序信號(CLKc)。該第四晶體管(T4)分別耦接至該第二控制節(jié)點(N2)、該低電位(VGL)、以及該第一控制節(jié)點(N1)。

也即，該上拉晶體管(T5)具有一第一端(a)連接至一第一時序信號(CLKa)，一第二端(b)連接至該柵極線(Rn)以及該第一電容(C1)的一端，以及一第三端(c)耦合至該第一控制節(jié)點(N1)以及該第一電容(C1)的另一端。該輔助晶體管(T6)具有一第一端(a)連接至該上拉晶體管(T5)的第二端(b)、一第二端(b)連接至一低電位(VGL)，以及一第三端(c)耦合至該第二控制節(jié)點(N2)。

該第一晶體管(T1)具有一第一端(a)連接至一高電位(VGH)、一第二端(b)連接至該第一控制節(jié)點(N1)、以及一第三端(c)連接至一前一柵極線(Rn-1)。該第二晶體管(T2)具有一第一端(a)連接至該第一控制節(jié)點(N1)、一第二端(b)連接至該低電位(VGL)、以及一第三端(c)連接至該第二控制節(jié)點(N2)。該第三晶體管(T3)具有一第一端(a)連接至該高電位(VGH)、一第二端(b)連接至該第二控制節(jié)點(N2)、以及一第三端(c)連接至一第二時序信號(CLKc)。該第四晶體管(T4)具有一第一端(a)連接至該第二控制節(jié)點(N2)、一第二端(b)連接至該低電位(VGL)，以及一第三端(c)連接至該第一控制節(jié)點(N1)。

圖2是本發(fā)明柵極線驅(qū)動電路100的時序圖。如圖2所示，該第一時序信號(CLKa)的脈沖(pulse)與一第三時序信號(CLKb)的脈沖沒有重疊(non-over lap)，該第三時序信號(CLKb)的脈沖與該第二時序信號(CLKc)的脈沖沒有重疊，該第二時序信號(CLKc)的脈沖與一第四時序信號(CLKd)的脈沖沒有重疊。

在第一時間間隔(T1)時，該前一柵極線(Rn-1)的信號為高電位，因此，該第一晶體管(T1)導(dǎo)通，使該第一控制節(jié)點(N1)變?yōu)楦唠娢?。該第一控制?jié)點(N1)為高電位，使該上拉晶體管(T5)導(dǎo)通，使高電位(VGH)經(jīng)由該第一晶體管(T1)對該第一電容(C1)充電。同時，該第一控制節(jié)點(N1)為高電位，使該第四晶體管(T4)導(dǎo)通，導(dǎo)致該第二控制節(jié)點(N2)變?yōu)榈碗娢?VGL)，而使該第二晶體管(T2)以及該輔助晶體管(T6)關(guān)閉。

在第二時間間隔(T2)時，該第一時序信號(CLKa)產(chǎn)生脈沖(pulse)。由于該上拉晶體管(T5)導(dǎo)通，故該上拉晶體管(T5)的第二端(b)的電壓為高電位(VGH)，而將該第一控制節(jié)點(N1)電壓上拉(boosting)至2VGH-VGL-vth，而使該上拉晶體管(T5)完全導(dǎo)通(fully turn-on)，加大對該柵極線(Rn)的驅(qū)動能力，此時該柵極線(Rn)的電壓為高電位(VGH)。

在第三時間間隔(T3)時，該第一時序信號(CLKa)所產(chǎn)生脈沖消失，該第一控制節(jié)點(N1)電壓回復(fù)至VGH-vth，同時，該柵極線(Rn)也降回低電位(VGL)。此時，該第四晶體管(T4)導(dǎo)通、該第二晶體管(T2)以及該輔助晶體管(T6)關(guān)閉、該第二控制節(jié)點(N2)為低電位。

在第四時間間隔(T4)時，該第二時序信號(CLKc)產(chǎn)生脈沖(pulse)，而使該第三晶體管(T3)導(dǎo)通，因此該第二控制節(jié)點(N2)為低電位被拉升變?yōu)楦唠娢?VGH)，而使該第二晶體管(T2)導(dǎo)通，該第一控制節(jié)點(N1)電壓降為低電位(VGL)。

圖3是本發(fā)明柵極線驅(qū)動電路100的仿真時序圖。如圖3所示，在第二時間間隔(T2)時，該第一控制節(jié)點(N1)電壓被上拉(boosting)到接近18伏特，而使該上拉晶體管(T5)完全導(dǎo)通(fully turn-on)，因此可加大對該柵極線(Rn)的驅(qū)動能力。

圖4是本發(fā)明柵極線驅(qū)動電路100的另一仿真時序圖。其設(shè)定多個晶體管(T1、T2、T3、T4)中具有漏電流時的模擬時序圖。由于有設(shè)定漏電流，此模擬時序圖可更加接近實際的電路。如圖4所示，由于多個晶體管(T1、T2、T3、T4)中具有漏電流，所以在圓圈處A所示，該第一控制節(jié)點(N1)電壓被上拉(boosting)到18伏特即開始下降。在第二時間間隔(T2)結(jié)束時，甚至將到10伏特左右。也即在第二時間間隔(T2)中，該上拉晶體管(T5)并非完全導(dǎo)通，同時其對該柵極線(Rn)的驅(qū)動能力也降低。

圖5是多晶硅晶體管、氧化物半導(dǎo)體晶體管、以及非晶硅(a-Si)晶體管在導(dǎo)通以及關(guān)閉時的電流的示意圖。如圖5所示，多晶硅晶體管在導(dǎo)通時有較大的電流，氧化物半導(dǎo)體晶體管在關(guān)閉時，其漏電流遠(yuǎn)小于多晶硅晶體管以及非晶硅(a-Si)晶體管的漏電流。

因此針對圖4的問題，本發(fā)明的該第一晶體管(T1)、該第二晶體管(T2)、以及該第四晶體管(T4)至少有一個為氧化物半導(dǎo)體晶體管，藉此減少漏電流，以避免該第一控制節(jié)點(N1)電壓因漏電流而下降。該上拉晶體管(T5)為多晶硅晶體管。該多晶硅晶體管可為低溫多晶硅(Low Temperature Poly-silicon、LTPS)晶體管，以在導(dǎo)通時有較大的電流，以驅(qū)動該柵極線(Rn)。

圖6是本發(fā)明的一種柵極線驅(qū)動電路100的另一電路圖。其與圖1主要區(qū)別在于：圖6中新增一第五晶體管(T7)。該第五晶體管(T7)耦合至該第一控制節(jié)點(N1)、該高電位(VGH)、以及該第一晶體管(T1)。也即，該第五晶體管(T7)的一第一端(a)耦合至該上拉晶體管(T5)的第三端(c)，其一第二端(b)連接至該第一控制節(jié)點(N1)，其一第三端(c)連接至該高電位(VGH)。圖6的柵極線驅(qū)動電路100其時序圖以及運作原理與圖2相似，是本領(lǐng)域技術(shù)人員基于本發(fā)明公開內(nèi)容能夠獲得的，在此不再贅述。

在一實施例中，圖1以及圖6中的該第一晶體管(T1)、該第二晶體管(T2)、以及該第四晶體管(T4)至少有一個為氧化物半導(dǎo)體晶體管，圖1以及圖6中的該第三晶體管(T3)、該上拉晶體管(T5)、該輔助晶體管(T6)、以及圖6中的該第五晶體管(T7)為多晶硅晶體管。該多晶硅晶體管可為多晶硅晶體管。

在另一實施例中，圖1以及圖6中的該第一晶體管(T1)、該第二晶體管(T2)、以及該第四晶體管(T4)至少有一個為氧化物半導(dǎo)體晶體管，圖1以及圖6中的該上拉晶體管(15)為多晶硅晶體管。圖1以及圖6中的該第三晶體管(T3)、該輔助晶體管(T6)、以及圖6中的該第五晶體管(T7)可為多晶硅晶體管或氧化物半導(dǎo)體晶體管。

在再一實施例中，圖1以及圖6中的該第四晶體管(T4)為氧化物半導(dǎo)體晶體管，圖1以及圖6中的該上拉晶體管(T5)為多晶硅晶體管。圖1以及圖6中的該第一晶體管(T1)、該第二晶體管(T2)、該第三晶體管(T3)、該輔助晶體管(T6)、以及圖6中的該第五晶體管(T7)可為多晶硅晶體管或氧化物半導(dǎo)體晶體管。

圖7是本發(fā)明的一種柵極線驅(qū)動電路100的再一電路圖。該控制電路120包含一第一電容(C1)、一第一晶體管(T1)、一第二晶體管(T2)、一第三晶體管(T3)、以及一第四晶體管(T4)。該上拉晶體管(T5)分別耦接至一第一時序信號(CLKa)、一柵極線(Rn)與該第一電容(C1)、以及該第一控制節(jié)點(N1)與該第一電容(C1)。該輔助晶體管(T6)分別耦接至該上拉晶體管(T5)、一低電位(VGL)、以及該第二控制節(jié)點(N2)。該第一晶體管(T1)分別耦接至該第一控制節(jié)點(N1)、以及一前一柵極線(Rn-1)。該第二晶體管(T2)分別耦接至該第一控制節(jié)點(N1)、該低電位(VGL)、以及該第二控制節(jié)點(N2)。該第三晶體管(T3)分別耦接至該高電位(VGH)、以及該第二控制節(jié)點(N2)。該第四晶體管(T4)分別耦接至該第二控制節(jié)點(N2)、該低電位(VGL)、以及該第一控制節(jié)點(N1)。圖7的電路與圖1主要區(qū)別在于：該第一晶體管(T1)二極管連接(diode-connected)方式，其一第一端(a)以及一第三端(c)連接至該柵極線(Rn)。該第三晶體管(T3)分別耦接至該高電位(VGH)、以及該第二控制節(jié)點(N2)，其一第一端(a)連接至高電位(VGH)以及其第三端(c)，其一第二端(b)連接該第二控制節(jié)點(N2)。圖7的柵極線驅(qū)動電路100的時序圖以及運作原理與圖2相似，是本領(lǐng)域技術(shù)人員基于本發(fā)明公開的內(nèi)容能夠得到的，在此不再贅述。

在一實施例中，圖7中的該第一晶體管(T1)、該第二晶體管(T2)至少有一個為氧化物半導(dǎo)體晶體管，圖7中的該第三晶體管(T3)、以及該第四晶體管(T4)、該上拉晶體管(T5)、該輔助晶體管(T6)為多晶硅晶體管。

在另一實施例中，圖7中的該第一晶體管(T1)、該第二晶體管(T2)至少有一個為氧化物半導(dǎo)體晶體管，圖7中的該上拉晶體管(T5)為多晶硅晶體管。圖7中的該第三晶體管(T3)、以及該第四晶體管(T4)、該輔助晶體管(T6)可為多晶硅晶體管或氧化物半導(dǎo)體晶體管。

圖8是本發(fā)明的一種柵極線驅(qū)動電路100的又一電路圖。該輸出電路110與圖1相同，在此不再贅述。

該控制電路120還包含一第一電容(C1)、一第二電容(C2)、一第一晶體管(T1)、一第二晶體管(T2)、一第三晶體管(T3)、一第四晶體管(T4)、一第五晶體管(T9)、一第六晶體管(T10)、一第七晶體管(T7)、一第八晶體管(T8)、一第九晶體管(T1’)、以及一第十晶體管(T8’)。

該上拉晶體管(T5)分別耦接至一第一時序信號(CLK_Gate)、一柵極線(Rn)、該輔助晶體管(T6)、該第五晶體管(T9)、以及該第一晶體管(T1)。該輔助晶體管(T6)分別耦接至一低電位(VGL)、該第二控制節(jié)點(N2)、該第三晶體管(T3)、該第二晶體管(T2)、該第四晶體管(T4)、該第六晶體管(T10)以及該第二電容(C2)。該第六晶體管(T10)分別耦接至該低電位(VGL)、該第五晶體管(T9)以及一第一控制信號線(XGAS)。該第四晶體管(T4)分別耦接至該低電位(VGL)、該第一控制節(jié)點(N1)、該第一晶體管(T1)、該第二晶體管(T2)、該第七晶體管(T7)、該第九晶體管(T1’)、以及該第一電容(C1)。該第一晶體管(T1)耦接至一高電位(VGH)。該第三晶體管(T3)分別耦接至該高電位(VGH)、該第八晶體管(T8)、以及該第十晶體管(T8’)。該第七晶體管(T7)分別耦接至一第一輸入信號(Rn-2)、一第二控制信號線(CVS)以及該第八晶體管。該第九晶體管(T1’)分別耦接至一第二輸入信號(Rn+2)、一第三控制信號(XCVS)以及該第十晶體管(T8’)。該第八晶體管(T8)耦接至一第四控制信號(CLK_FW)。該第十晶體管(T8’)耦接至一第五控制信號(CLK_RW)。

更詳細(xì)地，該上拉晶體管(T5)的一第一端(a)連接至一第一時序信號(CLK_Gate)，其一第二端(b)連接至一柵極線(Rn)、該輔助晶體管(T6)的一第一端(a)以及該第五晶體管(T9)的一第二端(b)，其一第三端(c)連接至該第一晶體管(T1)的一第一端(a)。

該輔助晶體管(T6)的一第二端(b)連接至一低電位(VGL)，其一第三端(c)連接至該第二控制節(jié)點(N2)、該第三晶體管(T3)的一第二端(b)、該第二晶體管(T2)的一第三端(c)、該第四晶體管(T4)的一第一端(a)、該第六晶體管(T10)的一第一端(a)以及該第二電容(C2)的一端。該第二電容(C2)的另一端連接至該低電位(VGL)。

該第六晶體管(T10)的一第二端(b)連接至該低電位(VGL)，其一第三端(c)連接至該第五晶體管(T9)的一第三端(c)、該第五晶體管(T9)的一第一端(a)以及一第一控制信號線(XGAS)。

該第四晶體管(T4)的一第二端(b)連接至該低電位(VGL)，其第三端(c)連接至該第一控制節(jié)點(N1)、該第一晶體管(T1)的一第二端(b)、該第二晶體管(T2)的一第一端(a)、該第七晶體管(T7)的一第一端(a)、該第九晶體管(T1’)的一第一端(a)、以及該第一電容(C1)的一端。該第一電容(C1)的另一端連接至該低電位(VGL)。

該第一晶體管(T1)的一第三端(c)連接至一高電位(VGH)。該第三晶體管(T3)的一第一端(a)連接至一高電位(VGH)，其一第三端(c)連接至該第八晶體管(T8)的一第二端(b)、該第十晶體管(T8’)的一第二端(b)。

該第七晶體管(T7)的一第三端(c)連接至一第一輸入信號線(Rn-2)，其一第二端(b)連接至一第二控制信號線(CVS)以及該第八晶體管(T8)的一第三端(c)。該第九晶體管(T1’)的一第三端(c)連接至一第二輸入信號(Rn+2)，其一第二端(b)連接至一第三控制信號(XCVS)以及該第十晶體管(T8’)的一第三端(c)。

該第八晶體管(T8)的一第一端(a)連接至一第四控制信號(CLK_FW)，該第十晶體管(T8’)的一第一端(a)連接至一第五控制信號(CLK_RW)。圖8的柵極線驅(qū)動電路100其時序圖以及運作原理與圖2相似，是本領(lǐng)域技術(shù)人員基于本發(fā)明公開的內(nèi)容能夠獲得的，在此不再贅述。

在一實施例中，圖8中的該第一晶體管(T1)、該第九晶體管(T1’)、該第二晶體管(T2)、以及該第四晶體管(T4)中至少有一個為氧化物半導(dǎo)體晶體管。

在另一實施例中，圖8中的該第一晶體管(T1)、該第九晶體管(T1’)、該第二晶體管(T2)、以及該第四晶體管(T4)中至少有一個為氧化物半導(dǎo)體晶體管，圖8中的該上拉晶體管(T5)為多晶硅晶體管。圖8中的其他晶體管可為多晶硅晶體管或氧化物半導(dǎo)體晶體管。

圖9是本發(fā)明的一種柵極線驅(qū)動電路100的再一電路圖。該輸出電路110與圖1相似，不再贅述。

該控制電路120還包含一第一電容(C1)、一第一晶體管(T1)、一第二晶體管(T2)、一第三晶體管(T3)、一第四晶體管(T4)、一第五晶體管(T10)、一第六晶體管(T11)、一第七晶體管(T7)、一第八晶體管(T8)、以及一第九晶體管(T9)。該上拉晶體管(T5)分別耦接至一第一時序信號(CKV1)、一柵極線(Rn)、該輔助晶體管(T6)、該第八晶體管、該第一電容(C1)、以及該第七晶體管(T7)。該輔助晶體管(T6)分別耦接至一低電位(VGL)、該第三晶體管(T3)、該第二晶體管(T2)、該第四晶體管(T4)、該第八晶體管(T8)以及該第九晶體管(T9)。該第八晶體管(T8)分別耦接至該低電位(VGL)。該第四晶體管(T4)耦接至該低電位(VGL)、該第五晶體管(T10)、該第六晶體管(T11)、以及該第一晶體管(T1)。該第二晶體管(T2)耦接至該低電位(VGL)、該第一控制節(jié)點(N1)、該第一晶體管(T1)、以及該第七晶體管(T7)。該第七晶體管(T7)耦接至一高電位(VGH)。該第三晶體管(T3)分別耦接至一第二控制信號(CKV2)、以及該高電位(VGH)。該第九晶體管(T9)耦接至一重置信號(RESET)。該第一晶體管(T1)耦接至該高電位(VGH)。該第五晶體管(T10)分別耦接至一第三控制信號(CSV)、以及一前一柵極線(Rn-1)。該第六晶體管(T11)分別耦接至一第四控制信號(XCSV)、以及一下一柵極線(Rn+1)。

更詳細(xì)地，如圖9所示，該上拉晶體管(T5)的一第一端(a)連接至一第一時序信號(CKV1)，其一第二端(b)連接至一柵極線(Rn)、該輔助晶體管(T6)的一第一端(a)、該第八晶體管(T8)的一第三端(c)、以及該第一電容(C1)的一端，其一第三端(c)連接至該第一電容(C1)的另一端、以及該第七晶體管(T7)的一第一端(a)。

該輔助晶體管(T6)的一第二端(b)連接至一低電位(VGL)，其一第三端(c)連接至一第二控制節(jié)點(N2)、該第三晶體管(T3)的一第二端(b)、該第二晶體管(T2)的一第三端(c)、該第四晶體管(T4)的一第一端(a)、該第八晶體管(T8)的一第一端(a)以及該第九晶體管(T9)的一第二端(b)。該第八晶體管(T8)的一第二端(b)連接至該低電位(VGL)。

該第四晶體管(T4)的一第二端(b)連接至該低電位(VGL)，其一第三端(c)連接至該第五晶體管(T10)的一第二端(b)、該第六晶體管(T11)的一第二端(b)、以及該第一晶體管(T1)的一第三端(c)。該第二晶體管(T2)的一第二端(b)連接至該低電位(VGL)，其一第一端(a)連接至該第一控制節(jié)點(N1)、該第一晶體管(T1)的一第二端(b)、以及該第七晶體管(T7)的一第二端(b)。該第七晶體管(T7)的一第三端(c)連接至一高電位(VGH)。

該第三晶體管(T3)的一第三端(c)連接至一第二控制信號(CKV2)，其一第一端(a)連接至該高電位(VGH)。該第九晶體管(T9)的一第三端(c)連接至該第九晶體管(T9)的一第一端(a)以及一重置信號(RESET)。該第一晶體管(T1)的一第一端(a)連接至該高電位(VGH)。該第五晶體管(T10)的一第三端(c)連接至一第三控制信號(CSV)，其一第三端(c)連接至一前一柵極線(Rn-1)。該第六晶體管(T11)的一第三端(c)連接至一第四控制信號(XCSV)，其一第三端(c)連接至一下一柵極線(Rn+1)。當(dāng)中，該第一晶體管(T1)、該第二晶體管(T2)、以及該第四晶體管(T4)中，至少有一個為氧化物半導(dǎo)體晶體管。

在一實施例中，圖9中的該第一晶體管(T1)、該第二晶體管(T2)、以及該第四晶體管(T4)中至少有一個為氧化物半導(dǎo)體晶體管。

另一實施例中，圖9中的該第一晶體管(T1)、該第二晶體管(T2)、以及該第四晶體管(T4)中至少有一個為氧化物半導(dǎo)體晶體管。圖9中的該上拉晶體管(T5)為多晶硅晶體管。圖9中的其他晶體管可為多晶硅晶體管或氧化物半導(dǎo)體晶體管。例如：第五晶體管(T10)、第六晶體管(T11)、第七晶體管(T7)、第八晶體管(T8)、以及第九晶體管(T9)可為多晶硅晶體管或氧化物半導(dǎo)體晶體管。

圖10是本發(fā)明圖1的一電路布局圖。其顯示圖1中的該第二晶體管(T2)以及該第六晶體管(T6)的一電路布局(layout)。其中，的該第二晶體管(T2)為氧化物半導(dǎo)體晶體管，該第六晶體管(T6)為多晶硅晶體管。圖10左上方標(biāo)注T2表示該第二晶體管(T2)，其是圖10左下方標(biāo)注AA’處的剖面圖。圖10左上方標(biāo)注T6表示該第六晶體管(T6)，其是圖10左下方標(biāo)注BB’處的剖面圖。如圖10所示，該第二晶體管(T2)為一底部柵極的結(jié)構(gòu)(bottom gate structure)，該第六晶體管(T6)為一頂部柵極的結(jié)構(gòu)(top gate structure)。且該第二晶體管(T2)以及該第六晶體管(T6)共享柵極(commonly-shared gate)，如圖10所示，該第二晶體管(T2)以及該第六晶體管(T6)共享柵極(Gate(M1))。因此在電路布局(layout)時，該第二晶體管(T2)以及該第六晶體管(T6)具有堆棧式結(jié)構(gòu)(stack-up structure)，可有效地節(jié)省電路布局(layout)的面積。

圖11是本發(fā)明圖1的另一電路布局圖。其顯示圖1中的該第二晶體管(T2)以及該第六晶體管(T6)的另一電路布局。其中，DI為氧化物半導(dǎo)體晶體管或是該第二晶體管(T2)的漏極，SI為氧化物半導(dǎo)體晶體管或是該第二晶體管(T2)的源極，DL為多晶硅晶體管或是該第六晶體管(T6)的漏極，SL為多晶硅晶體管或是該第六晶體管(T6)的源極，WI為氧化物半導(dǎo)體晶體管或是該第二晶體管(T2)的通道寬度，LI為氧化物半導(dǎo)體晶體管或是該第二晶體管(T2)的通道長度，WL為多晶硅晶體管或是該第六晶體管(T6)的通道寬度，LL為多晶硅晶體管或是該第六晶體管(T6)的通道長度。

圖12是本發(fā)明圖1的再一電路布局圖。其顯示圖1中的該第二晶體管(T2)以及該第六晶體管(T6)的再一電路布局。其中，DI、SI、DL、SL、WI、LI、WL、以及LL的意義與圖11相同。需注意的是，在圖12中，氧化物半導(dǎo)體晶體管或是該第二晶體管(T2)的通道與多晶硅晶體管或是該第六晶體管(T6)的通道同一方向。因此要調(diào)整氧化物半導(dǎo)體晶體管或是該第二晶體管(T2)的寬常比(W/L)時，不會影響多晶硅晶體管或是該第六晶體管(T6)的電路布局(layout)。

由上述說明可知，在該輸出電路110上的上拉晶體管(T5)使用多晶硅晶體管。多晶硅晶體管在導(dǎo)通時可提供較大的電流，具有較大的驅(qū)動能力，以驅(qū)動該柵極線(Rn)。同時在該控制電路120中，若有晶體管連接至該第一控制節(jié)點(N1)，則將該晶體管改用氧化物半導(dǎo)體晶體管，以提供較低的漏電流，如此可消除該上拉晶體管(T5)的控制端(c)的電壓變動，進(jìn)而使該上拉晶體管(T5)可提供穩(wěn)定的驅(qū)動電流至該柵極線(Rn)，而可改善現(xiàn)有技術(shù)中超長傳輸距離所產(chǎn)生信號衰減的問題。

此外，由于本發(fā)明具有晶體管共享柵極(commonly-shared gate)的堆棧式結(jié)構(gòu)(stack-up structure)，可有效地節(jié)省電路布局的面積。同時，共享柵極晶體管的通道在同一方向，因此要調(diào)其中一個晶體管的寬長比(W/L)時，不會影響到另一個晶體管的電路布局，因而增加了電路布局的便利性。

以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。