本發(fā)明涉及存儲(chǔ)器技術(shù)領(lǐng)域，特別涉及一種存儲(chǔ)器以及位線驅(qū)動(dòng)電路。

背景技術(shù)：

在信息時(shí)代，信息存儲(chǔ)是信息技術(shù)中最重要的技術(shù)內(nèi)容之一，電可擦可編程只讀存儲(chǔ)器(eeprom)、快閃(flash)存儲(chǔ)器等存儲(chǔ)器得到越來越廣泛的應(yīng)用。

存儲(chǔ)器的結(jié)構(gòu)示意圖參考圖1中所示，存儲(chǔ)器包括存儲(chǔ)單元101形成的存儲(chǔ)陣列、與存儲(chǔ)單元連接的多條位線bl、多條字線wl以及多條控制柵極線cg，通過位線bl、字線wl以及控制柵極線cg實(shí)現(xiàn)對(duì)存儲(chǔ)單元101進(jìn)行選中以及信息訪問。為了實(shí)現(xiàn)存儲(chǔ)單元101的信息訪問，比如對(duì)存儲(chǔ)單元進(jìn)行讀取操作或編程操作，存儲(chǔ)器需要在不同的電平之間轉(zhuǎn)換以獲得所需的操作電壓。比如，在存儲(chǔ)器的不同操作模式里，存儲(chǔ)器的驅(qū)動(dòng)電路需要對(duì)目標(biāo)存儲(chǔ)單元101提供不同的訪問電壓至位線及字線。

參考圖2中所示，現(xiàn)有技術(shù)中位線bl的驅(qū)動(dòng)電路包括四個(gè)晶體管，pmos晶體管p1、nmos晶體管n1、nmos晶體管n2以及nmos晶體管n3，其中，pmos晶體管p1以及nmos晶體管n2連接電源端vpp，pmos晶體管p1、nmos晶體管n1的柵極均連接輸入端in0，nmos晶體管n3的柵極連接輸入端in1，漏極連接位線bl。對(duì)存儲(chǔ)單元101進(jìn)行編程操作時(shí)，選中的位線bl中，輸入端in0為低電平，輸入端in1為低電平，pmos晶體管p1、nmos晶體管n2打開，nmos晶體管n1、nmos晶體管n3關(guān)閉，該位線bl上的電壓為電源端vpp的電壓減去nmos晶體管n2的閾值電壓。然而未選中的位線bl中，輸入端in0為電源端vpp的電壓，in1為低電平，pmos晶體管p1、nmos晶體管n2、nmos晶體管n3關(guān)閉，nmos晶體管n1打開，該位線bl處于懸空狀態(tài)。

然而，隨著半導(dǎo)體制造工藝越來越先進(jìn)，相鄰的位線bl線間距越來越小，使得相鄰位線bl之間的電容耦合也越來越大。由于編程操作中，未選中的位線bl處于懸空狀態(tài)，易與鄰近的位線bl之間電容耦合而成為高電位，從而對(duì)存儲(chǔ)單元進(jìn)行誤操作。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于，提供一種位線驅(qū)動(dòng)電路，解決現(xiàn)有技術(shù)中對(duì)存儲(chǔ)單元進(jìn)行編程操作時(shí)，未選中的位線由于電容耦合而導(dǎo)致的誤操作的問題。

為解決上述技術(shù)問題，本發(fā)明提供一種位線驅(qū)動(dòng)電路，包括：

第一nmos晶體管，所述第一nmos晶體管的柵極和漏極連接第一電源端；

第一pmos晶體管，所述第一pmos晶體管的柵極連接第一輸入端，源極連接所述第一nmos晶體管的源極，漏極連接一第一節(jié)點(diǎn)；

第二nmos晶體管，所述第二nmos晶體管的柵極連接所述第一輸入端，源極連接第二電源端，漏極連接所述第一節(jié)點(diǎn)；

第二pmos晶體管，所述第二pmos晶體管的柵極連接第三電源端，漏極連接位線，源極連接所述第一節(jié)點(diǎn)。

可選的，還包括第三nmos晶體管，所述第三nmos晶體管的柵極連接第二輸入端，源極連接所述第二電源端，漏極連接所述位線。

可選的，所述第一pmos晶體管的源極電壓為所述第一電源端的電壓與所述第一nmos晶體管的閾值電壓的差值。

可選的，當(dāng)所述第一節(jié)點(diǎn)為低電平，所述第二pmos晶體管關(guān)閉，且所述位線的電壓高于所述第三電源端的電壓與所述第二pmos晶體管的閾值電壓之和時(shí)，所述第二pmos晶體管打開。

相應(yīng)的，本發(fā)明還提供一種存儲(chǔ)器，包括存儲(chǔ)陣列、與所述存儲(chǔ)陣列連接的多條位線、多條字線、多條控制柵極線以及上述的位線驅(qū)動(dòng)電路，所述存儲(chǔ)單元中包括陣列分布的若干存儲(chǔ)單元，選中所述位線、所述字線以及所述控制線以對(duì)所述存儲(chǔ)單元進(jìn)行操作，所述位線采用所述位線驅(qū)動(dòng)電路進(jìn)行驅(qū)動(dòng)。

可選的，對(duì)所述存儲(chǔ)單元進(jìn)行編程操作時(shí)，所述第一電源端為編程高壓，所述第三電源端為工作電壓。

可選的，所述第一輸入端為低電平，以選中所述位線，所述第一nmos晶體管、所述第一pmos晶體管以及所述第二pmos晶體管打開，所述第二nmos晶體管關(guān)閉，該位線的電壓為所述第一電源端的電壓與所述第一nmos晶體管的閾值電壓的差值。

可選的，所述第一輸入端為編程高壓，以不選中所述位線，所述第一nmos晶體管、所述第二nmos晶體管打開，所述第一pmos晶體管關(guān)閉，當(dāng)該位線的電壓高于所述第三電源端的電壓與所述第二pmos晶體管的閾值電壓之和時(shí)，所述第二pmos晶體管打開。

可選的，所述位線驅(qū)動(dòng)電路還包括第三nmos晶體管，所述第三nmos晶體管的柵極連接第二輸入端，源極連接所述第二電源端，漏極連接所述位線。

可選的，對(duì)所述存儲(chǔ)單元進(jìn)行擦除操作時(shí)，所述第一電源端為編程高壓，所述第三電源端為工作電壓，所述第一輸入端為編程高壓，所述第二輸入端為工作電壓，所述第一pmos晶體管、所述第二pmos晶體管關(guān)閉，所述第三nmos晶體管打開，所述位線均為低電平。

可選的，對(duì)所述存儲(chǔ)單元進(jìn)行讀取操作時(shí)，所述第一電源端為工作電壓，所述第三電源端為工作電壓，所述第一輸入端為工作電壓，所述第二pmos晶體管關(guān)閉，所述位線的電壓均由其他電路決定。

可選的，所述第二電源端為接地端。

可選的，所述編程高壓為15v～17v的電壓，所述工作電壓為1v～3v的電壓。

本發(fā)明的位線驅(qū)動(dòng)電路中，對(duì)存儲(chǔ)器進(jìn)行編程操作時(shí)，未選中的位線中，所述第一輸入端為編程高壓，所述第二輸入端為低電平，所述第一nmos晶體管、所述第二nmos晶體管打開，所述第一pmos晶體管關(guān)閉，所述位線的電壓高于所述第三電源端的電壓加上所述第二pmos晶體管的閾值電壓時(shí)，所述第二pmos晶體管打開，從而，使得未選中的位線的電壓最高為所述第三電源端的電壓加上所述第二pmos晶體管的閾值電壓，將未選中的位線的電壓鉗位住，避免對(duì)該未選中的位線上的存儲(chǔ)單元進(jìn)行誤操作。

附圖說明

圖1為現(xiàn)有技術(shù)中的存儲(chǔ)器的結(jié)構(gòu)示意圖；

圖2為現(xiàn)有技術(shù)中的位線驅(qū)動(dòng)電路的電路示意圖；

圖3為本發(fā)明一實(shí)施例中的位線驅(qū)動(dòng)電路的電路示意圖。

具體實(shí)施方式

下面將結(jié)合示意圖對(duì)本發(fā)明的存儲(chǔ)器以及位線驅(qū)動(dòng)電路進(jìn)行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本發(fā)明的限制。

本發(fā)明的核心思想在于，提供一種存儲(chǔ)器及其位線驅(qū)動(dòng)電路，對(duì)存儲(chǔ)器進(jìn)行編程操作時(shí)，未選中的位線中，所述第一輸入端為編程高壓，所述第二輸入端為低電平，所述第一nmos晶體管、所述第二nmos晶體管打開，所述第一pmos晶體管關(guān)閉，第一節(jié)點(diǎn)為低電平，當(dāng)所述位線的電壓高于所述第三電源端的電壓加上所述第二pmos晶體管的閾值電壓時(shí)，所述第二pmos晶體管打開，從而，使得未選中的位線的電壓最高為所述第三電源端的電壓加上所述第二pmos晶體管的閾值電壓，將未選中的位線的電壓鉗位住，避免對(duì)該未選中的位線上的存儲(chǔ)單元進(jìn)行誤操作。

以下結(jié)合圖3對(duì)本發(fā)明的位線驅(qū)動(dòng)電路進(jìn)行詳細(xì)的描述，本發(fā)明的位線驅(qū)動(dòng)電路，包括：

第一nmos晶體管mn1，所述第一nmos晶體管mn1的柵極和漏極連接第一電源端vpp；

第一pmos晶體管mp1，所述第一pmos晶體管mp1的柵極連接第一輸入端in0，源極連接所述第一nmos晶體管mn1的源極，漏極連接第一節(jié)點(diǎn)s1，所述第一pmos晶體管mp1的源極電壓為所述第一電源端vpp的電壓與所述第一nmos晶體管mn1的閾值電壓的差值；

第二nmos晶體管mn2，所述第二nmos晶體管mn2的柵極連接所述第一輸入端in0，源極連接第二電源端gnd，漏極連接所述第一節(jié)點(diǎn)s1；

第二pmos晶體管mp2，所述第二pmos晶體管mp2的柵極連接第三電源端vdd，漏極連接位線bl，源極連接所述第一節(jié)點(diǎn)s1，當(dāng)?shù)谝还?jié)點(diǎn)s1為低 電平，第二pmos晶體管mp2時(shí)，若所述位線bl的電壓高于所述第三電源端vdd的電壓與所述第二pmos晶體管mp2的閾值電壓之和，則所述第二pmos晶體管mp2打開，使得位線bl上的電壓釋放掉，從而使得位線bl的電壓最高為第三電源端vdd的電壓與所述第二pmos晶體管mp2的閾值電壓之和，將位線bl的電壓鉗位住，避免未選中的位線bl由于電容耦合導(dǎo)致的存儲(chǔ)單元的誤操作；

第三nmos晶體管mn3，所述第三nmos晶體管mn3的柵極連接第二輸入端in1，源極連接所述第二電源端gnd，漏極連接所述位線bl，在本實(shí)施例中，第三nmos晶體管mn3用于對(duì)存儲(chǔ)單元進(jìn)行擦除操作時(shí)將位線bl上的電荷釋放掉，避免位線bl上的電荷積累導(dǎo)致的存儲(chǔ)單元的誤操作。

相應(yīng)的，本發(fā)明還提供一種存儲(chǔ)器，包括存儲(chǔ)陣列、與所述存儲(chǔ)陣列連接的多條位線bl、與所述存儲(chǔ)陣列連接的多條字線wl、多條控制柵極線cg以及上述位線驅(qū)動(dòng)電路，所述存儲(chǔ)陣列中包括陣列分布的若干存儲(chǔ)單元101，存儲(chǔ)單元101中包括源極、漏極、浮柵以及控制柵等其他結(jié)構(gòu)，此為本領(lǐng)域技術(shù)人員都可以理解的，在此不做贅述。本發(fā)明的存儲(chǔ)器可以為eeprom、flash等其他可擦除的存儲(chǔ)器。本實(shí)施例中，通過對(duì)位線bl、字線wl、控制柵極線cg提供不同的電位，選中所述位線bl、所述字線wl以及控制柵極線cg，從而對(duì)所述存儲(chǔ)單元101進(jìn)行相應(yīng)的操作。其中，每條位線bl對(duì)應(yīng)連接上述位線驅(qū)動(dòng)電路，通過位線驅(qū)動(dòng)電路對(duì)位線進(jìn)行選中或不選中操作。

對(duì)所述存儲(chǔ)單元進(jìn)行編程操作時(shí)，所述第一電源端vpp為編程高壓，所述第二電源端gnd為接地端，所述第三電源端vdd為工作電壓，選中的所述位線bl的位線驅(qū)動(dòng)電路中，所述第一輸入端in0為低電平，所述第二輸入端in1為低電平，該位線驅(qū)動(dòng)電路中，所述第一nmos晶體管mn1、所述第一pmos晶體管mp1以及所述第二pmos晶體管mp2打開，所述第二nmos晶體管mn2、所述第三nmos晶體管mn3關(guān)閉，該選中的位線bl的電壓為所述第一電源端vpp的電壓與所述第一nmos晶體管mn1的閾值電壓之間的差值。

然而，對(duì)所述存儲(chǔ)單元進(jìn)行編程操作時(shí)，未選中的所述位線bl的位線驅(qū)動(dòng)電路中，所述第一輸入端in0為編程高壓，所述第二輸入端in1為低電平，該位線驅(qū)動(dòng)電路中，所述第一nmos晶體管mn1、所述第二nmos晶體管mn2 打開，所述第一pmos晶體管mp1關(guān)閉，使得所述第一節(jié)點(diǎn)s1為低電平，若該未選中的所述位線bl的電壓為所述第三電源端vdd的電壓(工作電壓)與所述第二pmos晶體管mp2的閾值電壓之和，所述第二pmos晶體管mp2打開，使得該位線bl的最高電壓為所述第三電源端vdd的電壓(工作電壓)與所述第二pmos晶體管mp2的閾值電壓之和，從而將該位線bl的電壓鉗位住，避免由于鄰近的位線bl之間的耦合將該未選中的位線的電壓耦合至較高的電壓，避免對(duì)該未選中的位線bl上的存儲(chǔ)單元進(jìn)行誤操作。

本實(shí)施例中。所述編程高壓為15v～17v，所述工作電壓為1v～3v。

對(duì)所述存儲(chǔ)單元進(jìn)行擦除操作時(shí)，所述第一電源端vpp為編程高壓，所述第二電源端gnd為接地端，所述第三電源端vdd為工作電壓，選中的和未選中的所述位線bl的位線驅(qū)動(dòng)電路中，所述第一輸入端in0為編程高壓，所述第二輸入端in1為工作電壓，所述第一pmos晶體管mp1、所述第二pmos晶體管mp2關(guān)閉，所述第三nmos晶體管mn3打開，選中的和未選中的所述位線bl為低電平，從而對(duì)所有存儲(chǔ)單元進(jìn)行擦除。

對(duì)所述存儲(chǔ)單元進(jìn)行讀取操作時(shí)，所述第一電源端vpp為工作電壓，所述第二電源端gnd為接地端，所述第三電源端vdd為工作電壓，選中的和未選中的所述位線bl的位線驅(qū)動(dòng)電路中，所述第一輸入端in0為工作電壓，所述第二輸入端in1為低電平，所述第二pmos晶體管mp2、所述第三nmos晶體管mn3關(guān)閉，選中的和未選中的所述位線bl的電壓由其他電路決定。

綜上所述，本發(fā)明的位線驅(qū)動(dòng)電路中，對(duì)存儲(chǔ)器進(jìn)行編程操作時(shí)，未選中的位線中，所述第一輸入端為編程高壓，所述第二輸入端為低電平，所述第一nmos晶體管、所述第二nmos晶體管打開，所述第一pmos晶體管關(guān)閉，當(dāng)所述位線的電壓高于所述第三電源端的電壓加上所述第二pmos晶體管的閾值電壓時(shí)，所述第二pmos晶體管打開，從而，使得未選中的位線的電壓最高為所述第三電源端的電壓加上所述第二pmos晶體管的閾值電壓，將未選中的位線的電壓鉗位住，避免對(duì)該未選中的位線上的存儲(chǔ)單元進(jìn)行誤操作。

顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。