顯示裝置的制作方法

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導(dǎo)航： X技術(shù)> 最新專利>辦公文教;裝訂;廣告設(shè)備的制造及其產(chǎn)品制作工藝

專利名稱：顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及改善活動圖像模糊的顯示裝置，尤其涉及在液晶顯示裝置中改善活動圖像的響應(yīng)速度的技術(shù)。
背景技術(shù)：
以往的液晶顯示裝置中，動作較快的活動圖像會出現(xiàn)模糊。因此，
在美國專利第6756955號(日本特開2003 - 202845號公報)中記載有如下的液晶顯示裝置對于改善活動圖像的響應(yīng)速度的過驅(qū)動處理，通過對輸入到在1幀期間進(jìn)行延遲處理的延遲單元(存儲單元) 的圖像數(shù)據(jù)進(jìn)行編碼而減少了延遲單元(存儲單元)的電容。
另外，在液晶顯示裝置中，公知有為了改善活動圖像的響應(yīng)速度，使用存儲單元，將1幀分為兩個子幀(明暗兩個子幀)來進(jìn)行驅(qū)動的 4咅速驅(qū)動處理。

發(fā)明內(nèi)容
為了改善活動圖像模糊，同時進(jìn)行過驅(qū)動(OverDrive)處理和倍速驅(qū)動處理時，需要過驅(qū)動處理用存儲單元和倍速驅(qū)動處理用存儲單元這兩個存儲單元。
因此，本發(fā)明的目的在于提供一種使用一個存儲單元進(jìn)行過驅(qū)動處理和倍速驅(qū)動處理的顯示裝置。
本發(fā)明的圖像處理電路，向用于存儲輸入數(shù)據(jù)的一個存儲單元 (RAM)的至少進(jìn)行4次以上的讀/寫存取，其特征在于，在1行期間(1H期間或1水平期間)內(nèi)輸出修正數(shù)據(jù)。向該RAM寫入的寫入數(shù)據(jù)是當(dāng)前幀的輸入數(shù)據(jù)和當(dāng)前幀的修正數(shù)據(jù)，讀出數(shù)據(jù)是前一幀的輸入數(shù)據(jù)和當(dāng)前幀的修正數(shù)據(jù)。以上，根據(jù)本發(fā)明，達(dá)到以下(1) ~ (4)的效果。 (1 )可用一個RAM進(jìn)行過驅(qū)動處理和倍速驅(qū)動處理，從而能夠實現(xiàn)低成本化。
(2) 由于使用一個RAM，因此能夠減少I/0管腳，且能夠減小芯片尺寸，能夠降低成本和安裝面積。
(3) 能夠?qū)崿F(xiàn)低成本化，并提高顯示品質(zhì)。
(4) 除了能夠用于進(jìn)行倍速驅(qū)動的脈沖式顯示裝置之外，還可用于保持式顯示裝置。

圖1A和圖1B是本發(fā)明的顯示裝置的概略圖。
圖2是圖1所示的圖像處理電路202的構(gòu)成圖。
圖3是由圖2所示的控制信號生成電路301將1H期間分成3部
分而生成的信號的時序圖。
圖4是表示在圖2所示的壓縮處理電路1、 2的壓縮方法(BTC (Block Truncation Coding:區(qū)塊截短碼)方式)的圖。
圖5是圖2所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。圖6是圖2所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。圖7是圖2所示的擴(kuò)展處理電路1的輸入輸出信號的時序圖。圖8是圖2所示的修正電路304的輸入輸出信號的時序圖。圖9是圖2所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。圖10是圖2所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。圖11是圖2所示的擴(kuò)展處理電路2的輸入輸出信號的時序圖。圖12是圖2所示的模擬脈沖驅(qū)動電路305的輸入輸出信號的時序圖。
圖13是圖2所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。
圖14是由圖2所示的控制信號生成電路301將1H期間分成5部分而生成的信號的時序圖。圖15是表示在圖2所示的壓縮處理電路1、 2中的壓縮方法 (YUV411方式)的圖。
圖16是圖2所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。圖17是圖2所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。圖18是圖2所示的擴(kuò)展處理電路1的輸入輸出信號的時序圖。圖19是圖2所示的修正電路304的輸入輸出信號的時序圖。圖20是圖2所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。圖21是圖2所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。圖22是圖2所示的擴(kuò)展處理電路2的輸入輸出信號的時序圖。圖23是圖2所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。
圖24是由圖2所示的控制信號生成電路301將1H期間分成4部
分而生成的信號的時序圖。
圖25是圖2所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。圖26是圖2所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。圖27是圖2所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。圖28是圖2所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。圖29是圖2所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。
圖30是圖1所示的圖像處理電路202的構(gòu)成圖。
圖31是由圖30所示的控制信號生成電路301將1H期間分成3
部分而生成的信號的時序圖。
圖32是圖30所示的頻率轉(zhuǎn)換電路5的輸入輸出信號的時序圖。圖33是圖30所示的擴(kuò)展處理電路3的輸入輸出信號的時序圖。圖34是圖30所示的修正電路304的輸入輸出信號的時序圖。圖35是圖30所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。
圖36是由圖30所示的控制信號生成電路301將1H期間分成6 部分而生成的信號的時序圖。圖37是圖30所示的頻率轉(zhuǎn)換電路5的輸入輸出信號的時序圖。圖38是圖30所示的擴(kuò)展處理電路3的輸入輸出信號的時序圖。圖39是圖30所示的修正電路304的輸入輸出信號的時序圖。圖40是圖30所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。
圖41是圖1所示的圖像處理電路202的構(gòu)成圖。
圖42是由圖41所示的控制信號生成電路301將1H期間分成4
部分而生成的信號的時序圖。
圖43是圖41所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。圖44是圖41所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。圖45是圖41所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。圖46是圖41所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。圖47是圖41所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。
圖48是由圖2所示的控制信號生成電路301將1H期間分成4部
分而生成的信號的時序圖。
圖49是圖2所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。圖50是圖2所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。圖51是圖2所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。圖52是圖2所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。圖53是圖2所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。
具體實施例方式
以下，使用

本發(fā)明的實施例。實施例1
圖1A是本發(fā)明的顯示裝置的概略圖，圖1B表示圖1A所示的存儲單元(RAM) 203的壓縮數(shù)據(jù)存儲用的存儲器區(qū)域Bank—A和修正數(shù)據(jù)存儲用的存儲器區(qū)域Bank_B。在圖1A中，從外部的CPU200經(jīng)由系統(tǒng)總線201向圖像處理電路202供給輸入數(shù)據(jù)、同步信號及寄存器(resist)數(shù)據(jù)。圖像處理電路202使用RAM203對輸入數(shù)據(jù)經(jīng)輸入輸出數(shù)據(jù)總線325進(jìn)行讀/寫，從而將實施了過驅(qū)動處理和倍速驅(qū)動處理的輸出數(shù)據(jù)324供給到信號線驅(qū)動電路204。
信號線驅(qū)動電路204將同步信號供給到掃描線驅(qū)動電路205,并向液晶顯示板206的信號線208施加數(shù)據(jù)信號。掃描線驅(qū)動電路205 基于同步信號對液晶顯示板206的掃描線207施加掃描信號。在多個掃描線207與信號線208的交叉部，連接有薄膜晶體管(TFT) 209, 對液晶元件210進(jìn)行驅(qū)動。液晶元件210的另一電極與Vcom連接。
在圖1B中，RAM203的壓縮數(shù)據(jù)存儲用的存儲器區(qū)域Bank—A 存儲有經(jīng)壓縮處理后的輸入數(shù)據(jù)，RAM203的修正數(shù)據(jù)存儲用的存儲器區(qū)域Bank—B存儲有在圖像處理電路202被實施了過驅(qū)動處理的修正數(shù)據(jù)。
圖2是圖1所示的圖像處理電路202的構(gòu)成圖。在圖2中，來自圖1所示的CPU200的記錄數(shù)據(jù)被寄存器300保持，并被輸出到各電路。各電路基于輸入的記錄數(shù)據(jù)確定各電路的處理的通斷。如圖3所示，控制信號生成電路301基于同步信號(VCLK、 HCLK、 DTMG) 向各電路輸入讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG—D )。
輸入數(shù)據(jù)被壓縮處理電路1( 302 )壓縮，并被頻率轉(zhuǎn)換電路1( 308 ) 轉(zhuǎn)換了頻率，經(jīng)選擇電路312存儲于RAM203中。存儲于RAM203 的前一幀的轉(zhuǎn)換數(shù)據(jù)經(jīng)選擇電路312被頻率轉(zhuǎn)換電路2 ( 309 )轉(zhuǎn)換了頻率，而被擴(kuò)展處理電路1 ( 303 )擴(kuò)展，從而纟皮輸入到修正電路304。在該修正電路304經(jīng)2行鎖存電路350而接收輸入數(shù)據(jù)。在壓縮處理電路1中設(shè)有行存儲器。
在此，輸入數(shù)據(jù)、壓縮處理電路l ( 302)的輸出數(shù)據(jù)313、擴(kuò)展處理電^各l( 303 )的輸入輸出數(shù)據(jù)316、317的工作時鐘頻率是50MHz。頻率轉(zhuǎn)換電路l ( 308 )的輸出數(shù)據(jù)314、頻率轉(zhuǎn)換電路2 ( 309)的輸入數(shù)據(jù)315、 RAM203的輸入輸出數(shù)據(jù)總線325的工作時鐘頻率是
9113MHz。各數(shù)據(jù)的紅(R)、綠(G)、藍(lán)(B)數(shù)據(jù)分別是8位，共計是24位。
修正電路304使用來自2行鎖存電i 各350的當(dāng)前幀的2行鎖存數(shù) 據(jù)、和來自擴(kuò)展處理電路1 ( 303 )的前一幀的擴(kuò)展數(shù)據(jù)，輸出實施了過驅(qū)動處理的修正數(shù)據(jù)318。該修正數(shù)據(jù)318被壓縮處理電路2( 306) 壓縮，被頻率轉(zhuǎn)換電路3 (310)轉(zhuǎn)換了頻率，經(jīng)選擇電路312而存儲于RAM203中。存儲于RAM203的前一幀的修正數(shù)據(jù)經(jīng)選擇電路312 被頻率轉(zhuǎn)換電路4 (311)轉(zhuǎn)換了頻率，而被擴(kuò)展處理電路2 ( 307) 擴(kuò)展，從而被輸入到模擬脈沖驅(qū)動電路305。該模擬脈沖驅(qū)動電路305 輸出實施了倍速驅(qū)動處理的輸出數(shù)據(jù)324。在壓縮處理電路2中設(shè)有行存儲器。
在此，修正電3各304的輸出數(shù)據(jù)318、壓縮處理電路2 ( 306)的輸出數(shù)據(jù)319的工作時鐘頻率是50MHz。頻率轉(zhuǎn)換電路3 (310)的輸出數(shù)據(jù)320、頻率轉(zhuǎn)換電路4(311)的輸入數(shù)據(jù)321的工作時鐘頻率是113MHz。擴(kuò)展處理電路2 ( 307)的輸入數(shù)據(jù)322和模擬脈沖驅(qū) 動電路305的輸入輸出數(shù)據(jù)323、 324的工作時鐘頻率是lOOMHz。各數(shù)據(jù)的紅(R)、綠(G)、藍(lán)(B)數(shù)據(jù)分別是8位，共計是24位。
圖3是由圖2所示的控制信號生成電路301將1H期間分成3部分而生成的信號的時序圖。在圖3中，控制信號生成電路301基于輸入同步信號(VCLK、 HCLK、 DTMG)生成向圖2所示的壓縮處理電路1、 2的行存儲器讀/寫的讀/寫定時信號(VCLK_D、 HCLK_D、 DTMG_D )、和選擇電路 312 的選擇信號即 SEL—314/SEL一315/SEL—320/SEL—321 、以及倍速驅(qū)動用同步信號 (VCLKF、 HCLK—F、 DTMG—F )。
圖4是表示在圖2所示的壓縮處理電路1、 2的壓縮方法(BTC (Block Truncation Coding:區(qū)塊截短碼)方式)的圖。在圖4中，與由圖2所示的控制信號生成電路301生成的讀/寫定時信號(HCLK_D、 DTMG_D)同步，壓縮處理電路1對輸入數(shù)據(jù)和1行前的1行鎖存數(shù) 據(jù)進(jìn)行壓縮，對2行輸入1次壓縮數(shù)據(jù)313。同樣，壓縮處理電路2對修正數(shù)據(jù)318和所修正的1行前的1行鎖存數(shù)據(jù)進(jìn)行壓縮，對2行輸入1次壓縮數(shù)據(jù)319。
在此，i殳工作時鐘DCLK的頻率為50MHz，與讀/寫定時信號 (HCLK—D、 DTMG—D)同步地、將R ( Red )數(shù)據(jù)、G (Green)數(shù) 據(jù)和B ( Blue )數(shù)據(jù)分別與1行前的各1行鎖存數(shù)據(jù)合并，而將4dot x21inex8bit(64bit)壓縮成1工作表。壓縮數(shù)據(jù)313、 319按工作時鐘DCLK的4個時鐘(4 x 24bit = 96bit)中的3個時鐘(3 x 24bit -72bit)輸出,因此，數(shù)據(jù)壓縮率是72bit/96bit = 0.75。
圖5是圖2所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。在圖5中，頻率轉(zhuǎn)換電路1基于讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG—D)，對每一行使2行的當(dāng)前幀壓縮數(shù)據(jù)313與選擇信號 SEL—314同步而成為當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314。當(dāng)前幀壓縮數(shù)據(jù)313的工作時鐘是50MHz,當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314的工作時鐘是113MHz。該當(dāng) 前幀轉(zhuǎn)換^t據(jù)314 ;R寫入到圖2所示的RAM203中。
圖6是圖2所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。在圖6中，頻率轉(zhuǎn)換電路2基于讀/寫定時信號(VCLK—D、 HCLK_D、 DTMG—D)，使與選擇信號SEL—315同步地從圖2所示的RAM203 讀出的前一幀轉(zhuǎn)換數(shù)據(jù)315為前一幀壓縮數(shù)據(jù)316。前一幀轉(zhuǎn)換數(shù)據(jù) 315的工作時鐘是113MHz，前一幀壓縮數(shù)據(jù)316的工作時鐘是 50MHz。
圖7是圖2所示的擴(kuò)展處理電路1的輸入輸出信號的時序圖。在圖7中，擴(kuò)展處理電路1基于讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG—D)，對來自頻率轉(zhuǎn)換電路2的每1行處的2行的前一幀壓縮數(shù)據(jù)316進(jìn)行擴(kuò)展，作為每1行的前一幀擴(kuò)展數(shù)據(jù)317。
圖8是圖2所示的修正電路304的輸入輸出信號的時序圖。在圖 8中，修正電路304基于讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG—D),對使輸入數(shù)據(jù)延遲了 2行的2行鎖存數(shù)據(jù)和來自擴(kuò)展處理電路l的擴(kuò)展數(shù)據(jù)317進(jìn)行運算，輸出修正數(shù)據(jù)318。
圖9是圖2所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。在圖9中，頻率轉(zhuǎn)換電路3基于讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG一D)，使來自壓縮處理電路2的每1行處的2行的當(dāng)前幀壓縮修正數(shù)據(jù)319與選擇信號SEL一320同步而成為當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù) 320。當(dāng)前幀壓縮修正數(shù)據(jù)319的工作時鐘是50MHz,當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320的工作時鐘是113MHz。該轉(zhuǎn)換修正數(shù)據(jù)320被寫入圖2 所示的RAM203中。
圖10是圖2所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。在圖10中，頻率轉(zhuǎn)換電路4基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG_D),使與選擇信號SEL—321同步地從圖2所示的RAM203 讀出的前一幀轉(zhuǎn)換修正數(shù)據(jù)321為前一幀壓縮修正數(shù)據(jù)322。前一幀轉(zhuǎn)換^修正數(shù)據(jù)321的工作時鐘是113MHz，前一幀壓縮修正數(shù)據(jù)322 的工作時鐘是lOOMHz。
圖11是圖2所示的擴(kuò)展處理電路2的輸入輸出信號的時序圖。在圖11中，擴(kuò)展處理電路2基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG—D )，使來自頻率轉(zhuǎn)換電路4的每1行處的2行前一幀壓縮修正數(shù)據(jù)322與倍速驅(qū)動用同步信號(VCLK—F、 HCLK— F、 DTMG— F ) 同步、并進(jìn)行擴(kuò)展，輸出每1行的前一幀擴(kuò)展修正數(shù)據(jù)323。前一幀壓縮修正數(shù)據(jù)322和前一幀擴(kuò)展修正數(shù)據(jù)323的工作時鐘是lOOMHz。
圖12是圖2所示的模擬脈沖驅(qū)動電路305的輸入輸出信號的時序圖。在圖12中，模擬脈沖驅(qū)動電路305基于讀/寫定時信號 (VCLK_D、 HCLK_D、 DTMG—D )，使來自擴(kuò)展處理電路2的前一幀擴(kuò)展修正數(shù)據(jù)323為模擬脈沖數(shù)據(jù)324。前一幀擴(kuò)展修正數(shù)據(jù)323 和模擬脈沖數(shù)據(jù)324的工作時鐘是lOOMHz。
圖13是圖2所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。在圖13中，選擇電路312基于讀/寫定時信號(HCLK—D、 DTMG_D)和輸入數(shù)據(jù)，與選擇信號SEL_314同步地將當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入RAM203。與選擇信號SEL—315同步地從RAM203讀出前一幀轉(zhuǎn)換數(shù)據(jù)315。與選擇信號SEL—320同步地將當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320寫入RAM203。與選擇信號SEL 321同步地從RAM203讀出前一幀轉(zhuǎn)換修正數(shù)據(jù)321。如此，前一幀轉(zhuǎn)換修正數(shù)據(jù)321成為在每一水平期間從RAM203讀出的、；坡修正后的顯示數(shù)據(jù)。
如圖13所示，作為向RAM203存取數(shù)據(jù)的存取順序，第一行是 (1 )前一幀轉(zhuǎn)換數(shù)據(jù)(讀存取)；(2)前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)，第二行是(1 )當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)(寫存取)；(2)前一幀轉(zhuǎn) 換修正數(shù)據(jù)(寫存取)；(3)當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)，以后，按照該順序，向RAM203反復(fù)進(jìn)行存取。
例如在輸入了 XGA( 1024dot( +水平回掃期間61dot) x 7681ine ) 的顯示數(shù)據(jù)時，從CPU輸入的1H期間是1085 x( l/50MHz) = 21.7^is, 對此，在該1H期間，向RAM203存取的三個顯示數(shù)據(jù)分別是1024 x 0.75 = 768,而且，在一般的對RAM的讀/寫指令發(fā)布期間分別是 30CLK左右時，向RAM203存取的讀/寫時間為(768 + 30 ) x 3 x U/113MHz) 21.2(is，則向RAM203存取的讀/寫時間被包括在從 CPU輸入的1H期間內(nèi)。
以上，表示可以用1個RAM進(jìn)行顯示數(shù)據(jù)的修正處理及才莫擬脈沖驅(qū)動。在本實施例中，使用了外加RAM203,但不限于此，也可以在圖像處理電路202中設(shè)置內(nèi)置RAM。作為壓縮處理方法，不限于采用BTC方式，也可以采用以2行單位進(jìn)行壓縮處理、且顯示數(shù)據(jù) 的壓縮率為0.75以下的壓縮方式。所輸入的顯示數(shù)據(jù)的分辨率是 XGA,但不限于此，只要是分辨率XGA以下即可。使選擇信號 SEL—XXX為"高，，有效，但可以是"低"有效。
本實施例適用于如下的圖像處理電路202,即該圖像處理電路202 具有基于延遲了 1幀期間的前一幀顯示數(shù)據(jù)和當(dāng)前幀顯示數(shù)據(jù)來進(jìn) 行當(dāng)前幀顯示數(shù)據(jù)的修正的修正電路304;將l幀分為兩個子幀，對每一幀切換兩種灰階電壓而輸出到顯示裝置的模擬脈沖驅(qū)動電路 305。在該圖像處理電路202中設(shè)置圖2所示的壓縮處理電路1和壓縮處理電路2，如圖13所示，能夠使向RAM203的多次讀/寫存取時間包括在從CPU200輸入的1H期間內(nèi)。
以往，不設(shè)置壓縮處理電路l和壓縮處理電路2而〗吏用修正處理用的RAM和模擬脈沖驅(qū)動用的RAM這兩個RAM,并且模擬脈沖驅(qū) 動用RAM的數(shù)據(jù)總線工作時鐘頻率為150MHz, -使用到接近通常的現(xiàn)有RAM的工作頻率范圍界限(160MHz左右)，因此，若進(jìn)一步提高工作頻率，則可能會發(fā)生EMI ( Electro Magnetic Interference )及
串線等問題。實施例2
本實施例中，取代實施例1中的圖2所示的壓縮處理電路1、 2 的BTC壓縮方式，采用以1行單位進(jìn)行壓縮的YUV411壓縮方法。在本實施例中，RAM203的數(shù)據(jù)總線工作時鐘頻率是125MHz。其他工作與實施例1相同。
圖14是由圖2所示的控制信號生成電路301將1H期間分成5部分而生成的信號的時序圖。在圖14中，基于輸入同步信號(VCLK、 HCLK、 DTMG)生成向圖2所示的壓縮處理電路1、 2的行存儲器讀 /寫的讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG—D)、和選擇電路312的選擇信號、即SEL—314/SEL—315/SEL—320/SEL—321、倍速驅(qū) 動用同步信號(VCLK—F、 HCLK—F、 DTMG_F )。
圖15是表示在圖2所示的壓縮處理電路1、2的壓縮方法(YUV411 方式)的圖。在圖15中，與由圖2所示的控制信號生成電路301生成的讀/寫定時信號(HCLK一D、 DTMG一D)同步地、壓縮處理電路1 對輸入數(shù)據(jù)進(jìn)行壓縮，輸出壓縮數(shù)據(jù)313。同樣，壓縮處理電路2對修正數(shù)據(jù)318進(jìn)行壓縮，輸出壓縮數(shù)據(jù)319。
在此，i殳工作時鐘DCLK的頻率為50MHz，與讀/寫定時信號 (HCLK—D、 DTMG—D)同步地、對輸入數(shù)據(jù)或修正數(shù)據(jù)318進(jìn)行壓縮，而將4dot x 24bit = 96bit壓縮成1工作表。壓縮數(shù)據(jù)被壓縮到48bit，數(shù)據(jù)壓縮率是48bit/96bit-0.5。因此，RAM203的數(shù)據(jù)總線工作時鐘頻率是0.5 (數(shù)據(jù)壓縮率)x5 ( 1H期間中的R/W工作數(shù))x50MHz (輸入工作時鐘頻率)=125MHz。
圖16是圖2所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。在圖16中，頻率轉(zhuǎn)換電路1基于讀/寫定時信號(VCLK—D、 HCLK—D、DTMG一D),使當(dāng)前幀壓縮數(shù)據(jù)313與選擇信號SEL—314同步而成為當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314。當(dāng)前幀壓縮數(shù)據(jù)313的工作時鐘是50MHz，當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314的工作時鐘是125MHz。該當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314 被寫入到圖2所示的RAM203中。
圖17是圖2所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。在圖17中，頻率轉(zhuǎn)換電路2基于讀/寫定時信號(VCLK—D、HCLK一D、 DTMG—D)，使與選擇信號SEL—315同步地從圖2所示的RAM203 讀出的前一幀轉(zhuǎn)換數(shù)據(jù)315為前一幀壓縮數(shù)據(jù)316。前一幀轉(zhuǎn)換數(shù)據(jù) 315的工作時鐘是125MHz,前一幀壓縮數(shù)據(jù)316的工作時鐘是 50MHz。
圖18是圖2所示的擴(kuò)展處理電路1的輸入輸出信號的時序圖。在圖18中，擴(kuò)展處理電路1基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG—D)，將來自頻率轉(zhuǎn)換電路2的前一幀壓縮數(shù)據(jù)316擴(kuò)展，形成為前一幀擴(kuò)展數(shù)據(jù)317。
圖19是圖2所示的修正電路304的輸入輸出信號的時序圖。在圖19中，修正電路304基于讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG一D),對使輸入數(shù)據(jù)延遲了 2行的2行鎖存數(shù)據(jù)和來自擴(kuò)展處理電路1的擴(kuò)展數(shù)據(jù)317進(jìn)行運算，輸出修正數(shù)據(jù)318。
圖20是圖2所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。在圖20中，頻率轉(zhuǎn)換電路3基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG—D),使來自壓縮處理電路2的當(dāng)前幀壓縮修正數(shù)據(jù)319與選擇信號SEL—320同步而成為當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320。當(dāng)前幀壓縮修正數(shù)據(jù)319的工作時鐘是50MHz,當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320的工作時鐘是125MHz。該轉(zhuǎn)換修正數(shù)據(jù)320被寫入圖2所示的RAM203中。
圖21是圖2所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。在圖21中，頻率轉(zhuǎn)換電路4基于讀/寫定時信號(VCLK—D、HCLK_D、 DTMG—D),使與選擇信號SEL—321同步地從圖2所示的RAM203 讀出的2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321分別為倍速驅(qū)動用的1行的前一幀壓縮修正數(shù)據(jù)322。前一幀轉(zhuǎn)換修正數(shù)據(jù)321的工作時鐘是125MHz,前一幀壓縮修正數(shù)據(jù)322的工作時鐘是100MHz。
圖22是圖2所示的擴(kuò)展處理電路2的輸入輸出信號的時序圖。在圖22中，擴(kuò)展處理電路2基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG—D ),使來自頻率轉(zhuǎn)換電路4的前一幀壓縮修正數(shù)據(jù)322與倍速驅(qū)動用同步信號(VCLK—F、 HCLK_F、 DTMG—F)同步、并進(jìn)行擴(kuò)展，輸出前一幀擴(kuò)展修正數(shù)據(jù)323。前一幀壓縮修正數(shù)據(jù)322和前一幀擴(kuò)展修正數(shù)據(jù)323的工作時鐘是100MHz。
圖2所示的模擬脈沖驅(qū)動電路305的輸入輸出信號的時序圖與圖 12所示的時序圖相同。
圖23是圖2所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。在圖23中，選擇電路312基于讀/寫定時信號(HCLK_D、 DTMG—D)和輸入數(shù)據(jù)，與選擇信號SEL—314同步地將當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入RAM203。與選擇信號SEL—315同步地從RAM203讀出前一幀轉(zhuǎn)換數(shù)據(jù)315。與選擇信號SEL一320同步地將當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320寫入RAM203。與選擇信號SEL_321同步地從RAM203 讀出2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321。如此，2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321成為在每一水平期間從RAM203讀出2次的d皮修正后的顯示數(shù)據(jù)。
如圖23所示，作為向RAM203存取顯示數(shù)據(jù)的存取順序，第一行是(1 )前一幀轉(zhuǎn)換數(shù)據(jù)(讀存取)；(2 )前一幀轉(zhuǎn)換修正數(shù)據(jù)
(讀存取)；(3)前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(4)當(dāng)前幀轉(zhuǎn) 換修正數(shù)據(jù)(寫存取)；(5)當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)(寫存取)，以后，按照該順序，向RAM203反復(fù)進(jìn)行存取。
例如在輸入了 XGA( 1024dot( +水平回掃期間61dot) x 7681ine ) 顯示數(shù)據(jù)時，從CPU輸入的1H期間是1085 x ( 1/50MHz) =21.7ps，對此，在該1H期間，向RAM203存取的顯示數(shù)據(jù)及修正數(shù)據(jù)是1024 x 0.5 = 512,而且，在一般的對RAM的讀/寫指令發(fā)布期間分別是 30CLK左右時，向RAM203存取的讀/寫時間為(512 + 30)
(1/125MHz) 21.7ps,則向RAM203存取的讀/寫時間被包括在從CPU輸入的1H期間內(nèi)。
根據(jù)以上可知，即使在壓縮方法采用以l行單位進(jìn)行壓縮的方法 (YUV411 )時，也可以用1個RAM進(jìn)行顯示數(shù)據(jù)的修正處理及才莫擬脈沖驅(qū)動。在本實施例中，采用YUV411方式作為壓縮處理方法，但不限于此，也可以采用以l行單位進(jìn)行壓縮處理、且顯示數(shù)據(jù)的壓縮率為0.5以下的壓縮方式。實施例3
本實施例中，圖2所示的壓縮處理電路1采用實施例1的BTC壓縮方法，圖2所示的壓縮處理電路2采用實施例2的YUV411壓縮方法。在本實施例中，RAM203的數(shù)據(jù)總線工作時鐘頻率是113MHz。即，壓縮處理電路1中的采用BTC壓縮方法壓縮的數(shù)據(jù)壓縮率是 0.75,其數(shù)據(jù)在1H期間中的R/W數(shù)是1次，壓縮處理電路2中的采用YUV411壓縮方法壓縮的數(shù)據(jù)壓縮率是0.5,其數(shù)據(jù)在1H期間中的R/W數(shù)是3次，輸入工作的時鐘頻率是50MHz時，成為(0.75x1 + 0.5x3) x 50MHz 113MHz。其他工作與實施例l相同。
圖24是由圖2所示的控制信號生成電路301將1H期間分成4部分而生成的信號的時序圖。在圖24中，基于輸入同步信號(VCLK、 HCLK、 DTMG)生成向圖2所示的壓縮處理電路1、 2的行存儲器讀 /寫的讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG—D )、和選擇電路312的選擇信號、即SEL—314/SEL—315/SEL—320/SEL—321/HEE、以及倍速驅(qū)動用同步信號(VCLK—F、 HCLK—F、 DTMG—F )。
圖25是圖2所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。在圖25中，頻率轉(zhuǎn)換電路1基于讀/寫定時信號(VCLK—D、 HCLK—D、 DTMG—D)，對每一行使2行的當(dāng)前幀壓縮數(shù)據(jù)313與選擇信號 SEL_314同步而成為當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314。當(dāng)前幀壓縮數(shù)據(jù)313的工作時鐘是50MHz，當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314的工作時鐘是113MHz。該當(dāng) 前幀轉(zhuǎn)換數(shù)據(jù)314寫入圖2所示的RAM203中。
圖26是圖2所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。在圖26中，頻率轉(zhuǎn)換電路2基于讀/寫定時信號(VCLK—D、HCLK—D、DTMG—D),使與選擇信號SEL—315同步地從圖2所示的RAM203 讀出的前一幀轉(zhuǎn)換數(shù)據(jù)315為前一幀壓縮數(shù)據(jù)316。前一幀轉(zhuǎn)換數(shù)據(jù) 315的工作時鐘是113MHz，前一幀壓縮數(shù)據(jù)316的工作時鐘是 50MHz。
圖27是圖2所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。在圖27中，頻率轉(zhuǎn)換電路3基于讀/寫定時信號(VCLK一D、HCLK—D、 DTMG一D),使來自壓縮處理電路2的當(dāng)前幀壓縮修正數(shù)據(jù)319與選擇信號SEL—320同步而成為當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320。當(dāng)前幀壓縮修正數(shù)據(jù)319的工作時鐘是50MHz,當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320的工作時鐘是125MHz。該轉(zhuǎn)換修正數(shù)據(jù)320被寫入圖2所示的RAM203中。
圖28是圖2所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。在圖28中，頻率轉(zhuǎn)換電路4基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG一D),使與選擇信號SEL—321同步地從圖2所示的RAM203 讀出的2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321分別為倍速驅(qū)動用的1行的前一幀壓縮修正數(shù)據(jù)322。前一幀轉(zhuǎn)換修正數(shù)據(jù)321的工作時鐘是 113MHz,前一幀壓縮修正數(shù)據(jù)322的工作時鐘是lOOMHz。
圖29是圖2所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。在圖29中，選擇電路312基于讀/寫定時信號(HCLK—D、 DTMG—D)和輸入數(shù)據(jù)，與選擇信號SEL—314同步地將當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入RAM203。與選擇信號SEL—315同步地從RAM203讀出前一幀轉(zhuǎn)換數(shù)據(jù)315。與選擇信號SEL一320同步地將當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320寫入RAM203。與選擇信號SEL一321同步地從RAM203 讀出2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321。如此，2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321成為在每一水平期間從RAM203讀出2次的、被修正后的顯示數(shù)據(jù)。
如圖29所示，作為向RAM203存取顯示數(shù)據(jù)的存取順序，第一行是(1 )前一幀轉(zhuǎn)換數(shù)據(jù)(讀存取)；(2 )前一幀轉(zhuǎn)換修正數(shù)據(jù) (讀存取)；(3)前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(4)當(dāng)前幀轉(zhuǎn) 換修正數(shù)據(jù)(寫存取)，第二行是(1 )當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)(寫存取)；(2 )前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(3 )前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(4)當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)(寫存取)，以后，按照該順序，向RAM203反復(fù)進(jìn)行存耳又。
例如在輸入了 XGA( 1024dot( +水平回掃期間61dot) x 7681ine ) 的顯示數(shù)據(jù)時，從CPU輸入的1H期間是1085 x( 1/50MHz)-21.7jas，對此，在該1H期間，向RAM203存取的顯示數(shù)據(jù)是1024x 0.75 = 768、修正數(shù)據(jù)是1024 x 0.5 = 512，而且，在一般的對RAM的讀/寫指令發(fā) 布期間分別是30CLK左右時，向RAM203存取的讀/寫時間為(768 x 1+ 512x3 + 30x4) x (1/113MHz) 21.5ns，貝'J向RAM203存取的讀/寫時間被包括在從CPU輸入的1H期間內(nèi)。
根據(jù)以上可知，即使在壓縮處理電路l采用BTC壓縮方式、壓縮處理電路2采用YUV411壓縮方式時，也可以用1個RAM進(jìn)行顯示數(shù)據(jù)的修正處理及模擬脈沖驅(qū)動。在本實施例中，采用BTC壓縮方式和YUV411壓縮方式，但不限于此，也可以采用以2行或1行單位進(jìn)行壓縮處理、且顯示數(shù)據(jù)的壓縮率為0.75或0.5以下的壓縮方式。
實施例4
圖30是圖1所示的圖像處理電路202的構(gòu)成圖。在本實施例中，修正電路304對來自擴(kuò)展處理電路1的前一幀擴(kuò)展數(shù)據(jù)317加上來自新設(shè)置的頻率轉(zhuǎn)換電路5 ( 3405 )及擴(kuò)展處理電路3 ( 3406)的前兩幀擴(kuò)展數(shù)據(jù)3409，來生成修正數(shù)據(jù)318。其他構(gòu)成與圖2所示的相同。
在圖30中，在壓縮處理電路1、 2應(yīng)用BTC壓縮方式的情況下的 RAM203的數(shù)據(jù)總線工作時鐘頻率是113MHz。在壓縮處理電路1、 2 應(yīng)用YUV411壓縮方式的情況下的RAM203的數(shù)據(jù)總線工作時鐘頻率是150MHz。
圖31 ~圖35表示在壓縮處理電路1、 2應(yīng)用BTC壓縮方式的情況下的時序圖。
圖31是由圖30所示的控制信號生成電路301將1H期間分成3 部分而生成的信號的時序圖。在圖31中，控制信號生成電路301基于輸入同步信號(VCLK、 HCLK、 DTMG)生成向圖30所示的壓縮
19處理電路1 、 2的行存儲器讀/寫的讀/寫定時信號(VCLK—D 、 HCLK_D 、 DTMG—D)、和選擇電路312的選擇信號、即SEL—314/SEL_315/ SEL_3407/SEL—320/SEL—321/HEE、倍速驅(qū)動用同步信號(VCLK—F、 HCUC—F、 DTMG—F)。
圖32是圖30所示的頻率轉(zhuǎn)換電路5的輸入輸出信號的時序圖。在圖32中，頻率轉(zhuǎn)換電路5基于讀/寫定時信號(VCO^D、HCLK^D、 DTMG一D),使與選擇信號SEL一3407同步地從圖30所示的RAM203 讀出的前兩幀轉(zhuǎn)換數(shù)據(jù)3407為前兩幀壓縮數(shù)據(jù)3408。前兩幀壓縮數(shù) 據(jù)3408的工作時鐘是50MHz，前兩幀轉(zhuǎn)換數(shù)據(jù)3407的工作時鐘是 113MHz。即，數(shù)據(jù)壓縮率0.75 x 1H期間中的R/W工作數(shù)3 x輸入工
作時鐘數(shù)50MHz 113MHz。
圖33是圖30所示的擴(kuò)展處理電路3的輸入輸出信號的時序圖。在圖33中，擴(kuò)展處理電路3基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG_D),將來自頻率轉(zhuǎn)換電路5的每1行處的2行的前兩幀壓縮數(shù)據(jù)3408擴(kuò)展，形成為每1行的前兩幀擴(kuò)展數(shù)據(jù)3409。
圖34是圖30所示的修正電路304的輸入輸出信號的時序圖。在圖34中，修正電路304基于讀/寫定時信號(VCLK_D、 HCLK_D、 DTMG—D),對來自擴(kuò)展處理電路3的前兩幀擴(kuò)展數(shù)據(jù)3409和來自擴(kuò)展處理電路1的前一幀擴(kuò)展數(shù)據(jù)317進(jìn)行運算，輸出前一幀修正數(shù) 據(jù)318。
圖35是圖30所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。在圖35中，選擇電路312基于讀/寫定時信號(HCLK—D、 DTMG_D)和輸入數(shù)據(jù)，與選擇信號SEL—314同步地將當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入RAM203。與選擇信號SEL—3407同步地從RAM203讀出前兩幀轉(zhuǎn)換數(shù)據(jù)3407。與選擇信號SEL_315同步地從RAM203讀出前一幀轉(zhuǎn)換數(shù)據(jù)315。與選擇信號SEL—320同步地將當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320寫入RAM203。與選擇信號SEL_321同步地從RAM203 讀出前一幀轉(zhuǎn)換修正數(shù)據(jù)321。如此，前一幀轉(zhuǎn)換修正數(shù)據(jù)321成為在每一水平期間從RAM203讀出的、被修正后的顯示數(shù)據(jù)。如圖35所示，作為向RAM203存取數(shù)據(jù)的存取順序，第一行是 (1 )前一幀轉(zhuǎn)換數(shù)據(jù)(讀存取)；(2 )前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(3)前兩幀轉(zhuǎn)換數(shù)據(jù)(讀存取)，第二行是(1)當(dāng)前幀轉(zhuǎn) 換數(shù)據(jù)(寫存取)；(2)前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(3)當(dāng) 前幀轉(zhuǎn)換數(shù)據(jù)(讀存取)，以后，按照該順序，向RAM203反復(fù)進(jìn)行存取。
例如在輸入了 XGA( 1024dot( +水平回掃期間61dot) x 7681ine ) 顯示數(shù)據(jù)時，從CPU輸入的1H期間是1085 x ( 1/50MHz) =21.7ps，對此，在該1H期間，向RAM203存取的顯示數(shù)據(jù)及修正數(shù)據(jù)是1024 x 0.75 = 768，而且，在一般的對RAM的讀/寫指令發(fā)布期間分別是 30CLK左右時，向RAM203存取的讀/寫時間為(768 + 30) x 3 x (1/113MHz) 21.2^is,則向RAM203存取的讀/寫時間被包括在從 CPU輸入的1H期間內(nèi)。
接著，圖36~圖40表示在壓縮處理電路1、 2應(yīng)用YUV411壓縮方式的情況下的時序圖。
圖36是由圖30所示的控制信號生成電路301將1H期間分成6 部分而生成的信號的時序圖。在圖36中，控制信號生成電路301基于輸入同步信號(VCLK、 HCLK、 DTMG)生成向圖30所示的壓縮處理電路1 、 2的行存儲器讀/寫的讀/寫定時信號(VCLK—D 、 HCLK—D 、 DTMG—D)、和選擇電路312的選擇信號、即SEL—314/SEL_315/ SEL—3407/SEL—320/SEL—321/HEE、以及倍速驅(qū)動用同步信號(VCLK— F、 HCLK一F、 DTMG—F)。
圖37是圖30所示的頻率轉(zhuǎn)換電路5的輸入輸出信號的時序圖。在圖37中，頻率轉(zhuǎn)換電路5基于讀/寫定時信號(VCLK^D、HCLK—D、 DTMG—D )，使與選擇信號SEL—3407同步地從圖30所示的RAM203 讀出的前兩幀轉(zhuǎn)換數(shù)據(jù)3407為前兩幀壓縮數(shù)據(jù)3408。前兩幀壓縮數(shù) 據(jù)3408的工作時鐘是50MHz,前兩幀轉(zhuǎn)換數(shù)據(jù)3407的工作時鐘是 150MHz。即，數(shù)據(jù)壓縮率0.5 x 1H期間中的R/W工作數(shù)x輸入工作時鐘數(shù)50MHz = 150MHz。圖38是圖30所示的擴(kuò)展處理電路3的輸入輸出信號的時序圖。在圖38中，擴(kuò)展處理電路3基于讀/寫定時信號(VCLK一D、HCLK一D、 DTMG_D)，將來自頻率轉(zhuǎn)換電路5的前兩幀壓縮數(shù)據(jù)3408擴(kuò)展，形成為前兩幀擴(kuò)展數(shù)據(jù)3409。圖39是圖30所示的修正電路304的輸入輸出信號的時序圖。在圖39中，修正電路304基于讀/寫定時信號(VCLK一D、 HCLK—D、 DTMG—D),對來自擴(kuò)展處理電路3的前兩幀擴(kuò)展數(shù)據(jù)3409和來自擴(kuò)展處理電路1的前一幀擴(kuò)展數(shù)據(jù)317進(jìn)行運算，輸出前一幀修正數(shù) 據(jù)318。圖40是圖30所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。在圖40中，選擇電路312基于讀/寫定時信號(HCLK—D、 DTMG—D)和輸入數(shù)據(jù)，與選擇信號SEL—314同步地將當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入RAM203。與選擇信號SEL—3407同步地從RAM203讀出前兩幀轉(zhuǎn)換數(shù)據(jù)3407。與選擇信號SEL一315同步地從RAM203讀出前一幀轉(zhuǎn)換數(shù)據(jù)315。與選擇信號SEL—320同步地將當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320寫入RAM203。與選擇信號SEL—321同步地從RAM203 讀出前一幀轉(zhuǎn)換修正數(shù)據(jù)321。如此，前一幀轉(zhuǎn)換修正數(shù)據(jù)321成為在每一水平期間從RAM203讀出的、被修正后的顯示數(shù)據(jù)。作為向RAM203存取數(shù)據(jù)的存取順序，第一行是(1 )前兩幀轉(zhuǎn)換數(shù)據(jù)(讀存取)；(2 )前一幀轉(zhuǎn)換數(shù)據(jù)(讀存取)；(3 )前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(4)前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)； (5)當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)(寫存取)；(6)前一幀轉(zhuǎn)換數(shù)據(jù)(寫存取)，以后，按照該順序，向RAM203反復(fù)進(jìn)行存取。例如在輸入了 XGA( 1024dot( +水平回掃期間61dot) x 7681ine ) 顯示it據(jù)時，從CPU輸入的1H期間是1085 x ( 1/50MHz) =21.7|xs，對此，在該1H期間，向RAM203存取的顯示數(shù)據(jù)及修正數(shù)據(jù)是1024x 0.5 = 512，而且，在一般的對RAM的讀/寫指令發(fā)布期間分別是 30CLK左右時，向上述RAM203存取的讀/寫時間為(512 x 6 + 30 x 6 )x (1/150MHz) =21.7|as，則向上述RAM203存取的讀/寫時間被包括在從CPU輸入的1H期間內(nèi)。在本實施例中，采用了 BTC壓縮方式或YUV411壓縮方式，但不限于此，也可以采用以2行或1行單位進(jìn)行壓縮處理的壓縮方式。在本實施例的RAM中，需要前兩幀用的存儲區(qū)域，因此，至少具有 3個以上的Bank。實施例5圖41是圖1所示的圖像處理電路202的構(gòu)成圖。在本實施例中，壓縮處理電路2僅對來自修正電路304的修正數(shù)據(jù)318實施YUV411 壓縮處理。其他構(gòu)成與圖2所示相同。圖42是由圖41所示的控制信號生成電路301將1H期間分成4 部分而生成的信號的時序圖。在圖42中，控制信號生成電路301基于輸入同步信號(VCLK、 HCLK、 DTMG)生成向圖41所示的壓縮處理電路2的行存儲器讀/寫的讀/寫定時信號(VCLK_D、 HCLK—D、 DTMG—D )、和選擇電路 312 的選擇信號、即 SEL—314/SEL—315/SEL—320/SEL—321/HEE、以及倍速驅(qū)動用同步信號 (VCLK—F、 HCLK—F、 DTMG一F )。圖43是圖41所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。在圖43中，頻率轉(zhuǎn)換電路1基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG—D),使輸入數(shù)據(jù)與選擇信號SEL—314同步而為當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314。輸入數(shù)據(jù)的工作時鐘是50MHz,當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314的工作時鐘是150MHz。該當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入圖41所示的RAM203 中。圖44是圖41所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。在圖44中，頻率轉(zhuǎn)換電路2基于讀/寫定時信號(VCLK—D、HCLK_D、 DTMG—D)，使與選擇信號SEL—315同步地從圖41所示的RAM203 讀出的前一幀轉(zhuǎn)換數(shù)據(jù)315為前一幀壓縮數(shù)據(jù)316。前一幀轉(zhuǎn)換數(shù)據(jù) 315的工作時鐘是150MHz,前一幀壓縮數(shù)據(jù)316的工作時鐘是 50MHz。圖45是圖41所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。在圖45中，頻率轉(zhuǎn)換電路3基于讀/寫定時信號(VCLK一D、HCLK—D、 DTMG—D),使來自壓縮處理電路2的當(dāng)前幀壓縮修正數(shù)據(jù)319與選擇信號SEL—320同步而為當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320。當(dāng)前幀壓縮修正數(shù)據(jù)319的工作時鐘是50MHz，當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320的工作時鐘是150MHz。該轉(zhuǎn)換修正數(shù)據(jù)320被寫入圖2所示的RAM203中。
圖46是圖41所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。在圖46中，頻率轉(zhuǎn)換電路4基于讀/寫定時信號(VCLK—D、HCLK_D、 DTMG—D)，使與選擇信號SEL—321同步地從圖41所示的RAM203 讀出的前一幀轉(zhuǎn)換修正數(shù)據(jù)321為前一幀壓縮修正數(shù)據(jù)322。前一幀轉(zhuǎn)換修正數(shù)據(jù)321的工作時鐘是150MHz，前一幀壓縮修正數(shù)據(jù)322 的工作時鐘是lOOMHz。
圖47是圖41所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。在圖47中，選擇電路312基于讀/寫定時信號(HCLK_D、 DTMG—D)和輸入數(shù)據(jù)，與選擇信號SEL—314同步地將當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入RAM203。與選擇信號SEL—315同步地從RAM203讀出前一幀轉(zhuǎn)換數(shù)據(jù)315。與選擇信號SEL—320同步地將當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320寫入RAM203。與選擇信號SEL—321同步地從RAM203 讀出2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321。如此，前一幀轉(zhuǎn)換修正數(shù)據(jù)321 成為在每一水平期間從RAM203讀出的、被修正后的顯示數(shù)據(jù)。
如圖47所示，作為向RAM203存取顯示數(shù)據(jù)的存取順序，第一行是(l)前一幀轉(zhuǎn)換數(shù)據(jù)；(2)前一幀轉(zhuǎn)換修正數(shù)據(jù)；(3)當(dāng) 前幀轉(zhuǎn)換修正數(shù)據(jù)；(4)當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)，第二行是(l)前一幀轉(zhuǎn)換數(shù)據(jù)；(2)前一幀轉(zhuǎn)換修正數(shù)據(jù)；(3)當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)，以后，按照該順序，向RAM203反復(fù)進(jìn)行存取。
例如在輸入了 XGA( 1024dot( +水平回掃期間61dot) x 7681ine ) 的顯示數(shù)據(jù)時，從CPU輸入的1H期間是1085 x ( 1 /50MHz) = 21.7(is ，對此，在該1H期間，向RAM203存取的修正數(shù)據(jù)是1024 x 0.5 = 512，而且，在一般的對RAM的讀/寫指令發(fā)布期間分別是3OCLK左右時，向RAM203存取的讀/寫時間為((512 + 30) x 2+ ( 1024 + 30) x 2)x (1/150MHz) 21.3ps,則向RAM203存取的讀/寫時間被包括在從CPU輸入的1H期間內(nèi)。在本實施例中采用了 BTC壓縮方式，但不限于此，也可以采用以2行單位進(jìn)行壓縮處理、且顯示數(shù)據(jù)的壓縮率為0.5以下的壓縮方式。實施例6
本實施例中，圖2所示的壓縮處理電路1采用實施例1的BTC壓縮方法，圖2所示的壓縮處理電路2采用實施例2的YUV411壓縮方法。在本實施例中，RAM203的數(shù)據(jù)總線工作時鐘頻率是113MHz。即，壓縮處理電路1中的采用BTC壓縮方法壓縮的數(shù)據(jù)壓縮率是 0.75,其數(shù)據(jù)在1H期間中的R/W數(shù)是1次，壓縮處理電路2中的采用YUV411壓縮方法壓縮的數(shù)據(jù)壓縮率是0.5,其數(shù)據(jù)在1H期間中的R/W數(shù)是3次，輸入工作的時鐘頻率是50MHz時，成為(0.75xl + 0.5x3) x 50MHz 113MHz。其他工作與實施例l相同。
圖48是由圖2所示的控制信號生成電路301將1H期間分成4部分而生成的信號的時序圖。在圖48中，基于輸入同步信號(VCLK、 HCLK、 DTMG)生成向圖2所示的壓縮處理電路1、 2的行存儲器讀 /寫的讀/寫定時信號(VCLK_D、 HCLK_D、 DTMG—D)、和選擇電路312的選擇信號、即SEL_314/SEL_315/SEL—320/SEL—321/HEE、倍速驅(qū)動用同步信號(VCLK_F、 HCLK—F、 DTMG—F )。
圖49是圖2所示的頻率轉(zhuǎn)換電路1的輸入輸出信號的時序圖。在圖49中，頻率轉(zhuǎn)換電路1基于讀/寫定時信號(VCLK_D、HCLK_D、 DTMG—D),對每一行與選擇信號SEL—314同步地使2行的當(dāng)前幀壓縮數(shù)據(jù)313為當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314。當(dāng)前幀壓縮數(shù)據(jù)313的工作時鐘是50MHz，當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314的工作時鐘是113MHz。該當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入圖2所示的RAM203中。
圖50是圖2所示的頻率轉(zhuǎn)換電路2的輸入輸出信號的時序圖。在圖50中，頻率轉(zhuǎn)換電路2基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG一D)，使與選擇信號SEL—315同步地從圖2所示的RAM203 讀出的前一幀轉(zhuǎn)換數(shù)據(jù)315為前一幀壓縮數(shù)據(jù)316。前一幀轉(zhuǎn)換數(shù)據(jù)315的工作時鐘是113MHz,前一幀壓縮數(shù)據(jù)316的工作時鐘是 50MHz。
圖51是圖2所示的頻率轉(zhuǎn)換電路3的輸入輸出信號的時序圖。在圖51中，頻率轉(zhuǎn)換電路3基于讀/寫定時信號(VCLK一D、HCLK一D、 DTMG一D)，使來自壓縮處理電路2的當(dāng)前幀壓縮修正數(shù)據(jù)319與選擇信號SEL—320同步而成為當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320。當(dāng)前幀壓縮修正數(shù)據(jù)319的工作時鐘是50MHz,當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320的工作時鐘是113MHz。該轉(zhuǎn)換修正數(shù)據(jù)320被寫入圖2所示的RAM203中。
圖52是圖2所示的頻率轉(zhuǎn)換電路4的輸入輸出信號的時序圖。在圖52中，頻率轉(zhuǎn)換電路4基于讀/寫定時信號(VCLK—D、HCLK—D、 DTMG—D),使與選擇信號SEL—321同步地從圖2所示的RAM203 讀出的2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321分別為倍速驅(qū)動用的1行的前一幀壓縮修正數(shù)據(jù)322。前一幀轉(zhuǎn)換修正數(shù)據(jù)321的工作時鐘是 113MHz，前一幀壓縮修正數(shù)據(jù)322的工作時鐘是100MHz。
圖53是圖2所示的選擇電路312的輸入輸出數(shù)據(jù)總線325的時序圖。在圖53中，選擇電路312基于讀/寫定時信號(HCLK_D、 DTMG_D)和輸入數(shù)據(jù)，與選擇信號SEL—314同步地將當(dāng)前幀轉(zhuǎn)換數(shù)據(jù)314寫入RAM203。與選擇信號SEL一315同步地從RAM203讀出前一幀轉(zhuǎn)換數(shù)據(jù)315。與選擇信號SEL一320同步地將當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)320寫入RAM203。與選擇信號SEL—321同步地從RAM203 讀出2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321。如此，2行的前一幀轉(zhuǎn)換修正數(shù)據(jù)321成為在每一水平期間從RAM203讀出2次的、#1#~正后的顯示數(shù)據(jù)。
如圖53所示，作為向RAM203存取顯示數(shù)據(jù)的存取順序，第一行是(1 )前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(2 )前一幀轉(zhuǎn)換數(shù)據(jù)
(讀存取)；(3)前一幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(4)當(dāng)前幀轉(zhuǎn) 換修正數(shù)據(jù)(寫存取)，第二行是(1)當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)(讀存取)；(2 )旋幀轉(zhuǎn)換數(shù)據(jù)(寫存取)；(3 )前一幀轉(zhuǎn)換修正數(shù)據(jù)
(讀存取)；(4)當(dāng)前幀轉(zhuǎn)換修正數(shù)據(jù)(寫存取)，以后，按照該順序，向RAM203反復(fù)進(jìn)行存取。
例如在輸入了 XGA( 1024dot( +水平回掃期間61dot) x 7681ine ) 顯示數(shù)據(jù)時，從CPU輸入的1H期間是1085 x ( 1/50MHz) =21.7ps, 對此，在該1H期間，向RAM203存取的顯示數(shù)據(jù)是1024x 0.75 = 768、修正數(shù)據(jù)是1024x 0.5 = 512，而且，在一般的對RAM的讀/寫指令發(fā) 布期間分別是30CLK左右時，向RAM203存耳又的讀/寫時間為(768 x 1+ 512x3 + 30x4) x (1/113MHz) 21.5ps，則向RAM203存取的讀/寫時間被包括在從CPU輸入的1H期間內(nèi)。
根據(jù)以上可知，即使在壓縮處理電路1采用BTC壓縮方式、壓縮處理電路2采用YUV411壓縮方式時，也可以用1個RAM進(jìn)行顯示數(shù)據(jù)的修正處理及模擬脈沖驅(qū)動。在本實施例中，采用BTC壓縮方式和YUV411壓縮方式，但不限于此，也可以采用以2行或1行單位進(jìn)行壓縮處理、且顯示數(shù)據(jù)的壓縮率為0.75或0.5以下的壓縮方式。
權(quán)利要求
1.一種顯示裝置，其特征在于包括圖像處理電路，該圖像處理電路向用于存儲輸入數(shù)據(jù)和對上述輸入數(shù)據(jù)進(jìn)行處理后得到的修正數(shù)據(jù)的存儲電路至少進(jìn)行4次以上的讀/寫存取來輸出輸出數(shù)據(jù)，包括上述輸出數(shù)據(jù)的讀存取時間在內(nèi)的讀/寫存取時間包含在從外部CPU輸入的1行期間內(nèi)。
2. 根據(jù)權(quán)利要求1所述的顯示裝置，其特征在于進(jìn)行上述寫存取的數(shù)據(jù)是當(dāng)前幀的輸入數(shù)據(jù)和當(dāng)前幀的修正數(shù) 據(jù)，進(jìn)行上述讀存取的數(shù)據(jù)是前一幀的輸入數(shù)據(jù)和前一幀的修正數(shù) 據(jù)。
3. 根據(jù)權(quán)利要求2所述的顯示裝置，其特征在于用于向上述存儲電路進(jìn)行上述讀/寫存取的總線存取順序是第一行為前一幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)，第二行為當(dāng)前幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng)前幀的修正數(shù)據(jù)。
4. 根據(jù)權(quán)利要求2所述的顯示裝置，其特征在于用于向上述存儲電路進(jìn)行上述讀/寫存取的總線存取順序是前一幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng)前幀的修正數(shù)據(jù)、當(dāng)前幀的輸入數(shù)據(jù)。
5. 根據(jù)權(quán)利要求2所述的顯示裝置，其特征在于用于向上述存儲電路進(jìn)行上述讀/寫存取的總線存取順序是第一行為前一幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng) 前幀的修正數(shù)據(jù)，第二行為當(dāng)前幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng)前幀的修正數(shù)據(jù)。
6. 根據(jù)權(quán)利要求2所述的顯示裝置，其特征在于行為前一幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng)前幀的修正數(shù)據(jù)、當(dāng) 前幀的輸入數(shù)據(jù)，第二行為前一幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng)前幀的輸入數(shù)據(jù)。
7. 根據(jù)權(quán)利要求1所述的顯示裝置，其特征在于進(jìn)行上述寫存取的數(shù)據(jù)是當(dāng)前幀的輸入數(shù)據(jù)和當(dāng)前幀的修正數(shù) 據(jù)，進(jìn)行上述讀存取的數(shù)據(jù)是前一幀的輸入數(shù)據(jù)、前兩幀的輸入數(shù)據(jù) 和前一幀的修正數(shù)據(jù)。
8. 根據(jù)權(quán)利要求7所述的顯示裝置，其特征在于行為前一幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、前兩幀的輸入數(shù)據(jù)，第二行為當(dāng)前幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng)前幀的修正數(shù)據(jù)。
9. 根據(jù)權(quán)利要求7所述的顯示裝置，其特征在于用于向上述存儲電路進(jìn)行上述讀/寫存取的總線存取順序是前兩幀的輸入數(shù)據(jù)、前一幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng)前幀的修正數(shù)據(jù)、當(dāng)前幀的輸入數(shù)據(jù)。
10. 根據(jù)權(quán)利要求2所述的顯示裝置，其特征在于用于向上述存儲電路進(jìn)行上述讀/寫存取的總線存取順序是第一行為前一幀的修正數(shù)據(jù)、前一幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng) 前幀的修正數(shù)據(jù)，第二行為前一幀的修正數(shù)據(jù)、當(dāng)前幀的輸入數(shù)據(jù)、前一幀的修正數(shù)據(jù)、當(dāng)前幀的修正數(shù)據(jù)。
11. 根據(jù)權(quán)利要求1所述的顯示裝置，其特征在于對向上述存儲電路寫入的輸入數(shù)據(jù)實施壓縮處理。
12. 根據(jù)權(quán)利要求1所述的顯示裝置，其特征在于對要從上述存儲電路讀出的經(jīng)壓縮處理后的輸入數(shù)據(jù)實施擴(kuò)展處理。
13. 根據(jù)權(quán)利要求IO所述的顯示裝置，其特征在于在上述壓縮處理中，以2行為單位對輸入數(shù)據(jù)進(jìn)行壓縮處理，并輸出對每2行進(jìn)行1次壓縮處理后的輸入數(shù)據(jù)。
14. 根據(jù)權(quán)利要求IO所述的顯示裝置，其特征在于在上述壓縮處理中，以1行為單位對輸入數(shù)據(jù)進(jìn)行壓縮處理，并輸出對每1行進(jìn)行壓縮處理后的輸入數(shù)據(jù)。
15. —種顯示裝置，其特征在于包括圖像處理電路，對輸入數(shù)據(jù)進(jìn)行處理來生成修正數(shù)據(jù)，并對修正數(shù)據(jù)進(jìn)行處理來輸出輸出數(shù)據(jù)；存儲單元，存儲來自上述圖像處理電路的輸入數(shù)據(jù)和修正數(shù)據(jù)；信號線驅(qū)動電路，輸入來自上述圖像處理電路的輸出數(shù)據(jù)；掃描線驅(qū)動電路，輸入來自上述信號線驅(qū)動電路的同步信號；以及顯示板，由來自上述掃描線驅(qū)動電路的掃描信號和來自信號線驅(qū) 動電路的數(shù)據(jù)信號驅(qū)動，上述圖像處理電路向上述存儲電路至少進(jìn)行4次以上的讀/寫存取來輸出輸出數(shù)據(jù)，使包括上述輸出數(shù)據(jù)的讀存取時間在內(nèi)的讀/寫存取時間包含在從外部CPU輸入的1行期間內(nèi)。
全文摘要
本發(fā)明提供一種顯示裝置。將輸入數(shù)據(jù)作為當(dāng)前幀數(shù)據(jù)寫入RAM(203)，并將寫入RAM(203)的輸入數(shù)據(jù)作為前一幀數(shù)據(jù)讀出，用修正電路(304)對當(dāng)前幀數(shù)據(jù)和前一幀數(shù)據(jù)進(jìn)行加法運算來進(jìn)行過驅(qū)動處理。將被過驅(qū)動處理后的修正數(shù)據(jù)(318)作為當(dāng)前幀修正數(shù)據(jù)寫入RAM(203)，將寫入RAM(203)的修正數(shù)據(jù)作為前一幀修正數(shù)據(jù)讀出來進(jìn)行倍速驅(qū)動處理。
文檔編號G09G5/00GK101295492SQ20081009265
公開日2008年10月29日申請日期2008年4月22日優(yōu)先權(quán)日2007年4月23日
發(fā)明者萬場則夫, 栗原博司, 江里口卓也申請人:株式會社日立顯示器

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