專利名稱：嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)及其制法，特別是 涉及一種關(guān)于電路板中嵌埋有半導(dǎo)體芯片的結(jié)構(gòu)及其制法。
背景技術(shù)：
自從IBM公司在1960年早期引入覆晶封裝(Flip Chip Package) 技術(shù)以來，相比于打線(Wire Bond)技術(shù)，覆晶技術(shù)的特征在于半導(dǎo)體 芯片與基板間的電性連接是通過錫球而非一般的金線。而此種覆晶技 術(shù)的優(yōu)點(diǎn)在于該技術(shù)可提高封裝密度以降低封裝元件尺寸，且不需使 用長度較長的金屬線，故可提高電性功能。
再者，近年來由于高密度、高速度以及低成本的半導(dǎo)體芯片需求 的增加，同時(shí)因應(yīng)電子產(chǎn)品的體積逐漸縮小的趨勢及高集成度的要求， 業(yè)界遂發(fā)展出將半導(dǎo)體芯片先容置于電路板的開口中，再于電路板及 半導(dǎo)體芯片的表面上形成線路增層結(jié)構(gòu)的技術(shù)，藉以增加半導(dǎo)體芯片 的封裝密度；而該線路增層結(jié)構(gòu)的制作，如圖IA至圖IC所示。
請參閱圖1A，是提供一具有開口 110的承載板11，于該開口 110 中容置一半導(dǎo)體芯片12，且該半導(dǎo)體芯片12具有一主動(dòng)面12a及與該 主動(dòng)面相對應(yīng)的非主動(dòng)面12b，該主動(dòng)面12a具有多個(gè)電極墊121。
請參閱圖1B，于該承載板11及半導(dǎo)體芯片12的主動(dòng)面12a形成 一介電層13，且于該介電層13形成多個(gè)開孔130以露出該半導(dǎo)體芯片 12的電極墊121。
請參閱圖1C，于該介電層13表面形成一線路層14，且在該介電 層開孔130中形成導(dǎo)電結(jié)構(gòu)141，該導(dǎo)電結(jié)構(gòu)141并電性連接該半導(dǎo)體 芯片12的電極墊121;其中該線路層14是以半加成法制作，而此為成 熟的技術(shù)不再為文贅述；后續(xù)復(fù)可重復(fù)上述制程以形成多層線路，而 可將該半導(dǎo)體芯片12封裝在承載板11中，并且達(dá)到電性連接。
但是，前述制程中，該承載板ll、介電層13及線路層14的熱膨 脹系數(shù)(Coefficient of thermal expansion, CTE)差異大，于制程中
的溫度變化下易造成翹曲(Warpage)現(xiàn)象，因而降低產(chǎn)品的質(zhì)量。
因此，如何提供一種可避免現(xiàn)有嵌埋半導(dǎo)體芯片的電路增層制程 中，因材料膨脹系數(shù)差異大所導(dǎo)致的可靠度不佳問題，實(shí)以成為目前 業(yè)界亟待克服的問題。

發(fā)明內(nèi)容
鑒于上述現(xiàn)有技術(shù)的缺陷，本發(fā)明主要目的是提供一種嵌埋半導(dǎo) 體芯片的電路板結(jié)構(gòu)及其制法，可通過介電層上形成有一金屬層的背 膠元件所具有堅(jiān)固與較佳結(jié)合力的特性，而得以提高由薄化金屬層、 導(dǎo)電層及電鍍金屬層所組成的復(fù)合式線路層與介電層的結(jié)合力，并有 效降低電路板的翹曲現(xiàn)象。
為達(dá)到上述的主要目的，本發(fā)明的一種嵌埋半導(dǎo)體芯片的電路板 結(jié)構(gòu)的制法，包括提供一承載板，該承載板形成有至少一貫穿的開 口；于該承載板的開口中容置至少一半導(dǎo)體芯片，該半導(dǎo)體芯片具有 主動(dòng)面及與該主動(dòng)面相對應(yīng)的非主動(dòng)面，于該主動(dòng)面具有多個(gè)電極墊； 于該承載板與半導(dǎo)體芯片的主動(dòng)面壓合一背膠元件，該背膠元件是于 一介電層上形成有一金屬層；于該背膠元件的金屬層表面進(jìn)行薄化制 程而成為一薄化金屬層；該背膠元件形成有多個(gè)開孔以露出該半導(dǎo)體 芯片的電極墊；于該背膠元件的薄化金屬層表面及開孔中形成有一導(dǎo) 電層；于該導(dǎo)電層表面形成一阻層，且該阻層經(jīng)圖案化制程形成多個(gè) 開孔以露出部份的導(dǎo)電層；于該阻層的開孔中的導(dǎo)電層表面形成電鍍 金屬層；以及移除該阻層及其所覆蓋的導(dǎo)電層及薄化金屬層，露出該 背膠元件的介電層，從而以形成一由薄化金屬層、導(dǎo)電層及電鍍金屬 層所組成的復(fù)合式線路層，并于該背膠元件介電層開孔中形成導(dǎo)電結(jié) 構(gòu)。
該背膠元件是于一介電層表面壓合一金屬層，或該背膠元件是于 一介電層表面以一黏著層結(jié)合一金屬層。
該背膠元件的金屬層可為銅箔，而該背膠元件的介電層可為預(yù)浸 材；該背膠元件的金屬層表面是以物理或化學(xué)方式進(jìn)行薄化制程以形 成該薄化金屬層。
依上述制法復(fù)包括于該背膠元件的介電層及復(fù)合式線路層表面形
成一線路增層結(jié)構(gòu)，該線路增層結(jié)構(gòu)為多個(gè)背膠元件的介電層及復(fù)合 式線路層所構(gòu)成，且該線路增層結(jié)構(gòu)具有導(dǎo)電結(jié)構(gòu)以電性連接該半導(dǎo) 體芯片，又該線路增層結(jié)構(gòu)外表面形成多個(gè)電性連接墊，該線路增層 結(jié)構(gòu)包括至少一介電層、疊置于該介電層上的復(fù)合式線路層，以及形 成于該介電層中的導(dǎo)電結(jié)構(gòu)，并于該線路增層結(jié)構(gòu)上形成一防焊層， 且該防焊層中形成多個(gè)開孔以露出該電性連接墊。
另依上述制法，復(fù)包括于該背膠元件的介電層及復(fù)合式線路層表 面形成一線路增層結(jié)構(gòu)，而該線路增層結(jié)構(gòu)是以多個(gè)介電層及線路層 所構(gòu)成，且該線路層為導(dǎo)電層及電鍍金屬層所構(gòu)成，該線路增層結(jié)構(gòu) 包括至少一介電層、疊置于該介電層上的線路層，以及形成于該介電 層中的導(dǎo)電結(jié)構(gòu)，且該導(dǎo)電結(jié)構(gòu)電性連接該線路層，又該線路增層結(jié) 構(gòu)外表面形成多個(gè)電性連接墊，并于該線路增層結(jié)構(gòu)上形成有一防焊 層，且該防焊層中形成多個(gè)開孔以露出所述電性連接墊。
依上所述的制法，本發(fā)明還提供一種嵌埋半導(dǎo)體芯片的電路板結(jié) 構(gòu)，包括承載板，具有至少一貫穿的開口；半導(dǎo)體芯片，容置于該 承載板的開口中，該半導(dǎo)體芯片具有主動(dòng)面及非主動(dòng)面，于該主動(dòng)面 具有多個(gè)電極墊；介電層，形成于該承載板與半導(dǎo)體芯片表面，且該 介電層具有多個(gè)開孔以露出該半導(dǎo)體芯片的電極墊；以及復(fù)合式線路 層，形成于該介電層上，該復(fù)合式線路層依序包括有薄化金屬層、導(dǎo) 電層及電鍍金屬層，且于該介電層開孔中形成有導(dǎo)電結(jié)構(gòu)以供該復(fù)合 式線路層電性連接至該半導(dǎo)體芯片的電極墊。
依上述的結(jié)構(gòu)，復(fù)包括于該介電層及復(fù)合式線路層表面形成有線 路增層結(jié)構(gòu)，而該線路增層結(jié)構(gòu)為多個(gè)背膠元件的介電層及線路層所 構(gòu)成，或該線路增層結(jié)構(gòu)為多個(gè)介電層及線路層所構(gòu)成；該線路增層 結(jié)構(gòu)具有導(dǎo)電結(jié)構(gòu)以電性連接至該復(fù)合式線路層，又該線路增層結(jié)構(gòu) 外表面形成多個(gè)電性連接墊，該線路增層結(jié)構(gòu)包括至少一介電層、疊 置于該介電層上的復(fù)合式線路層，以及形成于該介電層中的導(dǎo)電結(jié)構(gòu)， 并于該線路增層結(jié)構(gòu)上形成有一防焊層，且該防焊層中形成多個(gè)開孔 以露出所述電性連接墊。
另依前述的結(jié)構(gòu)，復(fù)包括于該介電層及復(fù)合式線路層表面形成一 線路增層結(jié)構(gòu)，而該線路增層結(jié)構(gòu)是以多個(gè)介電層及線路層所構(gòu)成，
且該線路層為導(dǎo)電層及電鍍金屬層所構(gòu)成，該線路增層結(jié)構(gòu)包括至少 一介電層、疊置于該介電層上的線路層，以及形成于該介電層中的導(dǎo) 電結(jié)構(gòu)，且該導(dǎo)電結(jié)構(gòu)電性連接該復(fù)合式線路層，又該線路增層結(jié)構(gòu) 外表面形成多個(gè)電性連接墊，并于該線路增層結(jié)構(gòu)上形成有一防焊層， 且該防焊層中形成多個(gè)開孔以露出所述電性連接墊。
本發(fā)明的背膠元件是于介電層上形成有一金屬層，該金屬層最佳 可為銅箔，并利用銅箔的粗糙面壓合上一介電層其材料為預(yù)浸材，或 通過黏著層將銅箔的粗糙面與預(yù)浸材相結(jié)合而可產(chǎn)生較佳的結(jié)合力， 其中，利用含玻纖的預(yù)浸材作為介電層可有效降低翹曲及尺寸大小變 異。本發(fā)明得因前述金屬層及介電層的組合，而提高由薄化金屬層、 導(dǎo)電層及電鍍金屬層所組成的復(fù)合式線路層與介電層的結(jié)合力，并有 效降低電路板的翹曲現(xiàn)象。


圖1A至圖1C為現(xiàn)有技術(shù)的半導(dǎo)體芯片嵌埋在電路板中的制法剖 面示意圖2A至圖2G為本發(fā)明的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)及其制法 的制法剖面示意圖2A'為本發(fā)明的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)及其制法的圖2A 的另一實(shí)施剖面示意圖2B'為本發(fā)明的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)及其制法的圖2B 的另一實(shí)施剖面示意圖3A及圖3B為本發(fā)明的電路板結(jié)構(gòu)進(jìn)行線路增層結(jié)構(gòu)的剖面示 意圖；以及
圖4為本發(fā)明的電路板結(jié)構(gòu)進(jìn)行線路增層結(jié)構(gòu)另一實(shí)施例的剖面 示意圖。 元件符號說明
11、 21 承載板 110、 210 開口
12、 22 半導(dǎo)體芯片 121、 221 電極墊
12a、 22a 主動(dòng)面
12b、 22b 非主動(dòng)面
13、 231、 271、 271， 介電層 130、 230、 250、 280 開孔
14、 272 線路層 141、 261、 273、 273'導(dǎo)電結(jié)構(gòu)
20 復(fù)合式線路層
21a 離型膜
21b 黏著材料
23、 23' 背膠元件
232' 薄化金屬層
232 金屬層
233 黏著層
24 導(dǎo)電層
25 阻層
26 電鍍金屬層 27、 27' 線路增層結(jié)構(gòu) 274、 274' 電性連接墊 28 防焊層
具體實(shí)施例方式
以下通過特定的具體實(shí)施例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù) 人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功 效。
請參閱圖2A至圖2G，為本發(fā)明的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)及 制法的實(shí)施例剖面示意圖。
如圖2A所示，事于一承載板21中形成至少一貫穿開口 210，且于 該開口 210中容置有至少一半導(dǎo)體芯片22，該半導(dǎo)體芯片22具有主動(dòng) 面22a及與該主動(dòng)面相對應(yīng)的非主動(dòng)面22b，于該主動(dòng)面22a具有多個(gè) 電極墊221;并提供一背膠元件23，該背膠元件23是于一介電層231 上形成有一金屬層232，且該金屬層232具有粗糙面而得有較佳的結(jié)合
性以與該介電層231結(jié)合成一體；其中該金屬層232可為銅箔，而該 介電層為預(yù)浸材；另請參閱圖2A',或該背膠元件23亦可于一介電層 231表面以一黏著層233結(jié)合該金屬層232。前述的金屬層232最佳可 為銅箔，而可利用銅箔的粗糙面壓合上一預(yù)浸材或通過黏著層233將 銅箔的粗糙面與預(yù)浸材相結(jié)合而可產(chǎn)生較佳的結(jié)合力，并利用含玻纖 的預(yù)浸材作為介電層231而可有效降低板翹及尺寸大小變異；為方便 說明，以下以圖2B的圖式作說明。
如圖2B所示，將該背膠元件23的介電層231壓合在該承載板21 與半導(dǎo)體芯片22的主動(dòng)面22a，且將該介電層231壓入該半導(dǎo)體芯片 22與開口 210之間的間隙中，從而以將該半導(dǎo)體芯片22固定在該開口 210中。
另請參閱圖2B、該承載板21的底面可先貼合一離型膜21a，再 將該半導(dǎo)體芯片22置于該開口 210中，然后以黏著材料21b填入該半 導(dǎo)體芯片22與開口 210之間的間隙中，從而以將該半導(dǎo)體芯片22固 定在該開口210中；為方便說明，以下以圖2B的圖式作說明。
如圖2C所示，接著該背膠元件23的金屬層232表面以物理或化 學(xué)方式進(jìn)行薄化制程，而成為一薄化金屬層232'。
如圖2D所示，于該背膠元件23形成多個(gè)開孔230，以露出該半導(dǎo) 體芯片22的電極墊221。
如圖2E所示，于該背膠元件23的薄化金屬層232'表面及開孔 230中形成一導(dǎo)電層24，且使該導(dǎo)電層24電性連接該半導(dǎo)體芯片22 的電極墊221，并于該導(dǎo)電層24表面形成一阻層25，且該阻層25經(jīng) 圖案化制程(如曝光、顯影)形成有開孔250以露出部份的導(dǎo)電層24。
如圖2F所示，通過該導(dǎo)電層24作為電流傳導(dǎo)路徑，以于該阻層 開孔250的導(dǎo)電層24表面上形成一電鍍金屬層26，并于該介電層231 開孔230中形成導(dǎo)電結(jié)構(gòu)261。
如圖2G所示，接著移除該阻層25及其所覆蓋的導(dǎo)電層24及薄化 金屬層232'，從而以形成由該電鍍金屬層26、導(dǎo)電層24及薄化金屬 層232'所構(gòu)成的復(fù)合式線路層20，且使該復(fù)合式線路層20得經(jīng)該導(dǎo) 電結(jié)構(gòu)261電性連接該半導(dǎo)體芯片22的電極墊221。
由于該復(fù)合式線路層20是于背膠元件23的薄化金屬層232'上形
成導(dǎo)電層24及電鍍金屬層26，而可通過該背膠元件23以降低熱膨脹 系數(shù)差異所造成的翹曲(Warpage)現(xiàn)象，以提高產(chǎn)品的質(zhì)量。
請參閱圖3A及圖3B，另于該背膠元件23的介電層231及復(fù)合式 線路層20表面上壓合一另一背膠元件23'，如圖3A所示；接著該背膠 元件23'經(jīng)前述制程將以形成另一復(fù)合式線路層，從而以多個(gè)背膠元 件23的介電層231及復(fù)合式線路層20構(gòu)成一線路增層結(jié)構(gòu)27，如圖 3B所示，該線路增層結(jié)構(gòu)27包括至少一介電層271、疊置于該介電層 271上的線路層272，以及形成于該介電層271中的導(dǎo)電結(jié)構(gòu)273，且 該導(dǎo)電結(jié)構(gòu)273電性連接至形成于該復(fù)合式線路層20，又該線路增層 結(jié)構(gòu)外表面形成多個(gè)電性連接墊274，并于該線路增層結(jié)構(gòu)27上形成 一防焊層28，該防焊層28中形成有多個(gè)開孔280以露出所述電性連接 墊274。
請參閱圖4，于該背膠元件23的介電層231及復(fù)合式線路層20 表面形成一線路增層結(jié)構(gòu)27'，其是在該背膠元件23的介電層231及 復(fù)合式線路層20表面先形成一介電層271'，再于該介電層271'表面 形成一線路層272'，及在該介電層271'中形成至少一導(dǎo)電結(jié)構(gòu)273'， 而該線路層是由導(dǎo)電層及電鍍金屬層所構(gòu)成，此種線路增層技術(shù)為成 熟的技術(shù)，于此不再為文贅述；又該線路增層結(jié)構(gòu)27'外表面形成多 個(gè)電性連接墊274'，并于該線路增層結(jié)構(gòu)27'上形成一防焊層28，且 于該防焊層28中形成多個(gè)開孔280以露出所述電性連接墊274'。
本發(fā)明的背膠元件是于一介電層上形成一金屬層，該金屬層最佳 可為銅箔，且以該銅箔的粗糙面壓合在該介電層上，而該介電層材料 為預(yù)浸材，或通過黏著層將銅箔的粗糙面與預(yù)浸材相結(jié)合，而可產(chǎn)生 較佳的結(jié)合力，其中，利用含玻纖的預(yù)浸材作為介電層亦可有效降低 翹曲及尺寸大小變異。本發(fā)明得因前述金屬層及介電層的組合，而提 高由薄化金屬層、導(dǎo)電層及電鍍金屬層所組成的復(fù)合式線路層與介電 層的結(jié)合力，并有效降低電路板的翹曲現(xiàn)象。
上述實(shí)施例僅為例示性說明本發(fā)明的原理及其功效，而非用于限 制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下， 對上述實(shí)施例進(jìn)行修飾與變化。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)以 權(quán)利要求書的范圍為依據(jù)。
權(quán)利要求
1.一種嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，包括承載板，具有至少一貫穿的開口；半導(dǎo)體芯片，容置于該承載板的開口中，該半導(dǎo)體芯片具有主動(dòng)面及非主動(dòng)面，于該主動(dòng)面具有多個(gè)電極墊；介電層，形成于該承載板與半導(dǎo)體芯片表面，且該介電層具有多個(gè)開孔以露出該半導(dǎo)體芯片的電極墊；以及復(fù)合式線路層，形成于該介電層上，該復(fù)合式線路層依序由薄化金屬層、導(dǎo)電層及電鍍金屬層所組成，且于該介電層開孔中形成有導(dǎo)電結(jié)構(gòu)以供該復(fù)合式線路層電性連接至該半導(dǎo)體芯片的電極墊。
2. 根據(jù)權(quán)利要求1所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，復(fù)包括 有一線路增層結(jié)構(gòu)形成該介電層及復(fù)合式線路層表面。
3. 根據(jù)權(quán)利要求2所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，其中， 該線路增層結(jié)構(gòu)為多個(gè)介電層及復(fù)合式線路層所構(gòu)成。
4. 根據(jù)權(quán)利要求3所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，其中， 該線路增層結(jié)構(gòu)中具有導(dǎo)電結(jié)構(gòu)以電性連接至該形成于該復(fù)合式線路 層，且該線路增層結(jié)構(gòu)外表面形成多個(gè)電性連接墊。
5. 根據(jù)權(quán)利要求4所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，復(fù)包括 一防焊層形成于該線路增層結(jié)構(gòu)表面，且該防焊層中形成多個(gè)開孔以 露出該電性連接墊。
6. 根據(jù)權(quán)利要求3所述的嵌埋半導(dǎo)電元件的電路板結(jié)構(gòu)，其中， 該線路增層結(jié)構(gòu)包括至少一介電層、疊置于該介電層上的復(fù)合式線路 層，以及形成于該介電層中的導(dǎo)電結(jié)構(gòu)。
7. 根據(jù)權(quán)利要求2所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，其中，該線路增層結(jié)構(gòu)為多個(gè)介電層及線路層所構(gòu)成，且該線路層是由一電 鍍金屬層及導(dǎo)電層所構(gòu)成。
8. 根據(jù)權(quán)利要求7所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，該線路 增層結(jié)構(gòu)中具有導(dǎo)電結(jié)構(gòu)以電性連接至該形成于該復(fù)合式線路層，且 該線路增層結(jié)構(gòu)外表面形成多個(gè)電性連接墊。
9. 根據(jù)權(quán)利要求8所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，復(fù)包括 一防焊層形成于該線路增層結(jié)構(gòu)上，且該防焊層中形成多個(gè)開孔以露 出該電性連接墊。
10. 根據(jù)權(quán)利要求7所述的嵌埋半導(dǎo)電元件的電路板結(jié)構(gòu)，其中， 該線路增層結(jié)構(gòu)包括至少一介電層、疊置于該介電層上的線路層，以 及形成于該介電層中的導(dǎo)電結(jié)構(gòu)。
11. 根據(jù)權(quán)利要求1所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)，其中， 該介電層為預(yù)浸材。
12. —種嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法，包括 提供一承載板，該承載板形成有至少一貫穿的開口； 于該承載板的開口中容置至少一半導(dǎo)體芯片，該半導(dǎo)體芯片具有主動(dòng)面及與該主動(dòng)面相對應(yīng)的非主動(dòng)面，于該主動(dòng)面具有多個(gè)電極墊； 于該承載板與半導(dǎo)體芯片的主動(dòng)面壓合一背膠元件，該背膠元件是于一介電層上形成有一金屬層；于該背膠元件的金屬層表面進(jìn)行薄化制程而成為一薄化金屬層； 該背膠元件形成有多個(gè)開孔以露出該半導(dǎo)體芯片的電極墊； 于該背膠元件的薄化金屬層表面及開孔中形成有一導(dǎo)電層； 于該導(dǎo)電層表面形成一阻層，且該阻層經(jīng)圖案化制程形成多個(gè)開孔以露出部份的導(dǎo)電層；于該阻層的開孔中的導(dǎo)電層表面形成電鍍金屬層；以及 移除該阻層及其所覆蓋的導(dǎo)電層及薄化金屬層，露出該背膠元件的介電層，從而以形成一由薄化金屬層、導(dǎo)電層及電鍍金屬層所組成 的復(fù)合式線路層，并于該背膠元件介電層開孔中形成導(dǎo)電結(jié)構(gòu)以供該 復(fù)合式線路層電性連接至該半導(dǎo)體芯片的電極墊。
13. 根據(jù)權(quán)利要求12所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 復(fù)包括于該介電層及復(fù)合式線路層表面形成一線路增層結(jié)構(gòu)。
14. 根據(jù)權(quán)利要求12所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 該線路增層結(jié)構(gòu)為多個(gè)背膠元件的介電層及復(fù)合式線路層所構(gòu)成。
15. 根據(jù)權(quán)利要求14所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 其中，該線路增層結(jié)構(gòu)中具有導(dǎo)電結(jié)構(gòu)以電性連接至該形成于該復(fù)合 式線路層，且該線路增層結(jié)構(gòu)外表面形成多個(gè)電性連接墊。
16. 根據(jù)權(quán)利要求15所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 復(fù)包括一防悍層形成于該線路增層結(jié)構(gòu)表面，且該防焊層中形成多個(gè) 開孔以露出該電性連接墊。
17. 根據(jù)權(quán)利要求14所述的嵌埋半導(dǎo)電元件的電路板結(jié)構(gòu)的制法， 其中，該線路增層結(jié)構(gòu)包括至少一介電層、疊置于該介電層上的復(fù)合 式線路層，以及形成于該介電層中的導(dǎo)電結(jié)構(gòu)。
18. 根據(jù)權(quán)利要求13所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 其中，該線路增層結(jié)構(gòu)為多個(gè)介電層及線路層所構(gòu)成，且該線路層是 由一導(dǎo)電層及電鍍金屬層所構(gòu)成。
19. 根據(jù)權(quán)利要求18所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 該線路增層結(jié)構(gòu)中具有導(dǎo)電結(jié)構(gòu)以電性連接至該形成于該復(fù)合式線路 層，且該線路增層結(jié)構(gòu)外表面形成多個(gè)電性連接墊。
20. 根據(jù)權(quán)利要求19所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 復(fù)包括一防焊層形成于該線路增層結(jié)構(gòu)上，且該防焊層中形成多個(gè)開 孔以露出該電性連接墊。
21. 根據(jù)權(quán)利要求18所述的嵌埋半導(dǎo)電元件的電路板結(jié)構(gòu)的制法， 其中，該線路增層結(jié)構(gòu)包括至少一介電層、疊置于該介電層上的線路 層，以及形成于該介電層中的導(dǎo)電結(jié)構(gòu)。
22. 根據(jù)權(quán)利要求12所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 該背膠元件是于一介電層表面壓合金屬層。
23. 根據(jù)權(quán)利要求12所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 該背膠元件是于一介電層表面以一黏著層結(jié)合金屬層。
24. 根據(jù)權(quán)利要求12所述的嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)的制法， 其中，該介電層為預(yù)浸材。
全文摘要
本發(fā)明公開了一種嵌埋半導(dǎo)體芯片的電路板結(jié)構(gòu)及其制法，其結(jié)構(gòu)包括承載板，具有至少一貫穿的開口；半導(dǎo)體芯片，容置于該承載板的開口中，該半導(dǎo)體芯片具有主動(dòng)面及非主動(dòng)面，于該主動(dòng)面具有多個(gè)電極墊；介電層，形成于該承載板與半導(dǎo)體芯片表面，且該介電層具有多個(gè)開孔以露出該半導(dǎo)體芯片的電極墊；以及復(fù)合式線路層，形成于該介電層上，該復(fù)合式線路層依序由薄化金屬層、導(dǎo)電層及電鍍金屬層組成，且于該介電層開孔中形成有導(dǎo)電結(jié)構(gòu)以供該復(fù)合式線路層電性連接至該半導(dǎo)體芯片的電極墊；從而可通過該介電層上形成的復(fù)合式線路層所具有堅(jiān)固與較佳結(jié)合力的特性，以降低制程熱效應(yīng)所產(chǎn)生的翹曲。
文檔編號H05K3/32GK101360393SQ20071013981
公開日2009年2月4日 申請日期2007年8月1日 優(yōu)先權(quán)日2007年8月1日
發(fā)明者許詩濱 申請人:全懋精密科技股份有限公司