技術(shù)總結(jié)
本申請?zhí)峁┝艘环N實(shí)現(xiàn)中央處理器與功能芯片通信的方法和裝置，該方法包括：FPGA接收到中央處理器發(fā)送的命令以太網(wǎng)幀時(shí)，進(jìn)行緩存；當(dāng)緩存一個(gè)完整的命令以太網(wǎng)幀時(shí)，從緩存中讀出該命令以太網(wǎng)幀中的操作命令，并根據(jù)該操作命令在本地總線上產(chǎn)生與功能芯片相對(duì)應(yīng)的信號(hào)和時(shí)序進(jìn)行操作；從本地總線讀出數(shù)據(jù)并存儲(chǔ)；當(dāng)完成所述完整的命令以太網(wǎng)幀中的操作命令時(shí)，根據(jù)預(yù)定義的幀結(jié)構(gòu)，使用存儲(chǔ)的數(shù)據(jù)和操作命令生成回報(bào)執(zhí)行結(jié)果的回報(bào)以太網(wǎng)幀，并發(fā)送給中央處理器。該技術(shù)方案能夠擴(kuò)展中央處理器的管理范圍，降低系統(tǒng)的復(fù)雜性，提高中央處理器的工作速率。

技術(shù)研發(fā)人員：高衛(wèi)東;蓋鵬飛;陳磊
受保護(hù)的技術(shù)使用者：北京格林偉迪科技股份有限公司;北京格林威爾科技發(fā)展有限公司;北京格林偉迪通信技術(shù)有限公司
文檔號(hào)碼：201611174968
技術(shù)研發(fā)日：2016.12.19
技術(shù)公布日：2017.05.31