專利名稱：中央處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是涉及一種包含通過數(shù)據(jù)線與一數(shù)據(jù)存儲器相連接的一個算術(shù)邏輯單元(ALU)的單元集成中央處理器。該中央處理器還包含一個控制單元，它通過控制線與ALU和數(shù)據(jù)存儲器二者相連接，以控制數(shù)據(jù)存儲器和ALU之間所進(jìn)行的數(shù)據(jù)交換以及在ALU中的數(shù)據(jù)處理過程。對于單純的控制任務(wù)，這樣的中央處理器(也稱“微處理器”)例如通常包含適用于某個過程控制任務(wù)的一個固定的程序。如果程序是可變的，例如用于一臺計(jì)算機(jī)中，中央處理器就被稱為“微計(jì)算機(jī)”。
這種處理器或者基于馮-諾曼(Von-Nenmann)結(jié)構(gòu)，這種結(jié)構(gòu)利用公共信號路徑即總線傳輸數(shù)據(jù)或指令，或者基于所謂的哈佛(Harvard)結(jié)構(gòu)，在這種結(jié)構(gòu)中數(shù)據(jù)通道與控制通道是分離的。后一種結(jié)構(gòu)適用于高處理速度至為重要的場合，因?yàn)閿?shù)據(jù)和指令在獨(dú)立的總線上是并行傳輸?shù)?，而不是串行傳輸?shù)摹?br> 這種中央處理器在例如“電子技術(shù)”(“Elektronik”)NO.25，1982.11.5，139至141頁中已有所敘述。
適合作快速信號處理的是32位的高性能微型計(jì)算機(jī)。
本發(fā)明的目的是使這種處理器的速度更快。為了達(dá)到這個目的，提出一種處理器結(jié)構(gòu)，在這種結(jié)構(gòu)中算術(shù)運(yùn)算與進(jìn)行數(shù)據(jù)傳輸?shù)目刂迫蝿?wù)是同時進(jìn)行的。這是在數(shù)據(jù)存儲器和ALU之間加入一個緩沖器而成為可能的。在分支場合，通過將“受延時的分支”與有條件或無條件的空操作指令相結(jié)合甚至在流水線深度很深的情況下，使速度增加的流水線技術(shù)是仍然可用的，并且通常所用的中斷控制由一個程序分段代替，該程序分段只允許在程序段結(jié)尾處進(jìn)行中斷或轉(zhuǎn)移。
本發(fā)明的中央處理器包含一個算術(shù)邏輯單元(ALU)(U)、一個數(shù)據(jù)存儲器(m)以及在二者之間的至少一條雙向數(shù)據(jù)通道，通過至少一組數(shù)據(jù)存儲器控制總線(bm)和至少一組ALU控制總線(iu)分別與數(shù)據(jù)存儲器(m)和ALU(U)相連的一個控制單元(st)。在ALU(u)和數(shù)據(jù)存儲器(m)之間加入一個緩沖器(r)。一條第1雙向數(shù)據(jù)線連接數(shù)據(jù)存儲器(m)和緩沖器(r)，它包括至少兩組單向數(shù)據(jù)總線(d5，d6)，在它們上面數(shù)據(jù)相對傳輸。一條第2雙向數(shù)據(jù)線連接ALU(u)和緩沖器(r)，它包含至少兩組在它們上面數(shù)據(jù)流向ALU(u)的單向數(shù)據(jù)總線(d7、d4)和至少一組在其上數(shù)據(jù)流向緩沖器(r)的單向數(shù)據(jù)總線(d8)。在一個時鐘信號周期內(nèi)，可以與ALU(u)中進(jìn)行數(shù)據(jù)處理的同時，在所說的5組單向數(shù)據(jù)總線(d4、d5、d6、d7和d8)上傳輸數(shù)據(jù)，ALU(u)中的數(shù)據(jù)處理是采用流水線方法實(shí)現(xiàn)的。緩沖器(r)包含由地址選擇的存儲單元(ri)，它們可接通到5組單向數(shù)據(jù)總線(d4、d5、d6、d7和d8)中的任何一組上，并相互獨(dú)立地被讀出或?qū)懭氲??？刂茊卧?st)通過一組緩沖器控制總線(ir)控制緩沖器(r)?？刂茊卧?st)包含一個控制單元存儲器(ro)，該存儲器含有一張可以逐字取出的指令表，其中的指令字是在包含所有數(shù)據(jù)傳輸、控制，以及在相關(guān)的時鐘周期內(nèi)要執(zhí)行的ALU操作指令的同一個時期信號周期內(nèi)取出的?？刂茊卧?st)中的信號處理是以流水線方法進(jìn)行的?？刂茊卧鎯ζ?ro)中的指令表被分成段，無中斷地執(zhí)行各段是可能的。在一段的接尾處，一個調(diào)度部件(sc)能夠?qū)νㄟ^任務(wù)請求端(TR)或一組任務(wù)請求總線(tb)加在其上的信號產(chǎn)生響應(yīng)而發(fā)生一次向任何其它段的開始處的轉(zhuǎn)移。在控制單元(st)中，延遲分支技術(shù)是和條件和無條件跳越指令被共同采用的。
ALU(u)對所加的數(shù)據(jù)至少進(jìn)行下述操作加法，右/左移;以“與”或“異或”的形式的邏輯運(yùn)算以及至少對所加數(shù)據(jù)部分地進(jìn)行“非”運(yùn)算。
ALU(u)至少有一條可用開關(guān)控制的直接數(shù)據(jù)總線從其輸出端連向其輸入端中的一個。
本發(fā)明的中央處理器可用于數(shù)字式電視信號處理、圖像產(chǎn)生和/或數(shù)據(jù)再生裝置中。
緩沖器是處理器的心臟。為明了起見，首先對在純并行處理信號的情況下利用緩沖器，但不利用流水線所進(jìn)行的數(shù)據(jù)傳輸加以說明。假定在一個時鐘周期內(nèi)為ALU進(jìn)行二地址操作以及在數(shù)據(jù)存儲器和緩沖器之間作一次數(shù)據(jù)傳輸，緩沖器必須在一個周期中將數(shù)據(jù)轉(zhuǎn)移過三個存儲單元，亦即，ALU只從一個存儲單元中讀數(shù)，對第二個存儲單元ALU既讀出又寫入，而第三個單元是由數(shù)據(jù)存儲器對其或讀出或?qū)懭?。在這種情況下，在數(shù)據(jù)存儲器與緩沖器之間至少必需一條雙向的第一數(shù)據(jù)總線，并在緩沖器與ALU之間至少必需一條雙向的第二數(shù)據(jù)總線和一條第三數(shù)據(jù)總線，第三數(shù)據(jù)總線是單向的，并將緩沖器連接到ALU，參見

圖1。
在ALU中和在數(shù)據(jù)存儲器及緩沖器中都具有高的處理速度這一點(diǎn)是采用流水線實(shí)現(xiàn)的。然而，在這種情況下，兩條雙向的數(shù)據(jù)總線必須被方向相對的單向數(shù)據(jù)總線取代，因?yàn)樵跇O端情況下，為處理一個基本的操作而進(jìn)行獨(dú)立的數(shù)據(jù)傳輸，每個時鐘周期需要五個存儲單元。例如，ALU輸出求和結(jié)果相對于數(shù)據(jù)輸入的時刻至少移后一個時鐘周期，所以不能簡單地將這個結(jié)果值再送回到與輸入數(shù)據(jù)有關(guān)的因而是與ALU有連接的兩個存儲單元的任何一個中。于是從數(shù)據(jù)存儲器讀出與寫入數(shù)據(jù)存儲器也需兩個存儲單元。緩沖器訪問中的沖突可由決策邏輯或適當(dāng)?shù)木幊逃枰员苊狻?br> 對許多程序的調(diào)查表明，平均地，控制數(shù)據(jù)傳輸與控制ALU所需操作數(shù)量近似相等。因此，所提出的帶有緩沖器并對整個數(shù)據(jù)傳輸和ALU中的數(shù)據(jù)處理同時進(jìn)行控制的結(jié)構(gòu)可使計(jì)算機(jī)的容量作出平衡的另配，從而速度增加系數(shù)高達(dá)2。
因而本發(fā)明提出一種快速的單片集成中央處理器，它可完成大部分控制功能，特別是在數(shù)字式電視信號處理、圖像再現(xiàn)和/或數(shù)據(jù)再生裝置中。
根據(jù)本發(fā)明，在中央處理器中比較不靈活的、受硬件束縛的處理工作由一個可適應(yīng)的、軟件控制的電路原理所取代例如用來處理和產(chǎn)生為對一個陰極射線管或其它的圖像再現(xiàn)裝置進(jìn)行同步而所需的全部信號。除了這個同步功能外，中央處理器通過適當(dāng)?shù)慕涌陔娐肥怪苯赢a(chǎn)生水平偏轉(zhuǎn)電壓成為可能，從而這個系統(tǒng)通過適當(dāng)?shù)某绦蚰芤宰顑?yōu)方式適應(yīng)不同的顯像管或其它再現(xiàn)裝置的各自的特性。新的偏轉(zhuǎn)原理，例如抑制閃爍的正弦偏轉(zhuǎn)，(在這種原理中，在正弦水平掃描和正弦水平回掃過程中都對屏幕作寫操作)，可以很容易地得以實(shí)現(xiàn)。也可以產(chǎn)生對開關(guān)或電源進(jìn)行控制所必需的信號。
中央處理器的輸入信號來自不同的接口電路，這些電路對外部的、可能是仍待數(shù)字化的信號進(jìn)行調(diào)節(jié)。例如，分離同步信號或限制垂直和水平回掃電壓脈沖。可以加在中央處理器中的附加電路完成附加電路完成附加的任務(wù)，例如為數(shù)字信號處理電路產(chǎn)生高頻時鐘系統(tǒng)的數(shù)控振蕩器(DCO)。
適當(dāng)擴(kuò)展的中央處理器的用途包括產(chǎn)生垂直的和水平的同步脈沖，具有可切換的或自適應(yīng)的捕捉和抑止特性的鎖相環(huán)，例如用于水平同步，DCO控制，計(jì)算鋸齒形垂直偏轉(zhuǎn)電壓或電流，計(jì)算水平的和/或垂直的枕形校正，計(jì)算鋸齒形的或其它的水平偏轉(zhuǎn)電壓或電流，包括校正，產(chǎn)生動態(tài)聚集用校正信號，產(chǎn)生各種鍵控脈沖，在晶體管或晶閘管輸出級中產(chǎn)生水平的或垂直的回掃用的驅(qū)動脈沖，測量同步脈沖與水平回掃脈沖之間的相位差，驅(qū)動開關(guān)方式電源用的信號，標(biāo)準(zhǔn)辨識和多標(biāo)準(zhǔn)運(yùn)行，視頻信號箝位，以及圖像高度調(diào)整和成幀調(diào)節(jié)。
大部分信號都可由中央處理器實(shí)時計(jì)算和發(fā)送。對于只須偶爾進(jìn)行計(jì)算的那些信號的情況，在電源接通后或每次方式轉(zhuǎn)換后直接作一次計(jì)算，并將結(jié)果存入一個隨機(jī)存儲器可能是有利的。后者和一個數(shù)模轉(zhuǎn)換器共同作為控制信號源(如果需要模擬控制信號)。利用只讀存儲器也是可能的，但是在這種情況下，靈活性受到了限制。在一個單元中利用幾個中央處理器以實(shí)現(xiàn)附加功能，效率還可提高。
現(xiàn)在結(jié)合附圖詳細(xì)闡述本發(fā)明，其中圖1表示了根據(jù)本發(fā)明結(jié)構(gòu)的簡化的基本原理;
圖2示意地表示了控制單元存儲器中所存指令;
圖3是中央處理器的詳細(xì)框圖。
圖1以簡化的框圖表示了中央處理器。算術(shù)運(yùn)算和數(shù)據(jù)傳輸是并行地進(jìn)行的，即不采用流水線方式，在ALUu與數(shù)據(jù)存儲器m之間加入了緩沖器r，從它的兩側(cè)同時可以寫入和讀出數(shù)據(jù)，即從數(shù)據(jù)存儲器m側(cè)通過第一組雙向數(shù)據(jù)線和從ALUu側(cè)通過第二組雙向數(shù)據(jù)線。這樣，ALUu可以進(jìn)行連續(xù)運(yùn)算，因?yàn)樗妮斎牒洼敵鰯?shù)據(jù)是同時分別地來自和存入緩沖器r的。
第一組雙向數(shù)據(jù)線是由雙向的第一組數(shù)據(jù)總線d1構(gòu)成的。第二組雙向數(shù)據(jù)線是由雙向的第二組數(shù)據(jù)總線d2和單向的第三組數(shù)據(jù)總線d3構(gòu)成的，在d3中數(shù)據(jù)流向ALUu。
由于速度或成本的原因，可能需要用至少兩組方向相對的單向數(shù)據(jù)總線取代一組雙向數(shù)據(jù)總線。
如果采用流水線技術(shù)，用至少兩組方向相對的單向總線取代每一組雙向數(shù)據(jù)總線也是必要的。在此情況中，根據(jù)流水線處理深度，將各個數(shù)據(jù)分成按時序在并行通道中被處理的各個數(shù)據(jù)區(qū)。因此，這些數(shù)據(jù)區(qū)的數(shù)據(jù)是依次地被訪問和存入，它們當(dāng)然需要獨(dú)立的單向數(shù)據(jù)總線，因?yàn)樵陔p向數(shù)據(jù)線上同時地，但是方向相反地傳輸兩組數(shù)據(jù)。
為了進(jìn)一步提高計(jì)算速度，中央處理器最好采用一如在RISC體系結(jié)構(gòu)中所采用的精簡指令組，RISC是英語精簡指令組計(jì)算機(jī)(ReducedInstructionSetComputer)的縮寫，在圖3的實(shí)施例中，這個指令組包含32條指令，而常規(guī)結(jié)構(gòu)的指令組可能包含高達(dá)130條的指令。
如果采用兩個數(shù)據(jù)字，該精簡指令組允許在ALUu中實(shí)現(xiàn)下述功能加法、右/左移位、以及對兩個所用數(shù)據(jù)字作“與”或“異或”運(yùn)算的邏輯功能。由于可以對后者取反，這個指令組可以實(shí)現(xiàn)一個信號處理器所必需的全部邏輯功能。
緩沖器r可以包含一些附加的存儲器單元，它們用于存儲中間結(jié)果或頻繁使用的常數(shù)。在圖3的實(shí)施例中，它們是三個附加的存儲器單元r6、r7、r8，雖然緩沖器r只是與五條單向數(shù)據(jù)總成d4至d8相連。這也提高了計(jì)算速度。
如果ALUu以三地址運(yùn)算代替二地址運(yùn)算，并且如果在一個時鐘周期內(nèi)在數(shù)據(jù)存儲器與緩沖器之間可以作兩次獨(dú)立的數(shù)據(jù)傳輸(因而數(shù)據(jù)存儲器可稱作雙口存儲器)，則計(jì)算速度不將進(jìn)一步提高。這兩個方法將進(jìn)一步增加所需的存儲器單元ri的最小數(shù)量和相關(guān)的數(shù)據(jù)總線的數(shù)量。
數(shù)據(jù)通信與在ALUu中的邏輯運(yùn)算是由控制單元st控制的。
后者(控制單元st-譯者注)通過數(shù)據(jù)存儲器控制總線bm與數(shù)據(jù)存儲器m相連，通過緩沖器控制總線ir與緩沖器r相連，并通過ALU控制總線iu與ALUu相連。數(shù)據(jù)存儲器m包含一個RAM(隨機(jī)存儲器)、一個地址譯碼器以及其它有關(guān)的電路?？刂茊卧猻t包含控制單元存儲器ro、一個ROM(只讀存儲器)，后者含有一張約2000條的分段指令表。
圖2表示了在圖1中的控制單元st的控制單元存儲器ro內(nèi)所存的一個指令字的格式。其第1到第9位規(guī)定了數(shù)據(jù)存儲器m中的數(shù)據(jù)地址ma，而第10至第20位規(guī)定了相關(guān)的ALU運(yùn)算和控制運(yùn)算op。在處理一個指令字時，在數(shù)據(jù)存儲器m與緩沖器r之間的由數(shù)據(jù)地址ma所規(guī)定的數(shù)據(jù)傳輸，和ALU運(yùn)算和控制運(yùn)算op，以及在ALUu和緩沖器r之間的相關(guān)的數(shù)據(jù)傳輸，都在一個時鐘周期內(nèi)同時完成的。
控制單元st中的信號處理是最合適地根據(jù)流水線原理進(jìn)行的。只是當(dāng)從正常的程序順序脫離時，即如果程序包含分支時，才出現(xiàn)問題。如果在圖3的程序環(huán)中，在流水線的N深度處理程序含有一條分支指令，在多路轉(zhuǎn)換器mu后的程序流程將在以后改變N個時鐘周期。因此，通常的作法是將相應(yīng)數(shù)量的空操作指令插入到某個持續(xù)幾個時鐘周期的分支指令中。然而，這就使一個分支或一次轉(zhuǎn)移變成一條多周期指令。這是與只使用單周期指令的目的相矛盾的。因此，在中央處理器中，更好地使用了延遲轉(zhuǎn)移法。在一條轉(zhuǎn)移指令后的仍處于程序順序中的那些指令繼續(xù)執(zhí)行一直到實(shí)際發(fā)生轉(zhuǎn)移為止。在程序表中，轉(zhuǎn)移指令前向移位一定的指令數(shù)，這個數(shù)量便是實(shí)際執(zhí)行轉(zhuǎn)移所延遲的指令數(shù)。然而，結(jié)果是對程序的控制變得很困難。
因此，寧愿使用“跳越技術(shù)”(SKiptechnigue)，這曾被使用在很多早期的計(jì)算機(jī)中。一條條件跳行指令決定下一條指令是否被執(zhí)行。這個技術(shù)用于跳過予定的指令數(shù)。初看起來，跳越指令似乎不是別的，而就是短的前向分支指令，然而，它們與流水線技術(shù)的兼容性很好。將一整套的條件和非條件跳越指令與延遲分支技術(shù)結(jié)合使用，可以更好地實(shí)現(xiàn)程序控制。
按照本發(fā)明的中央處理器的另一個特點(diǎn)是，不同于類似的電路，它不含中斷控制，盡管如此，它能夠相當(dāng)快地響應(yīng)外部程序請求。在常規(guī)的中斷控制中，一條中斷指令的直接結(jié)果是必須對處理器的內(nèi)部狀態(tài)加以保護(hù)或存儲。在緩沖器r的情況中，這或者將增加附加時間，因?yàn)楸仨殞λ写鎯卧猺1……r8中的數(shù)據(jù)讀取和存儲，或者需要附加電路，因?yàn)楸仨殞χ袛鄶?shù)據(jù)提供附加的存儲單元。
在本發(fā)明中，在控制單元存儲器r0中的程序被很好地分成段以實(shí)現(xiàn)類似的中斷功能。當(dāng)執(zhí)行某一段時，不可能產(chǎn)生中斷。在一段的結(jié)尾處，可以跳到另一段的開始處。應(yīng)該跳向哪一段是由調(diào)度部件SC(轉(zhuǎn)移地址產(chǎn)生器)確定的，參看圖3。根據(jù)存儲在數(shù)據(jù)存儲器m中的包含16個段的起始地址的轉(zhuǎn)移地址表中的轉(zhuǎn)移地址，這個轉(zhuǎn)移是可能的。
轉(zhuǎn)移地址可以由調(diào)度部件SC經(jīng)由通過任務(wù)請求端，TR作為各種任務(wù)請求從外部進(jìn)入調(diào)度部件SC的專門指令或者從內(nèi)部經(jīng)由存儲在控制單元存儲器ro中的一條程序指令進(jìn)行訪問通過譬如說是16個任務(wù)請求端TR中的一個，中央處理器可以被告知，下面將被執(zhí)行的是16個可能程序中的哪一個，任務(wù)請求指令也包括檢驗(yàn)或其它的專用倒行程序，通過這些倒行程序例如否則從外部是不能被訪問的存儲器的內(nèi)容變?yōu)榭稍L問的了。段的最大長度由最長的外部響應(yīng)時間決定。
圖3是中央處理器的一個詳細(xì)的示例。數(shù)據(jù)或控制總線所運(yùn)載的位數(shù)由總線上所打斜線旁的數(shù)字表示。輸出數(shù)據(jù)的字長，從而還有數(shù)據(jù)存儲器m和緩沖器r中的字長是12位?？蓮耐獠客ㄟ^輸入/輸出接口I/O和任務(wù)請求端TR訪問中央處理器。與圖1相同，畫出了數(shù)據(jù)存儲器m、緩沖器r、ALUu以及相關(guān)的數(shù)據(jù)總線d1、d2、d3?？刂茊卧猻t分成為子電路。
中央處理器的時鐘頻率為40MHZ;為了以1/2的時鐘頻率讀控制單元存儲器ro，同時讀兩個相鄰的指令字，后面的多路器mu根據(jù)它們?yōu)橹噶羁偩€ib產(chǎn)生兩個相繼的20位的指令字，參看圖2。這組總線的一部分，即9條線表示緩沖器控制總線ir，它直接控制緩沖器r的地址譯碼器。
數(shù)據(jù)存儲器m是通過它的地址譯碼器而被控制的，它是由控制存儲器控制總線bm控制的。數(shù)據(jù)存儲器控制總線bm的10條線是第1電子開關(guān)S1的輸出線，它的第1和第2總線輸入口是分別與加法器ad的和調(diào)度部件sc的10位輸出端相連的。
加法器ad的一個輸入端與地址選擇器ap的10位的總線輸出端相連，而另一個輸入端是由指令總線ib中的4位提供的。地址選擇器ap的輸入信號是指令總線ib的10位或是第4數(shù)據(jù)總線d4的10位，第4數(shù)據(jù)總線是圖1中第2或第3數(shù)據(jù)總線d2、d3的一個總成部分。
圖3中，用兩組方向相對的單向數(shù)據(jù)總線，即第5數(shù)據(jù)總線d5和第6數(shù)據(jù)總線d6，取代了圖1中的雙向的第1數(shù)據(jù)總線d1，其中輸入給數(shù)據(jù)存儲器m的第6數(shù)據(jù)總線包含第2電子開關(guān)S2，這樣，來自指令總線ib的12位可以取代來自緩沖器r的12位寫入數(shù)據(jù)存儲器m。
ALUu的兩組數(shù)據(jù)輸入端通過第4數(shù)據(jù)總線d4和第7數(shù)據(jù)總線d7與緩沖器r相連，而第4數(shù)據(jù)總線是通過輸入/輸出接口I/O與外部設(shè)備相連的。ALUu的輸出端通過第8數(shù)據(jù)總線d8既與輸入/輸出接口I/O又與緩沖器r的一個數(shù)據(jù)輸入端相連。
通過輸入/輸出接口I/O和第8數(shù)據(jù)總線d8，數(shù)據(jù)可從外部進(jìn)入緩沖器r，而無來自ALUu的干擾，而數(shù)據(jù)從緩沖器r傳送到某個外部裝置是通過第4數(shù)據(jù)總線d4的。相關(guān)的地址是通過輸入/輸出接口I/O的一個附加端向外輸出的，即指令總線ib的12位，它們是通過輸入/輸出控制電路ct輸出的。
ALUu還包含可在內(nèi)部切換的數(shù)據(jù)通道，它們允許ALUu的輸出數(shù)據(jù)直接反饋給它的輸入端中的一個，例如在連續(xù)累加過程中。這就避免了否則便是必要的通過緩沖器r的間接路徑，因而也就避免了采用流水線時在緩沖器-ALU處理通道中所引起的延遲作用。
與輸入/輸出接口I/O相連的第4數(shù)據(jù)總線d4也與跳越計(jì)算器sk的輸入端以及程序程序計(jì)算器pc的輸入端相連。這兩個計(jì)數(shù)器中的每一個都具有與之相連的附加輸入總線，指令總線ib的一部分是各通過一個延遲均衡器dt經(jīng)由這些總線與它們相連的。
程序計(jì)數(shù)器pc的輸出端向控制單元存儲器ro的地址譯碼器輸入信號，而跳越計(jì)數(shù)器的輸出端則是與指令譯碼器id的一個第1輸入端相連的，id有一個與指令總線ib相連的第二輸入端。指令譯碼器id產(chǎn)生M個控制信號ic，例如完成一次加法的與電路關(guān)聯(lián)的ALU指令。然后這些控制信號通過M條獨(dú)立的控制線被發(fā)送給ALU的各個控制子電路，例如門級電路。這M個控制信號ic也控制其它的子電路，例如第1電子開關(guān)S1。
指令譯碼器還產(chǎn)生通過16位任務(wù)請求總線tp加到調(diào)度部件SC上的任務(wù)請求信號。這樣，通過程序所需的程序段也是可以選擇的。由于指令譯碼器id是通過一個第3輸入端與ALUu相連的，也就可以由ALU的操作控制所需的程序段。指令總線ib通過一個延遲均衡器dt將其4位加于調(diào)度部件的另一輸入端上。這就提供了產(chǎn)生特別有利的程序的多種可能性。
為檢驗(yàn)?zāi)康?，可以從外部通過一個第1檢驗(yàn)端t1增量式地改變程序計(jì)數(shù)器。由平行一串行轉(zhuǎn)換器CU轉(zhuǎn)變?yōu)榇袛?shù)據(jù)的指令總線ib的內(nèi)容，可從一個第2檢驗(yàn)端t2處獲得。然而為此目的，中央處理器的時鐘頻率必須大為下降，例如下降系數(shù)為20。
權(quán)利要求
1.中央處理器，它包括--一個算術(shù)邏輯單元(ALU)(u)，--一個數(shù)據(jù)存儲器(m)，--在數(shù)據(jù)存儲器(m)和ALU(u)之間的至少一條雙向數(shù)據(jù)通道，以及--通過至少一組數(shù)據(jù)存儲器控制總線(bm)和至少一組ALU控制總線(iu)分別與數(shù)據(jù)存儲器(m)和ALU(u)相連的一個控制單元(st)，其特征為--在ALU(u)和數(shù)據(jù)存儲器(m)之間加入一個緩沖器(r)；--一條第1雙向數(shù)據(jù)線連接數(shù)據(jù)存儲器(m)和緩沖器(r)，它包括至少兩組單向數(shù)據(jù)總線(d5，d6)，在它們上面數(shù)據(jù)相對傳輸；--一條第2雙向數(shù)據(jù)線連接ALU(u)和緩沖器(r)，它包含至少兩組在它們上面數(shù)據(jù)流向ALU(u)的單向數(shù)據(jù)總線(d7、d4)，和至少一組在其上數(shù)據(jù)流向緩沖器(r)的單向數(shù)據(jù)總線(d8)；--在一個時鐘信號周期內(nèi)，可以與ALU(u)中進(jìn)行數(shù)據(jù)處理的同時，在所說的5組單向數(shù)據(jù)總線(d4、d5、d6、d7、d8)上傳輸數(shù)據(jù)，ALU(u)中的數(shù)據(jù)處理是采用流水線方法實(shí)現(xiàn)的；--緩沖器(r)包含由地址選擇的存儲單元(ri)，它們可接通到五組單向數(shù)據(jù)總線(d4、d5、d6、d7、d8)中的任何一組上，并相互獨(dú)立地被讀出或?qū)懭氲模?-控制單元(st)通過一組緩沖器控制總線(ir)控制緩沖器(r)；--控制單元(st)包含一個控制單元存儲器(ro)，該存儲器含有一張可以逐字取出的指令表，其中的指令字是在包含所有數(shù)據(jù)傳輸，控制，以及在相關(guān)的時鐘周期內(nèi)要執(zhí)行的ALU操作指令的同一個時鐘信號周期內(nèi)取出的。--控制單元(st)中的信號處理是以流水線方法進(jìn)行的；--控制單元存儲器(ro)中的指令表被分成段，無中斷地執(zhí)行各段是可能的；--在一段的接尾處，一個調(diào)度部件(sc)能夠?qū)νㄟ^任務(wù)請求端(TR)或一組任務(wù)請求總線(tb)加在其上的信號產(chǎn)生響應(yīng)而發(fā)出一次向任何其它段的開始處的轉(zhuǎn)移，以及--在控制單元(st)中，延遲分支技術(shù)是和條件或無條件跳越指令被共同采用的。
2.權(quán)利要求1中所述的一個中央處理器，其特征為ALU(u)對所加的數(shù)據(jù)至少進(jìn)行下述操作-加法，右/左移，-以“與”或“異或”的形式的邏輯運(yùn)算，以及-至少對所加數(shù)據(jù)部分地進(jìn)行“非”運(yùn)算。
3.權(quán)利要求1和2中所述的一個中央處理器，其特征為ALU(u)至少有一條可用開關(guān)控制的直接數(shù)據(jù)總線從其輸出端連向其輸入端中的一個。
4.在數(shù)字式電視信號處理、圖像產(chǎn)生和/或數(shù)據(jù)再生裝置中采用權(quán)利要求1至3中任何一條中所述的中央處理器。
全文摘要
在內(nèi)部大量并行而同時進(jìn)行數(shù)據(jù)傳輸與處理的數(shù)字信號處理用中央處理器，在它的數(shù)據(jù)存儲器(m)和算術(shù)邏輯單元ALU(u)之間的利用至少3組數(shù)據(jù)總線的數(shù)據(jù)線中加入一個緩沖器(r)，使得在一個時鐘周期內(nèi)，(r)完成為ALU(u)進(jìn)行一次二地址運(yùn)算所必須的數(shù)據(jù)傳輸，同時完成(m)與(r)間的數(shù)據(jù)傳輸。數(shù)據(jù)傳輸與處理由控制單元(st)控制，在其內(nèi)分段存入一個固定程序，且采用流水線方法保證高處理速度。
文檔編號G09G5/00GK1030835SQ88103258
公開日1989年2月1日 申請日期1988年6月1日 優(yōu)先權(quán)日1987年6月2日
發(fā)明者索恩克·梅爾格瑞特, 馬丁·溫頓爾 申請人:德國Itt工業(yè)股份公司