專利名稱：通信設(shè)備微處理器代碼在線并行加載方法
所屬領(lǐng)域本發(fā)明涉及微處理器代碼在線加載方法，如可編程邏輯器件(PLD)和數(shù)字信號處理(DSP)等微處理器，尤其涉及通信設(shè)備上微處理器代碼在線加載方法。
歐洲專利EP0306855“Arrangement for loading the parameters into activemodules in a computer system”公布了解決多模塊計算機系統(tǒng)在運行過程中各模塊不能高效地獲取系統(tǒng)實時運行狀態(tài)信息問題的方法。傳統(tǒng)的方法是各模塊的輸入端口直接并行連接，通過既有的數(shù)據(jù)線和地址線讀取數(shù)據(jù)，因此各模塊只能在有限的連接和規(guī)定的時間內(nèi)讀取信息，并且需要特定的解碼器將并行編碼數(shù)據(jù)解碼。該專利提供一種插卡插入計算機系統(tǒng)中解決上述問題。需額外增加硬件成本。本發(fā)明則在不需要額外增加硬件成本的情況下，只通過內(nèi)存映射便實現(xiàn)代碼的并行加載。同時本發(fā)明所指的“并行”是指對多塊目標(biāo)板同時加載，而非通過并行口加載。
本發(fā)明提供一種在通信設(shè)備上實現(xiàn)并行可編程邏輯器件、套片或DSP等微處理器代碼的方法，其方案如下通信設(shè)備一般包括用戶接口業(yè)務(wù)板、背板、主控板。其中，主控板包括交換核心模塊、主控中央處理器模塊、上行接口模塊；背板完成主控板與用戶接口業(yè)務(wù)板的連接；用戶接口業(yè)務(wù)板包括用戶線路數(shù)據(jù)調(diào)制解調(diào)模塊和二層協(xié)議適配模塊?？删幊踢壿嬈骷?、網(wǎng)絡(luò)套片和DSP等微處理器位于用戶接口業(yè)務(wù)板上。
將微處理器代碼文件一起保持在主控板的ROM中，通過地址譯碼的方式將所有業(yè)務(wù)板的同一種微處理器代碼的代碼加載控制寄存器映射到主控CPU的同一段尋址空間內(nèi)(稱為公用代碼加載控制器)，同時主控CPU在尋址空間內(nèi)單獨為各業(yè)務(wù)板的微處理器代碼加載控制寄存器保留一段地址映射。當(dāng)主控CPU操作公用代碼加載控制器寫入數(shù)據(jù)時，各業(yè)務(wù)板的同一種微處理器同時接收數(shù)據(jù)加載到其RAM中，實現(xiàn)并行加載，這樣設(shè)備所有業(yè)務(wù)板的代碼加載時間相當(dāng)于一塊業(yè)務(wù)板的加載時間，大大減少了系統(tǒng)的啟動時間。
在加載過程中主控CPU可以查詢各業(yè)務(wù)板相應(yīng)的代碼加載控制寄存器檢測代碼加載狀況，若發(fā)現(xiàn)有業(yè)務(wù)板加載失敗或其它原因(如在系統(tǒng)運行中業(yè)務(wù)板復(fù)位或熱插入)需要對某一業(yè)務(wù)板單獨加載代碼時，主控CPU操作該業(yè)務(wù)板獨立的代碼控制寄存器，實現(xiàn)對該業(yè)務(wù)板單獨加載。同時靈活地實現(xiàn)了并行加載所有業(yè)務(wù)板代碼和單獨加載選定的業(yè)務(wù)板代碼。
本發(fā)明的有益效果本發(fā)明可以在不增加硬件成本的情況下大大減少系統(tǒng)啟動時加載代碼花費的時間，增加系統(tǒng)啟動速度，使通信設(shè)備在升級或重啟后能夠快速恢復(fù)用戶業(yè)務(wù)。
本發(fā)明包含系統(tǒng)、硬件、軟件三個部分

圖1是本發(fā)明的通信設(shè)備的系統(tǒng)結(jié)構(gòu)圖。A是主控板，B是業(yè)務(wù)板1，C是業(yè)務(wù)板n，D是CPU，E是FLASH，F(xiàn)是核心交換芯片，G是同步動態(tài)隨機存儲器SDRAM(Synchronous DynamicRAM)，F(xiàn)是復(fù)雜可編程邏輯器件CPLD(Complex Programable Logic Device)，I是背板高速總線，J是套片，K是FPGA，L是SRAM，(1)(2)(3)(4)表示數(shù)據(jù)通道，其他線條表示控制通道。圖1中主控板與各業(yè)務(wù)板之間通過背板高速總線連接，由CPLD對背板總線進行地址譯碼。FGPA代碼和套片代碼保存在主控板的FLASH中，系統(tǒng)上電后主控CPU從FLASH中取出代碼通過背板總線分別加載到FPGA和套片的SRAM中。
圖2是FPGA和代碼加載控制信號和寄存器與CPU尋址空間映射示意圖。A是CPU尋址空間(D、E、F、G、H和J分別是一段尋址空間)，B是業(yè)務(wù)板1，C是業(yè)務(wù)板n，J是FPGA加載控制信號(其中(1)是數(shù)據(jù)輸入信號DIN，(2)是時鐘信號CCLK，(3)是編碼信號PROG，(4)是加載完成信號DONE)，K是套片加載控制寄存器區(qū)。圖2中將所有業(yè)務(wù)板的FPGA代碼加載控制信號統(tǒng)一映射到CPU的D尋址空間，將所有業(yè)務(wù)板的套片代碼加載控制寄存器統(tǒng)一映射到CPU的E尋址空間；F和G分別映射業(yè)務(wù)板1的FPGA和套片代碼加載控制寄存器，H和J分別映射業(yè)務(wù)板n的FPGA和套片代碼加載控制寄存器。
圖3和圖4以FPGA代碼加載為例分別說明所有業(yè)務(wù)板并行加載和單塊業(yè)務(wù)板(業(yè)務(wù)板1)單獨加載流程。套片代碼的加載與之相類似，只是具體的寄存器設(shè)置有所不同。
權(quán)利要求
1.一種通信設(shè)備微處理器代碼在線并行加載方法，微處理器的代碼存儲在只讀存儲器ROM中，系統(tǒng)上電后則從只讀存儲器中加載到隨機存儲器RAM中快速運行，其特征在于將微處理器代碼文件保持在主控板的ROM中；通過地址譯碼方式將所有業(yè)務(wù)板的同一種微處理器的代碼加載控制寄存器映射到主控中央處理器CPU的同一段尋址空間內(nèi)，同時主控CPU在尋址空間內(nèi)獨為各業(yè)務(wù)板的微處理器加載控制寄存器保留一段地址映射；當(dāng)主控CPU操作公用代碼加載控制器寫入數(shù)據(jù)時，各業(yè)務(wù)板同時接收數(shù)據(jù)加載到RAM中，實現(xiàn)并行加載。
2.根據(jù)權(quán)利要求1所述的通信設(shè)備微處理器代碼在線并行加載方法，其特征在于在加載過程中主控CPU查詢各業(yè)務(wù)板相應(yīng)的代碼加載控制寄存器檢測代碼加載狀態(tài)，若發(fā)現(xiàn)有業(yè)務(wù)板加載失敗或其它原因需要對某一業(yè)務(wù)板單獨加載代碼時，主控CPU操作該業(yè)務(wù)板獨立的代碼控制寄存器，對該業(yè)務(wù)板單獨加載。
3.根據(jù)權(quán)利要求2所述的通信設(shè)備微處理器代碼在線并行加載方法，其特征在于其它原因包括系統(tǒng)運行過程中業(yè)務(wù)板復(fù)位或熱插入。
全文摘要
本發(fā)明涉及一種通信設(shè)備微處理器代碼在線并行加載的方法。該方法將微處理器代碼文件保持在主控板的只讀存儲器中；通過地址譯碼方式將所有業(yè)務(wù)板同一類型微處理器的代碼加載控制寄存器映射到主控中央處理器的同一段尋址空間內(nèi)，同時主控中央處理器在尋址空間單獨為各業(yè)務(wù)板的微處理器加載控制寄存器保留一段地址映射；當(dāng)主控中央處理器操作公用代碼加載控制器寫入數(shù)據(jù)時，各業(yè)務(wù)板同時接收數(shù)據(jù)加載到隨機存儲器中，實現(xiàn)并行加載。本發(fā)明可以在不增加硬件成本的情況下大大減少系統(tǒng)啟動時加載微處理器代碼花費的時間。
文檔編號H04M3/00GK1440157SQ0312141
公開日2003年9月3日 申請日期2003年3月28日 優(yōu)先權(quán)日2003年3月28日
發(fā)明者鐘奎, 李希昆, 周志偉 申請人:北京港灣網(wǎng)絡(luò)有限公司