專利名稱：具有自適應(yīng)均衡能力的高速收發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速收發(fā)器技術(shù)領(lǐng)域，尤其是與利用改進式數(shù)字控制自適應(yīng)均衡來執(zhí) 行高速流量接收和傳輸?shù)木W(wǎng)絡(luò)設(shè)備相關(guān)，且以可調(diào)均衡水平自動減少傳輸線損耗并符合動 態(tài)改變信號接收/傳輸要求的高速收發(fā)器。
背景技術(shù)：
目前，高速收發(fā)器(SERDES)作為一種信號轉(zhuǎn)換設(shè)備，其運用范圍覆蓋通訊、計算 機、工業(yè)和儲存等多個領(lǐng)域，且通常被運用在芯片與芯片/模塊之間或者在背板/電纜上傳 輸大量數(shù)據(jù)的系統(tǒng)中。進一步，在數(shù)據(jù)通信或交換結(jié)構(gòu)應(yīng)用上，高速收發(fā)器配置和系統(tǒng)操作是決定體系 結(jié)構(gòu)的核心環(huán)節(jié)，不過，由于高速收發(fā)器的常規(guī)系統(tǒng)配置仍面臨一些技術(shù)上的局限，即，由 長距離信號傳輸容易引起的信號損耗，該損耗必然會導(dǎo)致碼間干擾(ISI)。因此，為了減少系統(tǒng)復(fù)雜性、簡化系統(tǒng)設(shè)計，避免碼間干擾，具體應(yīng)用時，通常使用 特定應(yīng)用集成電路(ASIC)將高速收發(fā)器設(shè)計為集成電路，并當(dāng)作ASIC芯片中的一個嵌入 式高速收發(fā)器進行工作，其中，包括一個嵌入的時鐘和數(shù)據(jù)恢復(fù)(CDR)電路，該電路作為高 速收發(fā)器接收端的一個關(guān)鍵電路，用以跟蹤進來數(shù)據(jù)流的相位并生成與輸出數(shù)據(jù)同步的恢 復(fù)字節(jié)時鐘(RBC)信號。此外，當(dāng)該嵌入的高速收發(fā)器ASIC芯片用于背板或交換卡時，高速信號傳輸距離 或傳輸線的長度通常會大于30英寸，參見圖1所示，由于信號分辨率差，高速收發(fā)器接收端 的抖動容限退化，信號容易發(fā)生丟失，故經(jīng)過長距離傳輸后，高速信號的眼圖(表征順序相 鄰信號波形質(zhì)量的一種方式)幾乎閉合。而當(dāng)高速信號在一條長的PCB線路上進行傳輸時，該高速信號則將會因PCB線路 的電氣屬性而發(fā)生退化，其中，且該信號頻率越高、PCB線路越長，則其退化程度會越高。該 退化問題的產(chǎn)生究其原因是由PCB線路的帶寬限制引起的。當(dāng)數(shù)據(jù)速率高于線路帶寬時， 就會發(fā)生信號退化，參見圖2所示(頻率相關(guān)損耗曲線)，由于頻率相關(guān)損耗主要由“集膚 效應(yīng)”引起，故隨著數(shù)據(jù)速率的提高，電流往往在導(dǎo)線表面流動，數(shù)據(jù)速率越高，電流路徑越 窄，因此，導(dǎo)線電阻也越高。在上述“集膚效應(yīng)”中，集膚深度與信號頻率的平方根成反比，導(dǎo)線的有效串聯(lián)電 阻與頻率的平方根成正比，且在低頻率時接近直流電阻。下列公式描述了這一現(xiàn)象^iL =exp -丄
^in skin. V _公式中的fs = (2Z0/Rsl)2，其中Rs是一個參數(shù)，表示導(dǎo)線尺寸和導(dǎo)體材料，1是 線路的長度，ZO是PCB線路的特征阻抗。出于上述原因，為了恢復(fù)數(shù)據(jù)和時鐘、實現(xiàn)更高的抖動容限，因此，除了在發(fā)射器 中集成電路以消除碼間干擾外，且在接收器中也需要提供均衡器電路，以補償傳輸線上的信號 損耗。由于上述均衡器電路是應(yīng)用在接收器的一個功能，且用以抵消長傳輸線中的數(shù)據(jù) 退化，故該接收器內(nèi)部的均衡器必須具有高通濾波器的特性，而由于該濾波器的傳遞函數(shù) 的設(shè)計與PCB線路的傳遞函數(shù)的設(shè)計正好相反，因此均衡器勢必會抵消頻率相關(guān)的損耗。但是，由于PCB線路的傳遞函數(shù)與布線的幾何尺寸(如長度、寬度和介電材料等) 相關(guān)，即會隨工藝、電壓和溫度的變化而變化，因此，必須對均衡器電路進行調(diào)整，以補償那 些變化，實際設(shè)計時還必須將均衡器電路的傳遞函數(shù)調(diào)整為與線路的傳遞函數(shù)相匹配。針對上述，目前自適應(yīng)均衡器通常采用模擬的方式實現(xiàn)，見圖3所示，其為現(xiàn)有技 術(shù)中接收器的模擬控制自適應(yīng)均衡器電路。在電路中，輸入信號通過均衡器且被均衡器分 成兩路進行發(fā)送，一路通過第一帶通濾波器被發(fā)送出去，而另一路則被發(fā)送到定量反饋模 塊進行補償，即，在該定量反饋模塊中，輸入信號在低頻率所產(chǎn)生的基線漂移將得到補償； 又，進一步所述定量反饋模塊的輸出信號通過第二帶通濾波器被發(fā)送出去。其中，所述輸入信號以及定量反饋模塊的輸出信號中特定頻率的振幅在分別在所 述第一帶通濾波器、第二帶通濾波器中進行比較，并進一步被送至運算放大器中，且用于調(diào) 整放大器的增益。綜上所述，模擬自適應(yīng)均衡的方式雖然可以會抵消頻率相關(guān)的損耗，但仍然存在 以下幾個明顯的缺陷1)自適應(yīng)均衡電路設(shè)計要求有精確的模擬電路和設(shè)備匹配，該要求難以滿足高速 收發(fā)器的深亞微米集成電路設(shè)計技術(shù)；2)初始調(diào)整完成后，傳遞函數(shù)曲線很少需要重新調(diào)整，無法實現(xiàn)調(diào)整其與線路的 傳遞函數(shù)匹配；3)由于模擬自適應(yīng)均衡電路連接到信號路徑，增加了高速數(shù)據(jù)傳輸線的負載，應(yīng) 用中，如果想保持相同的性能，則需要有更高的功率，模擬自適應(yīng)環(huán)路一直都在消耗功率；4)控制算法難以根據(jù)不同的應(yīng)用環(huán)境進行改變。

發(fā)明內(nèi)容
基于現(xiàn)有模擬自適應(yīng)均衡器電路存在的缺陷，本發(fā)明的主要目的在于提供一種新 型的，且可補充傳輸線損耗并進一步可提高高速收發(fā)器抖動容限的具有自適應(yīng)均衡能力的 高速收發(fā)器。為了實現(xiàn)上述目的，本發(fā)明采用了下述技術(shù)方案所述具有自適應(yīng)均衡能力的高速收發(fā)器包括發(fā)射器和接收器，其中，所述接收器 包括均衡器、時鐘和數(shù)據(jù)恢復(fù)電路、8B/10B解碼器、8B/10B錯誤計數(shù)器以及自適應(yīng)控制邏 輯模塊；所述均衡器接收PCB線路上傳輸?shù)男盘柌⑸删庑盘柊l(fā)送給時鐘和數(shù)據(jù)恢復(fù)電 路；所述時鐘和數(shù)據(jù)恢復(fù)電路接收均衡器發(fā)送的信號且檢測鎖定信號以及對接收的信號進 行采樣和相位調(diào)整，并將鎖定信號發(fā)送至自適應(yīng)控制邏輯模塊以及將采樣和相位調(diào)整后的 信號輸入到8B/10B解碼器中；所述8B/10B解碼器接收該經(jīng)采樣和相位調(diào)整后的信號且進 行邏輯運算以及錯誤檢測，并根據(jù)檢測到的錯誤生成錯誤標(biāo)記；所述8B/10B錯誤計數(shù)器接 收8B/10B解碼器發(fā)送的錯誤標(biāo)記且計算累計出錯率，并將出錯率傳送給自適應(yīng)控制邏輯 模塊；所述自適應(yīng)控制邏輯模塊接收8B/10B錯誤計數(shù)器發(fā)送的出錯率以及時鐘和數(shù)據(jù)恢復(fù)電路發(fā)送的鎖定信號，且將該出錯率和鎖定信號進行合并生成控制均衡器增益的增益控 制信號。進一步，所述均衡器為模擬均衡器。所述均衡器包括一用以調(diào)整均衡器操作的邏輯控制單元。所述8B/10B解碼器包括一用以檢測錯誤數(shù)據(jù)的錯誤邏輯單元。本發(fā)明所述具有自適應(yīng)均衡能力的高速收發(fā)器具有以下優(yōu)點1)通過提供一個新的系統(tǒng)高速收發(fā)器配置，即在接收器中增設(shè)一均衡器來補償信 號傳輸中傳輸線損耗，大大提高了高速收發(fā)器的抖動容限，結(jié)構(gòu)簡單，實用性強；2)通過提供對錯誤信號的檢測，且利用錯誤出錯率來調(diào)整輸入到均衡器的增益的 方式，適 當(dāng)?shù)匮a償了均衡器，降低了信號傳輸?shù)某鲥e率，從而達到最優(yōu)均衡。


圖1為現(xiàn)有技術(shù)中信號在PCB線路上傳輸40英寸后的眼圖；圖2為現(xiàn)有技術(shù)中信號在PCB線路上傳輸40英寸的頻率相關(guān)損耗示意圖；圖3為現(xiàn)有技術(shù)中接收器的模擬控制自適應(yīng)均衡器電路的功能框圖；圖4為本發(fā)明所述具有自適應(yīng)均衡能力高速收發(fā)器中接收器的自適應(yīng)均衡器電 路的功能框圖。
具體實施例方式下面結(jié)合附圖以及具體實施方式
來對本發(fā)明所述具有自適應(yīng)均衡能力的高速收 發(fā)器作進一步的詳細說明。參照圖4所示，在本發(fā)明所述具有自適應(yīng)均衡能力的高速收發(fā)器中，所述接收器 包括均衡器110、時鐘和數(shù)據(jù)恢復(fù)電路120、8B/10B解碼器130、8B/10B錯誤計數(shù)器140以及 自適應(yīng)控制邏輯模塊150。所述均衡器110用以接收PCB線路上傳輸?shù)男盘?，且根?jù)該信號生成一均衡信號 并輸出至?xí)r鐘和數(shù)據(jù)恢復(fù)電路120。進一步，實際應(yīng)用時，該所述均衡器110可以為模擬均衡器，且在該均衡器110中 還包括一用以調(diào)整均衡器110操作的邏輯控制單元(圖中未示)。所述時鐘和數(shù)據(jù)恢復(fù)電路120接收均衡器110發(fā)送的信號且檢測鎖定信號以及對 接收的信號進行采樣和相位調(diào)整，并將鎖定信號發(fā)送至自適應(yīng)控制邏輯模塊150以及將采 樣和相位調(diào)整后的信號輸入到8B/10B解碼器130中；其中，當(dāng)檢測到鎖定信號時則發(fā)送至 所述自適應(yīng)控制邏輯模塊150，且啟動所述8B/10B解碼器130、8B/10B錯誤計數(shù)器140以及 自適應(yīng)控制邏輯模塊150，即通過將高速收發(fā)器時鐘與高速收發(fā)器接收的數(shù)據(jù)對齊，來啟動 自適應(yīng)控制邏輯以及出錯率檢測。所述8B/10B解碼器130接收所述時鐘和數(shù)據(jù)恢復(fù)電路120經(jīng)采樣和相位調(diào)整后 的信號后，且對其進行邏輯運算，又，當(dāng)所述時鐘和數(shù)據(jù)恢復(fù)電路120的鎖定信號被鎖定到 進來的數(shù)據(jù)位，則會檢測進來的數(shù)據(jù)位，判斷是否存在錯誤，如果發(fā)現(xiàn)任何接收的數(shù)據(jù)帶有 一個編碼錯誤或者一個運行時間不一致錯誤，則會生成錯誤標(biāo)記并發(fā)送給8B/10B錯誤計 數(shù)器進行錯誤累積計數(shù)。
所述8B/10B錯誤計數(shù)器140接收8B/10B解碼器130發(fā)送的錯誤標(biāo)記且計算累計 出錯率，并將出錯率傳送給自適應(yīng)控制邏輯模塊150。所述自適應(yīng)控制邏輯模塊150接收8B/10B錯誤計數(shù)器140發(fā)送的出錯率以及時 鐘和數(shù)據(jù)恢復(fù)電路120發(fā)送的鎖定信號，且將該出錯率和鎖定信號進行合并生成控制均衡 器增益的增益控制信號；其中，當(dāng)時鐘和恢復(fù)電路120檢測到一個數(shù)據(jù)的鎖定信號并將其 發(fā)送到自適應(yīng)控制邏輯模塊150時，該自適應(yīng)控制邏輯模塊150即開始調(diào)整均衡器110的 增益，執(zhí)行信號增益，且實際應(yīng)用時，在該自適應(yīng)控制邏輯模塊150中設(shè)定有出錯率閾值， 當(dāng)出錯率低于該設(shè)定的閾值，則自適應(yīng)控制邏輯模塊150對均衡器的增益的調(diào)制將一直進 行，否則，則反之。在本發(fā)明具體應(yīng)用中，自適應(yīng)控制邏輯模塊150主要執(zhí)行以下功能A、收集錯誤信息；B、在時序窗口計算出錯率；C、保存一組增益控制參數(shù)；D、將控制參數(shù)發(fā)送給均衡器。此外，在本發(fā)明中，所述8B/10B解碼器130還配有一個錯誤邏輯單元(圖中未 示)，其用來檢測錯誤數(shù)據(jù)，以使得通過減少數(shù)據(jù)傳輸損耗來提高數(shù)據(jù)接收性能，每當(dāng)其檢 測到一個錯誤數(shù)據(jù)后，則會生成一錯誤標(biāo)記并發(fā)送給8B/10B錯誤計數(shù)器去對出錯率進行 計數(shù)。所述8B/10B錯誤計數(shù)器140和自適應(yīng)控制邏輯模塊150可通過現(xiàn)場可編程門陣 列(FPGA)實現(xiàn)。本發(fā)明中所述自適應(yīng)均衡的工作原理如下首先，建立用以鎖定到進來數(shù)據(jù)位的時鐘信號以及將均衡器110的值設(shè)置為頻率 可調(diào)范圍的中間值。其次，時鐘和數(shù)據(jù)恢復(fù)(CDR)電路120檢測鎖定信號，且將檢測的鎖定信號輸入到 自適應(yīng)控制邏輯模塊150，以及啟動8B/10B解碼器120、8B/10B錯誤計數(shù)器140和自適應(yīng)控 制邏輯150工作；其中，一旦鎖定信號被鎖定到進來的數(shù)據(jù)位，8B/10B編碼器/解碼器130 就會檢測進來的數(shù)據(jù)位，判斷其是否存在錯誤，例如，是否存在8B/10B編碼錯誤和運行時 不一致；如果存在錯誤，8B/10B錯誤計數(shù)器140會把錯誤累積并將此信息發(fā)送到自適應(yīng)控 制邏輯150 ；隨即自適應(yīng)控制邏輯模塊150會根據(jù)該信息計算某一時序窗口中的出錯率，當(dāng) 自適應(yīng)控制邏輯模塊150計算出的出錯率要高于預(yù)定的閾值，或者當(dāng)時鐘和數(shù)據(jù)恢復(fù)電路 120無法滿足設(shè)計要求時，自適應(yīng)控制邏輯模塊150則會控制均衡器110的參數(shù)，即調(diào)整均 衡器110的RC參數(shù)，以提高該均衡器110增益。其中，本發(fā)明通過調(diào)整均衡器110的傳遞曲線來補償信號損耗，使8B/10B解碼器 130中實施的錯誤檢測邏輯所生成的出錯率降低，且通過調(diào)整增益控制，達到了更小化的出錯率。上述自適應(yīng)均衡的具體過程如下 1)將均衡器110的值設(shè)置為頻率可調(diào)范圍的中間值；2)時鐘和數(shù)據(jù)恢復(fù)電路120報告“鎖定”后，自適應(yīng)控制邏輯150將把均衡增益控 制的值設(shè)置為最小。
3)在8B/10B錯誤計數(shù)器140上進行復(fù)位操作，并在一段給定時間后檢查計數(shù)器 140 ；4)把增益控制的值增加1 ；5)重復(fù)第3步和第4步，直到達到最大增益控制；6)找出沒有任何錯誤的設(shè)置，將增益控制的值設(shè)為無誤設(shè)置的中間值，例如，假設(shè) 無誤設(shè)置的值為3，4，5，6，7，那么就將增益控制的值設(shè)為5 ；7)將自適應(yīng)控制邏輯模塊150設(shè)置為睡眠模式，直到系統(tǒng)再次調(diào)用它。因此，具體應(yīng)用時，高速收發(fā)器可在上電或強制校準(zhǔn)過程中啟動自適應(yīng)均衡功能， 均衡參數(shù)則會被自動調(diào)整，且直至?xí)r鐘和數(shù)據(jù)恢復(fù)電路110達到最小化的出錯率，然后所 述自適應(yīng)控制邏輯模塊150會發(fā)送一個訓(xùn)練完成信號以結(jié)束該調(diào)整過程，隨即該高速收發(fā) 器便可以準(zhǔn)備接收正常的數(shù)據(jù)流量。以上所述僅為本發(fā)明的優(yōu)選實施例，并非因此限制本發(fā)明的專利范圍，凡是利用 本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運用在其他相關(guān) 的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護范圍內(nèi)。
權(quán)利要求
1.一種具有自適應(yīng)均衡能力的高速收發(fā)器，包括發(fā)射器和接收器，其特征在于，所述接 收器包括均衡器、時鐘和數(shù)據(jù)恢復(fù)電路、8B/10B解碼器、8B/10B錯誤計數(shù)器以及自適應(yīng)控 制邏輯模塊；其中，所述均衡器接收PCB線路上傳輸?shù)男盘柌⑸删庑盘柊l(fā)送給時鐘和 數(shù)據(jù)恢復(fù)電路；所述時鐘和數(shù)據(jù)恢復(fù)電路接收均衡器發(fā)送的信號且檢測鎖定信號以及對接 收的信號進行采樣和相位調(diào)整，并將鎖定信號發(fā)送至自適應(yīng)控制邏輯模塊以及將采樣和相 位調(diào)整后的信號輸入到8B/10B解碼器中；所述8B/10B解碼器接收經(jīng)采樣和相位調(diào)整后的 信號且進行邏輯運算以及錯誤檢測，并根據(jù)檢測到的錯誤生成錯誤標(biāo)記；所述8B/10B錯誤 計數(shù)器接收8B/10B解碼器發(fā)送的錯誤標(biāo)記且計算累計出錯率，并將出錯率傳送給自適應(yīng) 控制邏輯模塊；所述自適應(yīng)控制邏輯模塊接收8B/10B錯誤計數(shù)器發(fā)送的出錯率以及時鐘 和數(shù)據(jù)恢復(fù)電路發(fā)送的鎖定信號，且將該出錯率和鎖定信號進行合并生成控制均衡器增益 的增益控制信號。
2.根據(jù)權(quán)利要求1所述具有自適應(yīng)均衡能力的高速收發(fā)器，其特征在于，所述均衡器 為模擬均衡器。
3.根據(jù)權(quán)利要求1所述具有自適應(yīng)均衡能力的高速收發(fā)器，其特征在于，所述均衡器 包括一用以調(diào)整均衡器操作的邏輯控制單元。
4.根據(jù)權(quán)利要求1所述具有自適應(yīng)均衡能力的高速收發(fā)器，其特征在于，所述8B/10B 解碼器包括一用以檢測錯誤數(shù)據(jù)的錯誤邏輯單元。
5.根據(jù)權(quán)利要求1所述具有自適應(yīng)均衡能力的高速收發(fā)器，其特征在于，所述時鐘和 數(shù)據(jù)恢復(fù)電路為通過將高速收發(fā)器時鐘與高速收發(fā)器接收的數(shù)據(jù)對齊，來啟動自適應(yīng)控制 邏輯以及出錯率檢測。
全文摘要
本發(fā)明公開一種具有自適應(yīng)均衡能力的高速收發(fā)器，包括發(fā)射器和接收器，接收器進一步包括均衡器、時鐘和數(shù)據(jù)恢復(fù)電路、8B/10B解碼器、8B/10B錯誤計數(shù)器及自適應(yīng)控制邏輯模塊；其中，均衡器接收PCB線路上傳輸?shù)男盘柌⑸删庑盘?；時鐘和數(shù)據(jù)恢復(fù)電路接收均衡信號且檢測鎖定信號，并將鎖定信號發(fā)送至自適應(yīng)控制邏輯模塊；8B/10B解碼器接收時鐘和數(shù)據(jù)恢復(fù)電路傳送的信號且進行邏輯運算及錯誤檢測，并生成錯誤標(biāo)記；8B/10B錯誤計數(shù)器接收錯誤標(biāo)記且累計出錯率；自適應(yīng)控制邏輯模塊將出錯率和鎖定信號合并且生成控制均衡器增益的增益控制信號。本發(fā)明優(yōu)點在于補償了傳輸線損耗，提高抖動容限，降低了信號傳輸?shù)某鲥e率。
文檔編號H04L25/03GK102098248SQ20101060335
公開日2011年6月15日 申請日期2010年12月24日 優(yōu)先權(quán)日2010年12月24日
發(fā)明者傅東, 徐茂, 李濤, 石進中 申請人:合肥昊特信息科技有限公司