專利名稱：基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及高速收發(fā)器技術領域，尤其涉及與應用在交換結構芯片或者網絡處理 器芯片中的嵌入式高速收發(fā)器。
背景技術：
目前，作為信號轉換設備的高速收發(fā)器(SERDES)由于具有靈活性、易用性以及損 耗小等優(yōu)點，其運用范圍十分廣泛，覆蓋通訊、計算機、工業(yè)和儲存等領域，且常運用在芯片 與芯片/模塊之間或者在背板/電纜上傳輸大量數(shù)據(jù)的系統(tǒng)中。不過，由于高速收發(fā)器存在難以校對通過多個捆綁式收發(fā)器的數(shù)據(jù)的困難，其在 常規(guī)系統(tǒng)配置仍面臨技術上的局限性。進一步，雖然隨著嵌入式高速收發(fā)器在交換結構芯片或者網絡處理器芯片中的 應用，其系統(tǒng)設計的復雜程度已經得到顯著降低，然而，為了增加數(shù)據(jù)帶寬，多個收發(fā)器必 須捆綁在一起，形成單一的邏輯端口。例如，為了滿足萬兆以太網(10(ΛΕ)對數(shù)據(jù)速率 12. 5Gbps的需求，需要用四個且每個數(shù)據(jù)速率為3. 125Gbps的收發(fā)器來提供10(ibpS的數(shù)據(jù) 速率，其中存在有20%的8b/10b編碼開銷。參照圖1所示，其為嵌入式高速捆綁式收發(fā)器與一個交換結構芯片組連接的示意 圖，在該圖1中，交換結構芯片組為QQ80802SF，在該QQ80802SF中包含一個交換卡(有16 個高速收發(fā)器對)，且每一個高速收發(fā)器對連接到對應線卡上的隊列管理芯片QQ80801QM， 即圖1中所示，每兩個高速收發(fā)器捆綁到隊列管理芯片QQ80801QM的一個邏輯端口，并提供 5Gbps或6. 25Gbps數(shù)據(jù)速率應用，其中每個高速收發(fā)器具有2. 5Gbps或者3. 125Gbps的帶 覓ο對于上述，由于高速收發(fā)器本身配置和操作的特點，每個高速收發(fā)器接收端恢復 的時鐘信號與其它高速收發(fā)器恢復的時鐘信號相比，有不同的時鐘相位，故，在捆綁的高速 收發(fā)器中，需要用鏈路對齊的方式來校準時鐘相位，進一步，通過使用數(shù)據(jù)時鐘便能夠讀出 高速收發(fā)器串并轉換后的捆綁數(shù)據(jù)。因此，對于高速收發(fā)器在交換結構芯片或者網絡處理器芯片的應用中，通常一個 校準操作需要在兩個捆綁的高速收發(fā)器之間進行，且需要在交換結構芯片組應用的每個方 向都構建一個邏輯端口，旨在利用校準邏輯實現(xiàn)多通道高速收發(fā)器間的校準操作，又，由于 線卡上的隊列管理芯片和交換結構芯片組上的轉換結構之間存在著頻率差，校準邏輯補償 了兩者之間的頻率差。在實際操作中，允許兩者之間存在+\_600ppm的頻率差。另外，在圖1所示的交換結構芯片組中，每個高速收發(fā)器的數(shù)據(jù)速率是2. 5(ibpS或 者3. 125(ibpS，故兩個捆綁高速收發(fā)器對的總數(shù)據(jù)速率為5(ibpS或6. 25(ibpS，但是，由于每 個高速收發(fā)器的時鐘相位不同，所以每個高速收發(fā)器上的數(shù)據(jù)也將會發(fā)生改變，那么實際 操作中，上述校準邏輯還必須重新對該些數(shù)據(jù)進行校準，以確保捆綁在一起的高速收發(fā)器 上的所有數(shù)據(jù)都能夠在同一時鐘相位到達。如果其中任何一方傳輸或者接收的數(shù)據(jù)出現(xiàn)錯 誤，那么該兩個捆綁高速收發(fā)器對就需要進行重新校準，以確保后續(xù)接收或者傳輸?shù)臄?shù)據(jù)不會丟失。進一步，由于任何高速收發(fā)器都有可能出現(xiàn)鏈路錯誤，而該錯誤的原因多是因為 操作條件的改變而造成，如不可預知的溫度、電源系統(tǒng)、輻射以及人為錯誤等，故，為了確保 可靠準確的數(shù)據(jù)傳輸，勢必需要在實際的數(shù)據(jù)通訊或交換結構設計中加入恢復協(xié)議，以確 保各高速收發(fā)器的數(shù)據(jù)流都能準確無誤的傳輸。綜上所述，雖然所述嵌入式高速捆綁式收發(fā)器中校準邏輯高速收發(fā)器在交換結構 芯片或者網絡處理器芯片的應用具有一定數(shù)據(jù)校準能力，但是其配置卻大大增加了校準的 復雜性和功能性，且無法確保數(shù)據(jù)傳輸?shù)目煽啃院蜏蚀_性。
發(fā)明內容
基于現(xiàn)有技術存在的問題，本發(fā)明的主要目的在于提供一種校準過程簡單，且在 數(shù)據(jù)傳輸時保持高可靠性和準確性的基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)。為了實現(xiàn)上述目的，本發(fā)明采用了下述技術方案本發(fā)明通過改進捆綁式收發(fā)器鏈路恢復過程和算法來校準控制邏輯，且該校準邏 輯系統(tǒng)能夠普遍應用到任何不同類型的嵌入式芯片設計和高速數(shù)據(jù)通訊系統(tǒng)中。該所述系 統(tǒng)包括多組捆綁式高速收發(fā)器對，該所述高速收發(fā)器對中包括在訓練序號控制下輸出高速 串行數(shù)據(jù)的發(fā)送電路以及接收高速串行數(shù)據(jù)且完成校準邏輯的接收電路，其中，所述發(fā)送 電路包括依序相連接的訓練序列單元、多路復用門、緩沖器、8B/10B編碼器、去偏斜校正緩 沖器以及高速端口，所述接受電路包括依序相連接的高速收發(fā)器模塊、COMMA檢測模塊、編 碼檢測模塊、8B/10B解碼器以及隊列模塊。進一步，所述發(fā)送電路還包括模擬模塊，該模擬模塊分別連接去偏斜校正緩沖器 和高速端口 ；強制校準裝置。且該強制校準裝置連接于多路復用門。所述緩沖器為先入先出隊列緩沖器。此外，所述接收電路還包括不一致檢測模塊，該模塊分別與COMMA檢測模塊和 8B/10B解碼器相連。本發(fā)明所述具有以下優(yōu)點1)校準邏輯滿足上電自校準的需求，且能夠普遍應用到不同的嵌入式芯片組配 置，可確保實現(xiàn)可靠且準確的數(shù)據(jù)傳輸；2)校準邏輯可補償捆綁式高速收發(fā)器的頻率差，校準過程簡單，實用性強。
圖1是嵌入式高速捆綁收發(fā)器與交換結構連接的示意圖；圖2是以一對捆綁式高速收發(fā)器對為例的基于嵌入式高速收發(fā)器的校準邏輯系 統(tǒng)的結構示意圖；圖3為所述發(fā)送電路的功能框圖；圖4為所述接收電路的功能框圖。具體實施下面結合附圖以及具體實施例來對本發(fā)明所述基于嵌入式高速收發(fā)器的校準邏 輯系統(tǒng)作進一步的詳細說明。
參見圖2所示，為以一對捆綁式高速收發(fā)器對為例的基于嵌入式高速收發(fā)器的校 準邏輯系統(tǒng)的結構示意圖，其中，高速收發(fā)器A和高速收發(fā)器B都有一個發(fā)送端口 TX和一 個接收端口 RX，由于這兩個收發(fā)器的時鐘相位不同，因此每個收發(fā)器上通過的數(shù)據(jù)均會存 在偏斜。因此為了消除偏斜以及確保通過兩個捆綁高速收發(fā)器通道上數(shù)據(jù)以相同的時鐘相 位到達，需要對高速收發(fā)器上的校準邏輯進行啟動，進行校準操作。在本發(fā)明中，任何一端在接收數(shù)據(jù)或者發(fā)送數(shù)據(jù)的過程中出錯，該高速收發(fā)器上 的校準邏輯會啟動校準操作，重新調整數(shù)據(jù)時鐘，確保下一個被收發(fā)的數(shù)據(jù)不會丟失。系統(tǒng)初始化時，例如上電或者硬件重啟的過程，高速收發(fā)器A和B中校準邏輯自動 會啟動校準操作，在本發(fā)明中所述的校準邏輯能利用高速收發(fā)器內部的鎖相環(huán)(PLL)生成 鎖相數(shù)據(jù)。其中，當高速收發(fā)器A或B自身的鎖相環(huán)被鎖定時，校準邏輯便會啟動校準操作， 進一步一個訓練序列被發(fā)送到對端，比如高速收發(fā)器A發(fā)送訓練序列到高速收發(fā)器B，反之 亦然。然后兩個通道傳輸數(shù)據(jù)被對齊，頻率差亦可以得到補償。此外，在本發(fā)明校準邏輯在上電時，是通過檢測鎖相環(huán)是否鎖定，來進一步確定是 否需要啟動上電校準操作，只有當確定高速收發(fā)器內部的鎖相環(huán)被鎖定后，校準邏輯才會 去檢查是否有一個穩(wěn)定的時鐘在運行，進而在確定有穩(wěn)定的時鐘在運作后，校準邏輯通過 發(fā)送校準使能信號來啟動校準操作。而在正常運行時，當檢測到連接錯誤(link error)，校準使能信號置為有效，從而 啟動基于通信協(xié)議的校準操作，在該中情況下，高速接收器A和B通過檢測鏈路協(xié)議發(fā)現(xiàn)數(shù) 據(jù)錯誤時(可能是ECC、CRC、8b/10b、不一致性或奇偶校準誤差)，校準操作就會啟動。其中， 且依據(jù)特定的校準鏈路協(xié)議，高速收發(fā)器可以通過發(fā)送信號來啟動校準操作。具體應用時， 依據(jù)系統(tǒng)狀態(tài)或者系統(tǒng)使用者的判斷，亦可以提供一個由外部命令強制實施的強制校準裝 置。另外，在本發(fā)明中了進一步強化校準操作，會在校準操作中生成訓練序列，然后發(fā) 送到校準邏輯的對端，在本發(fā)明所述實施例中，每個捆綁式高速收發(fā)器鏈路上具有四個連 接的數(shù)據(jù)序列 “K28. 5 D21. 5 K28. 5 D21. 5”。進一步，本發(fā)明所述基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)可實現(xiàn)對捆綁式高速 收發(fā)器對之間執(zhí)行鏈路校準以及補償高速收發(fā)器和交換結構之間的頻率差。該所述系統(tǒng)包括多組捆綁式高速收發(fā)器對，且該所述高速收發(fā)器對中包括在訓練 序號控制下輸出高速串行數(shù)據(jù)的發(fā)送電路以及接收高速串行數(shù)據(jù)且完成校準邏輯的接收 電路，其中，所述發(fā)送電路包括依序相連接的訓練序列單元、多路復用門、緩沖器、8B/10B編 碼器、去偏斜校正緩沖器以及高速端口，所述接受電路包括依序相連接的高速收發(fā)器模塊、 COMMA檢測模塊、編碼檢測模塊、8B/10B解碼器以及隊列模塊。進一步，所述發(fā)送電路還包括模擬模塊，該模擬模塊分別連接去偏斜校正緩沖器 和高速端口 ；強制校準裝置。且該強制校準裝置連接于多路復用門。所述緩沖器為先入先出隊列緩沖器。此外，所述接收電路還包括不一致檢測模塊，該模塊分別與COMMA檢測模塊和 8B/10B解碼器相連。本發(fā)明的工作原理如下當上電或強制校準信號啟動時，發(fā)送電路中的訓練序列單元通過多路復用門發(fā)送控制序列，且控制數(shù)據(jù)通過緩沖器變成8比特位的數(shù)據(jù)，并依次經過8B/10B編碼器和去偏 斜校正緩沖器，最后在高速端口被串行發(fā)送給接收電路；接收電路接收發(fā)送電路發(fā)送的高 速串行數(shù)據(jù)，且通過高速收發(fā)器模塊解串并輸出10比特位并行數(shù)據(jù)至COMMA檢測模塊中進 行COMM字符檢測，然后字符檢測完的并行數(shù)據(jù)再送入編碼檢測模塊和不一致檢測模塊中 進行錯誤檢測，最后通過8B/10B解碼器送入彈性緩沖器中完成最終排列。其中，當捆綁式鏈路中檢測到上述K28. 5 D21. 5 K28. 5 D21. 5字節(jié)序列后，彈性緩 沖器中的數(shù)據(jù)指針便會被比較，以檢測每條捆綁式高速收發(fā)器鏈路之間的差異，如果存在 差異則進行調整，并進一步在同一時鐘下同一時間通過讀取指針讀出兩條鏈路上的起始序 列。見圖3所示，在本發(fā)明所述發(fā)送電路中，當上電或強制校準信號105啟動時，訓練 序列單元中的訓練序列被激活，且通過第一多路復用門Iio和第二多路復用門210發(fā)送控 制序列，進一步控制序列數(shù)據(jù)通過第一緩沖器120和第二緩沖器220變成8位數(shù)據(jù)，并依次 再經過第一 8B/10B編碼器130、第二 8B/10B編碼器230，第一去偏斜校正緩沖器140、第二 去偏斜校正緩沖器240和模擬模塊(圖中未示)，最后在第一高速端口 150和第二高速端口 250被串行發(fā)送給接收電路。再參見圖4中所示，在本發(fā)明所述接收電路中，接收電路收到的高速串行數(shù)據(jù)310 在第一高速收發(fā)器模塊320和第二高速收發(fā)器模塊420中被解串且輸出10位并行數(shù)據(jù)流 325 ；然后該并行數(shù)據(jù)流325進入第一 COMMA檢測模塊330和第二 COMMA檢測模塊430進行 正COMMA字符檢測，以使的并行數(shù)據(jù)流325字節(jié)對齊；隨后該字節(jié)對齊的并行數(shù)據(jù)流325在 第一編碼檢測模塊335、第二編碼檢測模塊435、第一不一致檢測模塊340以及第二不一致 檢測模塊440進行錯誤驗證；最后，通過錯誤驗證的并行數(shù)據(jù)流325經過第一 8B/10B解碼 器350和第二 8B/10B解碼器450后到達第一隊列模塊355和第二隊列模塊455，進一步再 進入到彈性緩沖器360中，其中輸出的即是所需的對齊并行數(shù)據(jù)。在本發(fā)明具體應用中，由于訓練序列是以序列K28. 5作為起始，第一 8B/10B解碼 器350和第二 8B/10B解碼器450在通常的8比特數(shù)據(jù)轉換表里是找不到對應表項，故上述 K28.5D21.5 K28. 5 D21. 5特殊字節(jié)在每個通道中是用來同步兩個捆綁式高速收發(fā)器通道 的數(shù)據(jù)，以使得該數(shù)據(jù)在彈性緩沖器360完成最終的排列。以下是使用特定訓練序列的原因所述訓練序列包括代表COMMA字符的比特流(1111100)，以便在接收電路進行字 節(jié)對齊，且在高速收發(fā)器的時鐘恢復過程中，由于數(shù)據(jù)比特順序通常被偏移了，因此進行比 特對齊是必要的。1)所述訓練序列確保在接收電路有一個交替的運行時不一致。由于K28. 5有兩個 極性的不一致，D21. 5有一個中性的不一致，因此K28. 5 D21. 5 K28. 5 D21.5各自會有一個 獨一無二的正COMMA序列(1111100)。這些獨特的序列能被COMMA檢測邏輯檢測到，這也避 免了檢測不同極性的COMMA比特流的需要，從而簡化了檢測邏輯的設計；2)發(fā)送四個連續(xù)的該序列提高了檢測到訓練序列的概率；3)當捆綁的高速收發(fā)器檢測和接收數(shù)據(jù)時，該訓練序列能作為一個起始參考，且 一旦高速收發(fā)器收到和檢測該起始參考時，便會啟動校準操作；4)在彈性緩沖器360運行中，可通過刪除一個K28. 5 D21. 5或者插入一個K28. 5D21. 5，且該模式能進行頻率差補償；進一步，對于本發(fā)明中所述頻率差補償而言，通過校準邏輯可以處理以下情形接 收電路的輸出時鐘沒被用作該捆綁式高速收發(fā)器通道的恢復時鐘，例如，補償電路沒被運 行，兩個時鐘間的頻率差導致了彈性緩沖器360的上溢或者下溢。以下為校準邏輯系統(tǒng)中 針對頻率差補償?shù)墓ぷ髟斫Y合圖4所示，如果彈性緩沖器360的讀取時鐘速度(CLK)快于寫入時鐘速度 (RBC)，最終第一隊列模塊355和第二隊列模塊455變?yōu)榭?，從而進入錯誤狀態(tài)。在這種錯 誤狀態(tài)發(fā)生之前，系統(tǒng)會對讀取指針和寫入指針之間的差異進行比較。當它們之間的差值 高于特定的閥值時，則在檢測到K28. 5 D21. 5之后會插入特定的序列，如K28. 5D21. 5，故通 過這種方式，第一隊列模塊355和第二隊列模塊455將永遠不會有下溢狀態(tài)。當彈性緩沖器360的讀入時鐘速度(CLK)低于寫入時鐘速度(RBC)時，最終第一 隊列模塊355和第二隊列模塊455填滿后會溢出。為了避免上述情形的發(fā)生，系統(tǒng)會對讀 取指針和寫入指針之間的差異進行比較，當它們之間差值高于特定閥值時，邏輯電路會刪 除檢測到的首個K28. 5 D21.5序列，因此，第一隊列模塊355和第二隊列模塊455永遠不會 發(fā)生上溢狀態(tài)，頻率差補償已完成。具體應用中，可采用格雷碼去比較讀取指針和寫入指針的差異，且避免多時鐘域 中存在的不確定性問題。在本發(fā)明中，頻率補償?shù)男袨椋床迦胍粋€字或者跳過一個字，只 發(fā)生在被插在發(fā)送端TX的特定序列集，目的是用以后確保沒有其它有用的字符被刪除或 者插入。以上所述僅為本發(fā)明的優(yōu)選實施例，并非因此限制本發(fā)明的專利范圍，凡是利用 本發(fā)明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關 的技術領域，均同理包括在本發(fā)明的專利保護范圍內。
權利要求
1.一種基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)，包括多組捆綁式高速收發(fā)器對，其特 征在于，該所述高速收發(fā)器對中包括在訓練序號控制下輸出高速串行數(shù)據(jù)的發(fā)送電路以及 接收高速串行數(shù)據(jù)且完成校準邏輯的接收電路，其中，所述發(fā)送電路包括依序相連接的訓 練序列單元、多路復用門、緩沖器、8B/10B編碼器、去偏斜校正緩沖器以及高速端口，所述接 受電路包括依序相連接的高速收發(fā)器模塊、COMMA檢測模塊、編碼檢測模塊、8B/10B解碼器 以及隊列模塊。
2.根據(jù)權利要求1所述基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)，其特征在于，所述發(fā) 送電路還包括模擬模塊，該模擬模塊分別連接去偏斜校正緩沖器模塊和高速端口。
3.根據(jù)權利要求1所述基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)，其特征在于，所述緩 沖器為先入先出隊列緩沖器。
4.根據(jù)權利要求1所述基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)，其特征在于，所述發(fā) 送電路還包括強制校準裝置。且該強制校準裝置連接于多路復用門。
5.根據(jù)權利要求1所述基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)，其特征在于，所述接 收電路還包括不一致檢測模塊，該模塊分別與COMMA檢測模塊和8B/10B解碼器相連。
全文摘要
本發(fā)明公開了一種基于嵌入式高速收發(fā)器的校準邏輯系統(tǒng)，包括多組捆綁式高速收發(fā)器對，其中，高速收發(fā)器對中包括在訓練序號控制下輸出高速串行數(shù)據(jù)的發(fā)送電路以及接收高速串行數(shù)據(jù)且完成校準邏輯的接收電路，其中，所述發(fā)送電路包括依序相連接的訓練序列單元、多路復用門、緩沖器、8B/10B編碼器、去偏斜校正緩沖器以及高速端口，所述接受電路包括依序相連接的高速收發(fā)器模塊、COMMA檢測模塊、編碼檢測模塊、8B/10B解碼器以及隊列模塊。本發(fā)明優(yōu)點在于校準邏輯可滿足上電自校準的需求，且能夠普遍應用到不同的嵌入式芯片組配置，可確保實現(xiàn)可靠且準確的數(shù)據(jù)傳輸；以及可補償捆綁式高速收發(fā)器的頻率差，校準過程簡單，實用性強。
文檔編號H04L12/56GK102111329SQ20101060336
公開日2011年6月29日 申請日期2010年12月24日 優(yōu)先權日2010年12月24日
發(fā)明者傅東, 徐茂, 李濤, 石進中 申請人:合肥昊特信息科技有限公司