專利名稱：時鐘分配系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時鐘分配系統(tǒng)，具體地說，涉及用于集成電路的時鐘分配系統(tǒng)。
背景技術(shù)：
集成電路需要計時方案，以便執(zhí)行指令以及以同步方式在集成電路上的功能塊之間傳遞數(shù)據(jù)。傳統(tǒng)的集成電路目的是讓時鐘信號同時到達(dá)每個電路元件或模塊、使得這些電路元件同步工作。因此，通常這樣設(shè)計集成電路、以便從中心定位時鐘基準(zhǔn)開始以對稱方式在整個芯片上分配時鐘信號。
盡管與先有技術(shù)的時鐘分配方案相關(guān)的對稱性，但電路導(dǎo)體中的缺陷以及引入制造工藝過程的變化產(chǎn)生電路元件或模塊之間的時鐘時滯。
設(shè)計集成電路的現(xiàn)有開發(fā)工具具有自動化處理過程，用于在芯片上這樣分配平衡時鐘、使得芯片上的每一個功能單元同步工作。用于平衡時鐘的自動化處理過程包括兩級過程。首先，把時鐘樹插入每一個功能塊。每一塊具有不同的插入延時。一旦在布局平面布置圖上設(shè)置了各功能塊，則第二級過程包含平衡時鐘樹，以便將時鐘時滯減少到可接受的限度。這個過程包含將附加緩沖器插入每一條路徑，以便在芯片上每一個寄存器的所有時鐘輸入端平衡時滯。采用這種技術(shù)，時鐘樹可以被平衡到200-300ps范圍內(nèi)。
上述傳統(tǒng)工藝具有許多缺陷。例如，雖然將緩沖器插入功能單元的每一條路徑的任務(wù)是相對自動化的，但第二級過程要求更多的人工干預(yù)，也就是說，必須指示這些工具要插入附加時鐘緩沖器的位置。這個過程耗費時間，并且難以確定時鐘時滯是否處于可接受的允許限度之內(nèi)。提高時鐘頻率這一始終如一的愿望意味著上述問題更加密切相關(guān)。因此難以在合理的時幀中模擬大型集成電路。
上述平衡時鐘樹是同步設(shè)計方法學(xué)的標(biāo)準(zhǔn)組成部分。但是，這種技術(shù)的另一個缺點在于整個芯片上的所有寄存器均借助于時鐘脈沖邊沿的到達(dá)來更新，在流過芯片的電流中產(chǎn)生大尖峰信號。這種電流浪涌在許多方面都是不希望有的。例如，電流浪涌會引起不希望有的電磁發(fā)射，并且還會因電遷移故障而導(dǎo)致可靠性問題。
另一個缺點在于印刷線的尺寸大小必需比處理大電流浪涌所需的大。另外，必需保留未用的硅面積、以便能夠插入頂層時鐘驅(qū)動器。
本發(fā)明的目的是提供一種用于集成電路的時鐘分配系統(tǒng)，它容許時鐘時滯并且簡化設(shè)計大規(guī)模集成電路的過程。
發(fā)明概述根據(jù)本發(fā)明的第一方面，提供一種用于集成電路的時鐘分配系統(tǒng)，所述集成電路包括通過通信總線連接的多個區(qū)域，每一個區(qū)域包括功能塊和用于將功能塊連接到通信總線的至少一個總線節(jié)點，其特征在于允許分配的時鐘信號在區(qū)域之間時滯；以及所述時鐘信號在各個區(qū)域中同步。
所述時鐘信號最好被分配給每一個功能塊和總線節(jié)點，以及把預(yù)定的時鐘插入延時插入每一個功能塊和總線節(jié)點。
根據(jù)本發(fā)明的第二方面，提供一種將時鐘信號分配給集成電路上通過總線連接的多個區(qū)域的方法，每一個區(qū)域包括功能塊和至少一個總線節(jié)點，所述方法包括以下步驟允許時鐘在集成電路上的各區(qū)域之間時滯；以及使集成電路上各個區(qū)域中的時鐘同步。
根據(jù)本發(fā)明的第三方面，提供一種集成電路，它包括多個區(qū)域；總線，用于連接所述多個區(qū)域；時鐘分配網(wǎng)絡(luò)，它配置成為時鐘信號選擇到達(dá)所述多個區(qū)域的路由；其特征在于所述時鐘網(wǎng)絡(luò)配置成以同步方式為各個區(qū)域中的時鐘信號選擇路由；以及在各個區(qū)域之間以時滯方式為時鐘信號選擇路由。
根據(jù)本發(fā)明的第四方面，提供一種降低集成電路中的峰值電流的方法，所述方法包括以下步驟將集成電路分為多個功能塊；向各個功能塊這樣分配時鐘信號、使得至少兩個功能塊采用彼此時滯的時鐘信號進(jìn)行工作、從而降低集成電路中的峰值功率。
根據(jù)本發(fā)明的第五方面，提供一種設(shè)計集成電路的方法，所述方法包括以下步驟將集成電路分為多個區(qū)域，每一個區(qū)域具有功能塊和至少一個總線節(jié)點；利用通信總線連接這些區(qū)域；沿通信總線向各個功能塊分配時鐘信號；以及把預(yù)定的時鐘插入延時賦予每一個功能塊和總線節(jié)點。
附圖簡述

圖1A和1B說明與時鐘時滯相關(guān)的問題；圖2說明由時鐘時滯引起的可能的保持時間破壞；圖3說明補(bǔ)償時鐘時滯的傳統(tǒng)方法；圖4說明根據(jù)本發(fā)明的第一實施例的時鐘分配系統(tǒng)；圖5說明根據(jù)本發(fā)明的第二實施例的時鐘分配系統(tǒng)；圖6說明圖5所示第二實施例中時鐘信號之間的相位關(guān)系；圖7說明圖5所示第二實施例的時鐘橋的實例；圖8說明根據(jù)本發(fā)明的第三實施例的時鐘分配系統(tǒng)。
本發(fā)明的最佳實施例的詳細(xì)說明圖1A和1B說明與集成電路中時鐘時滯相關(guān)的問題之一的一個實例。當(dāng)時鐘信號1按照與數(shù)據(jù)信號3相同的方向傳播時，如圖1A所示，它引起正時滯，并會導(dǎo)致保持時間問題。當(dāng)時鐘信號1按照與數(shù)據(jù)信號3相反的方向傳播時，如圖1B所示，它引起負(fù)時滯。雖然不存在與負(fù)時滯相關(guān)的保持時間問題，但其缺點是減小有效的時鐘周期。
因此就存在一種危險，當(dāng)數(shù)據(jù)按照與時鐘信號相同的方向傳播時，就存在數(shù)據(jù)可能按時到達(dá)下一個寄存器而引起保持破壞。為了消除這個危險，傳統(tǒng)技術(shù)旨在確保寄存器之間有足夠的邏輯延時，以避免這個問題。
圖2詳細(xì)說明這個問題。數(shù)據(jù)按照與沿著其分配時鐘的方向相同的方向傳播。對于工作的電路Tclk→Q+tlogic-thold≥tskew對于可靠工作，tskew的最壞條件(即最大)值以及“最快”條件下的Tclk→Q和tlogic的值必須是已知的。應(yīng)當(dāng)使用thold的最大值。
這個方法假定時鐘時滯僅僅是容許的，由邏輯延時屏蔽。為了處理分配給相同功能塊中的不同寄存器的時鐘信號之間的時滯，通常向邏輯合成軟件提供時鐘不定性數(shù)值。然后，設(shè)計工具再查找可能的保持時間破壞，并確定有足夠的邏輯延時來防止其發(fā)生。
雖然這種技術(shù)對于功能塊內(nèi)時鐘分配是可容許的，但必需插入大量的邏輯以容許大時滯。解決這個問題的一個已知方法是采用半鎖存器，如圖3所示。當(dāng)時鐘A的正沿出現(xiàn)時，鎖存器閉合(即不導(dǎo)通)。這避免數(shù)據(jù)超過時鐘信號，引起保持破壞。這種技術(shù)可用來掩蓋時滯的一半時鐘周期。
圖4說明根據(jù)本發(fā)明的第一方面的時鐘分配系統(tǒng)。多個功能塊10a、10b、10c通過通信總線12互相連接?？偩€最好是一種管道總線。應(yīng)當(dāng)指出，術(shù)語“功能塊”用來表示虛擬處理塊、例如多個可再用芯片內(nèi)功能塊或虛擬組件塊之一。功能塊有時稱作“芯片內(nèi)系統(tǒng)”塊。各功能塊10a、10b、10c由相應(yīng)總線節(jié)點14a、14b、14c連接到通信總線12。功能塊10a、10b、10c經(jīng)總線節(jié)點14a、14b、14c以及通信總線12相互通信?？偩€節(jié)點14a、14b、14c作為功能塊10a、10b、10c與總線12之間的接口，并涉及例如對地址解碼和協(xié)議翻譯的處理。
根據(jù)本發(fā)明，時鐘信號16最好沿通信總線12連接到各種功能塊10a、10b、10c，允許時鐘信號16在功能塊之間傳播時時滯。圖4中由延時元件18示意表示時滯。
每一個功能塊10a、10b、10c分別配備有時鐘插入延時20a、20b、20c。同樣，每一個總線節(jié)點14a、14b、14c也配備有時鐘插入延時22a、22b、22c。為功能塊10a的時鐘插入延時20a分配一個值，所述值基本上等于總線節(jié)點14a的時鐘插入延時22a。例如，如果相鄰功能塊10a和10b之間的時滯已知為小于300ps，則可選擇3.4ns的延時作為功能塊10a和總線節(jié)點14a的時鐘插入延時。這意味著功能塊10a與其相應(yīng)的總線節(jié)點14a同步。
同樣，為功能塊10b的時鐘插入延時20b分配一個基本上等于總線節(jié)點14b的時鐘插入延時22b的時鐘插入延時。為功能塊10c的時鐘插入延時20c分配一個基本上等于總線節(jié)點14c的時鐘插入延時22c的時鐘插入延時。
最好為功能塊10a、10b、10c的時鐘插入延時20a、20b、20c以及總線節(jié)點14a、14b、14c的時鐘插入延時22a、22b、22c分配相同的時鐘插入延時。
另一個備選方案是，鑒于為每一個功能塊及相關(guān)的總線節(jié)點分配相同的時鐘插入延時，可以為單獨的功能塊及其相關(guān)的總線節(jié)點分配一個時鐘插入延時，所述時鐘插入延時是時鐘周期的倍數(shù)加上所述插入延時。例如，如果塊周期是2.5ns，且功能塊10a的插入延時為3.4ns，則可為其它塊的時鐘插入延時分配以下時鐘插入延時N×2.5ns+3.4ns其中N是大于或等于零的正整數(shù)。
換句話說，只要使其它節(jié)點上的時鐘邊沿同步到第一功能塊上的時鐘邊沿的可接受限度之內(nèi)，則可以利用用于對第一功能塊計時的時鐘信號的若干時鐘周期下游的實時時鐘信號來對其它節(jié)點進(jìn)行定時?？偩€節(jié)點相對于其相鄰節(jié)點時滯一定數(shù)量、例如少于300ps(用于使信號傳播大約1mm所需的時間)。應(yīng)當(dāng)指出，就第二對節(jié)點之間的時滯而論，第一對節(jié)點之間的時滯可以變化。對于總線節(jié)點之間的所有信號，通過將時鐘不定性設(shè)置為大于例如300ps，來處理時滯。這樣，雖然功能塊10c上的時鐘相對于功能塊10a上的時鐘時滯600ps，但如果將時鐘不定性設(shè)置為大于300ps，則它并不影響電路的運行，因為每一個功能塊10a和10c與其自身的總線節(jié)點14a、14c同步。設(shè)置時鐘不定性涉及為合成工具提供信息，使它能夠計算兩個時鐘邊沿之間的最壞情況下的定時關(guān)系，其中適當(dāng)?shù)亩〞r用來指導(dǎo)邏輯合成，以便不違反設(shè)置及保持時間。
圖5說明根據(jù)本發(fā)明的第二方面的時鐘分配系統(tǒng)的一個實例。盡管圖4中的功能塊10a、10b、10c較小、使得每個功能塊只需要一個總線節(jié)點14a、14b、14c，但圖5所示電路表示較大的功能塊30，后者具有經(jīng)由多個總線節(jié)點33a、33b、33c到達(dá)通信總線的多個接口。
如上所述，最好沿總線12把時鐘信號16分配給功能塊30以及每一個總線節(jié)點33a、33b、33c。為功能塊30分配時鐘插入延時39，后者基本上等于分配給總線節(jié)點33a的時鐘插入延時37a。最好為總線節(jié)點33b、33c的時鐘插入延時37b、37c分配與總線節(jié)點33a相同的時鐘插入延時值。另一個備選方案是，時鐘插入延時37b、37c可以是時鐘周期的倍數(shù)加上時鐘插入延時37a，如以上結(jié)合圖4所述。
由于功能塊30大于圖4所示的功能塊10a，因此時鐘插入延時必需相應(yīng)地增加。例如，假定總線節(jié)點33a/33b和33b/33c之間的時滯小于300ps，則可以把5.9ns的時鐘插入延時分配給每一個時鐘插入延時裝置39、37a、37b以及37c?；蛘?，時鐘插入延時37b和37c可以是時鐘周期的倍數(shù)。較大功能塊(例如功能塊30)的最小可能插入延時會高于總線節(jié)點的插入延時，因此所選插入延時數(shù)值必須大到足以適應(yīng)系統(tǒng)中的最大功能塊。
功能塊30和相應(yīng)的總線節(jié)點33b、33c之間的通信將會不同相。圖6中示出每一塊中時鐘之間的相位關(guān)系。
參考圖6，可以看到，總線節(jié)點33a與功能塊30同步，因為兩個元件都具有相同的插入延時。為了允許多個總線節(jié)點33a、33b、33c與同一個功能塊30連接，分別為與功能塊30不同步的總線節(jié)點33b、33c提供時鐘橋35b、35c。時鐘橋35b、35c最好是標(biāo)準(zhǔn)塊，在需要它們的情況下均可插入到電路設(shè)計中。
圖7說明實現(xiàn)時鐘橋35b、35c的方式的實例。所示的時鐘橋是雙向的，為簡潔起見，在每一個方向上給出一位數(shù)據(jù)通路。大家知道，同樣的方法適用于更廣泛的數(shù)據(jù)通路。本例中，時鐘時滯600ps，但這個值可以更大，只要小于時鐘周期的一半(具有一定的安全性余量)。當(dāng)功能塊30上的時鐘為高電平時，相鄰鎖存器41關(guān)閉，防止數(shù)據(jù)D“貫通”。數(shù)據(jù)以相反方向(從滯后于時鐘到超前于時鐘)傳播時不需要鎖存器43，但最好包含這個元件，使所述單元對稱。這意味著時鐘橋反接時仍然會進(jìn)行工作。同樣，來自總線節(jié)點33b的時鐘信號連接到鎖存器47、49及51。當(dāng)來自總線節(jié)點33b的時鐘信號為高電平時，鎖存器51不傳導(dǎo)，從而防止數(shù)據(jù)“貫通”。鎖存器41、43、47、49的引入防止設(shè)計工具流程、諸如形式驗證中的問題。采用鎖存器時，難以了解設(shè)計人員的意圖。在時鐘橋的情況下，它是一種能夠被仔細(xì)檢驗然后用于整個芯片上的元件。
或者，可以使用邏輯門來建立所需的延時。但是，這種方法的缺點是消耗更多功率且使用集成電路上的更大面積。
目前提出的解決方案允許多個總線節(jié)點與一個功能塊連接。圖5所示的實例說明功能塊30中的時鐘與第一總線節(jié)點33a的時鐘匹配。另一個備選方案是，功能塊30中的時鐘能夠與最接近功能塊30的中心的總線節(jié)點、即圖5所示實例中的節(jié)點33b匹配。它的優(yōu)點是增加容許的總時滯量。
根據(jù)本發(fā)明的第二方面的上述時鐘分配系統(tǒng)具有能夠被容許的時滯量的極限。例如，對于很大的功能塊(例如接口之間大于6-8mm)，難以管理時鐘時滯。此外，增加時鐘橋35b和35c增加了總線接口上的時鐘等待時間的周期。
圖8說明根據(jù)本發(fā)明的第三方面的時鐘分配系統(tǒng)的實例。允許時鐘在第一區(qū)域、即功能塊50a、50c以及總線節(jié)點53a所在的集成電路的部分中時滯。功能塊50a具有5.8ns的插入延時，與其相應(yīng)的總線節(jié)點53a的插入延時51匹配(就是說，也具有5.8ns的插入延時)。同樣，功能塊50c具有5.8ns的插入延時，與其相應(yīng)的總線節(jié)點53e的插入延時匹配。
本實施例在總線節(jié)點53c/53d和功能塊50b之間不是采用時鐘橋，而是采用頂層插入來平衡屬于功能塊50b的總線節(jié)點53b、53c、53d。例如，如果功能塊50b具有5.8ns的插入延時57，則總線節(jié)點53b、53c、53d被安排成具有3.3ns的插入延時(表示為55b、55c、55d)。借助于提供2.5ns插入延時的緩沖器65的頂層插入延時，來實現(xiàn)各總線節(jié)點53b、53c、53d和功能塊50b之間的同步。緩沖器65的2.5ns延時與各總線節(jié)點53b、53c、53d中的3.3ns的插入延時結(jié)合，來實現(xiàn)5.8ns的有效插入延時，即對應(yīng)于功能塊30b。應(yīng)當(dāng)指出，在上述實例中，緩沖器65的時鐘插入延時與時鐘周期、即2.5ns匹配。這樣，當(dāng)總線節(jié)點55d與節(jié)點55e通話時，它們之間的差值則為相對時鐘時滯，(相比之下最接近的時鐘邊沿而不是絕對時鐘邊沿)。
因此，集成電路的這個區(qū)域中的時鐘分配系統(tǒng)采用傳統(tǒng)的“樹”法。時鐘沿總線傳播時，仍然允許它時滯，直至到達(dá)大功能塊50b。連接到功能塊50b的總線節(jié)點53b、53c、53d具有平衡時鐘(低于100ps)。從所述段下行分配的時鐘信號則被允許再次開始時滯。根據(jù)本實施例，在連接到功能塊50b的總線節(jié)點中需要保留空間，以便允許留出平衡進(jìn)入功能塊50b的時鐘和進(jìn)入總線節(jié)點的時鐘的時鐘緩沖器的空間。
根據(jù)本發(fā)明的第三方面，電路保持上述改進(jìn)的時鐘分配系統(tǒng)的大部分優(yōu)點，其表現(xiàn)在于大部分時鐘插入預(yù)先進(jìn)行，同時對于極大功能塊、即太大而不能采用時滯法的功能塊，只需要“后端”的最少的平衡。本實施例的優(yōu)點是允許時鐘拖影、使得峰值功率降低，但卻沒有時鐘橋帶來的等待時間開銷。
下面將指出，集成電路可以具有以上公開的方案的任何組合。例如，一個區(qū)域可以具有分配給每個功能塊的一個總線節(jié)點，而另一個區(qū)域則具有分配給每個功能塊的多個總線節(jié)點。此外，當(dāng)多個總線節(jié)點分配給每個功能塊時，系統(tǒng)可在使用圖5所示的“時鐘橋”方法、圖8所示的“平衡樹”方法或者同一集成電路上的兩種系統(tǒng)組合之間進(jìn)行選擇。
上述實施例實現(xiàn)以減小的頂層計時結(jié)構(gòu)來研制集成電路?？偩€節(jié)點和功能塊包含所需元件來分配時鐘信號，允許總線節(jié)點和功能塊以簡單方式連接在一起，同時時鐘橋提供所需接口。通過在頂層時鐘結(jié)構(gòu)的電路設(shè)計中提供空間來處理較大功能塊，但這是遠(yuǎn)小于平衡整個芯片上的時鐘的開銷。
如上所述，本發(fā)明的優(yōu)點是容許時鐘時滯而不是嘗試將其消除。這使芯片上的不同寄存器具有不同的時鐘邊沿，從而使通常產(chǎn)生的大電流峰值平滑。因此，功率分配更簡便，使印刷線大小縮小。另外，通過金屬印刷線的減小的電流密度會改善可靠性，尤其是對于電遷移故障。
時鐘分配系統(tǒng)的另一個優(yōu)點是再用性。相同的布局可在多個芯片上再用，只要它們具有相同的時鐘頻率并使用插入延時的相同規(guī)則。
應(yīng)當(dāng)指出，雖然最佳實施例表明，功能節(jié)點的時鐘插入延時選擇為基本上等于其相應(yīng)的總線節(jié)點的時鐘插入延時，但也可以按照以上對于各種功能塊所述的方式進(jìn)偏移這些時鐘插入延時，即時鐘插入延時偏離第一時鐘插入延時+/-N個時鐘周期再加上所述時鐘插入延時，其中N為零或正整數(shù)。
權(quán)利要求
1.一種用于集成電路的時鐘分配系統(tǒng)，它包括通過通信總線連接的多個區(qū)域，每一個區(qū)域包括功能塊和用于將所述功能塊連接到所述通信總線的至少一個總線節(jié)點，其特征在于允許分配的時鐘信號在區(qū)域之間時滯；以及所述時鐘信號在各個區(qū)域范圍內(nèi)同步。
2.如權(quán)利要求1中所述的時鐘分配系統(tǒng)，其特征在于把所述時鐘信號分配給每一個功能塊和總線節(jié)點；以及把預(yù)定的時鐘插入延時插入每一個功能塊和總線節(jié)點。
3.如權(quán)利要求1或2所述的時鐘分配系統(tǒng)，其特征在于至少一個區(qū)域具有連接到功能塊的兩個或兩個以上的總線節(jié)點，第一個所述總線節(jié)點直接連接到所述功能塊、而其余所述總線節(jié)點經(jīng)延時裝置連接到所述功能塊。
4.如權(quán)利要求3所述的時鐘分配系統(tǒng)，其特征在于所述延時裝置包括設(shè)置在所述各個總線節(jié)點和功能塊之間的時鐘橋。
5.如權(quán)利要求4所述的時鐘分配系統(tǒng)，其特征在于所述時鐘橋構(gòu)成所述功能塊的一部分。
6.如權(quán)利要求3至5中任何一項所述的時鐘分配系統(tǒng)，其特征在于所述第一總線節(jié)點連接到所述功能塊的中央部分。
7.如權(quán)利要求2至6中任何一項所述的時鐘分配系統(tǒng)，其特征在于每一個功能塊和總線節(jié)點的所述時鐘插入延時基本上相等。
8.如權(quán)利要求2至6中任何一項所述的時鐘分配系統(tǒng)，其特征在于一個功能塊或總線節(jié)點的所述時鐘插入延時按照預(yù)定量偏離另一個功能塊或總線節(jié)點的所述時鐘插入延時。
9.如權(quán)利要求8中所述的時鐘分配系統(tǒng)，其特征在于所述預(yù)定量與所述時鐘插入延時加上或減去N個時鐘周期有關(guān)，其中N為零或正整數(shù)。
10.如以上權(quán)利要求中任何一項所述的時鐘分配系統(tǒng)，其特征在于根據(jù)連接到所述通信總線的所述最大功能塊的大小來選擇所述時鐘插入延時。
11.如以上權(quán)利要求中任何一項所述的時鐘分配系統(tǒng)，其特征在于所述區(qū)域中至少一個具有連接到功能塊(50b)的兩個或兩個以上總線節(jié)點(53b、53c、53d)，每一個所述總線節(jié)點(53b、53c、53d)具有基本上相等的時鐘插入延時(55b、55c、55d)，所述總線節(jié)點的所述時鐘插入延時(55b、55c、55d)不同于所述功能塊(50b)的所述時鐘插入延時(57)；以及為所述區(qū)域中的所述時鐘信號選擇經(jīng)延時緩沖器(65)到達(dá)每一個所述總線節(jié)點(53b、53c、53d)的路由。
12.如權(quán)利要求11所述的時鐘分配系統(tǒng)，其特征在于所述功能塊(50b)的所述時鐘插入延時基本上等于由所述延時緩沖器(65)提供的所述延時與由各個總線節(jié)點提供的所述時鐘插入延時(55b、55c、55d)之和。
13.如以上權(quán)利要求中任何一項所述的時鐘分配系統(tǒng)，其特征在于所述時鐘信號沿所述通信總線分配給每一個功能塊和總線節(jié)點。
14.一種把時鐘信號分配給集成電路上的多個區(qū)域的方法，所述區(qū)域通過總線連接，每一個區(qū)域包括功能塊和至少一個總線節(jié)點，所述方法包括以下步驟允許所述時鐘在所述集成電路上的各區(qū)域之間時滯；以及使所述時鐘在所述集成電路上的各個區(qū)域范圍內(nèi)同步。
15.如權(quán)利要求14所述的方法，其特征在于把所述時鐘信號分配給每一個功能塊和總線節(jié)點；以及所述方法還包括在每一個功能塊和總線節(jié)點中插入預(yù)定的時鐘插入延時的步驟。
16.如權(quán)利要求14或15所述的方法，其特征在于還包括以下步驟將兩個或兩個以上總線節(jié)點連接到至少一個區(qū)域中的功能塊；以及這樣設(shè)置所述區(qū)域中的所述總線節(jié)點、使得第一個所述總線節(jié)點直接連接到所述功能塊而其余所述總線節(jié)點經(jīng)延時裝置連接到所述功能塊。
17.如權(quán)利要求16所述的方法，其特征在于所述延時裝置包括設(shè)置在所述各個總線節(jié)點和功能塊之間的時鐘橋。
18.如權(quán)利要求17所述的方法，其特征在于所述時鐘橋構(gòu)成所述功能塊的一部分。
19.如權(quán)利要求16至18中任何一項所述的方法，其特征在于所述第一總線節(jié)點連接到所述功能塊的中央部分。
20.如權(quán)利要求15至19中任何一項所述的方法，其特征在于每一個功能塊和總線節(jié)點的所述時鐘插入延時基本上相等。
21.如權(quán)利要求15至19中任何一項所述的方法，其特征在于一個功能塊或總線節(jié)點的所述時鐘插入延時按照預(yù)定量偏離另一個功能塊或總線節(jié)點的所述時鐘插入延時。
22.如權(quán)利要求21所述的方法，其特征在于所述預(yù)定量與所述時鐘插入延時加上或減去N個時鐘周期有關(guān)，其中N為零或正整數(shù)。
23.如權(quán)利要求14至22中任何一項所述的方法，其特征在于根據(jù)連接到所述通信總線的所述最大功能塊的大小來選擇所述時鐘插入延時。
24.如權(quán)利要求14至23中任何一項所述的方法，其特征在于還包括以下步驟將兩個或兩個以上總線節(jié)點(53b、53c、53d)連接到至少一個區(qū)域中的功能塊(50b)，每一個所述總線節(jié)點(53b、53c、53d)具有基本上相等的時鐘插入延時(55b、55c、55d)，所述總線節(jié)點的所述時鐘插入延時(55b、55c、55d)不同于所述功能塊(50b)的所述時鐘插入延時(57)；以及為所述區(qū)域中的所述時鐘信號選擇經(jīng)延時緩沖器(65)到達(dá)每一個所述總線節(jié)點(53b、53c、53d)的路由。
25.如權(quán)利要求24所述的方法，其特征在于所述功能塊(50b)的所述時鐘插入延時基本上等于由所述延時緩沖器(65)提供的所述延時與由各個總線節(jié)點提供的所述時鐘插入延時(55b、55c、55d)之和。
26.如權(quán)利要求14至25中任何一項所述的方法，其特征在于所述時鐘信號沿所述通信總線分配給每一個功能塊和總線節(jié)點。
27.一種集成電路，它包括多個區(qū)域；用于連接所述多個區(qū)域的總線；時鐘分配網(wǎng)絡(luò)，它配置成為時鐘信號選擇到達(dá)所述多個區(qū)域的路由；其特征在于所述時鐘分配網(wǎng)絡(luò)配置成在各個區(qū)域中以同步方式為所述時鐘信號選擇路由、而在各個區(qū)域之間以時滯方式為所述時鐘信號選擇路由。
28.如權(quán)利要求27所述的集成電路，其特征在于每一個區(qū)域包括功能塊和至少一個總線節(jié)點，把所述時鐘信號分配給所述每一個區(qū)域的所述功能塊及總線節(jié)點；以及每一個功能塊和總線節(jié)點被賦予預(yù)定的時鐘插入延時。
29.如權(quán)利要求27或28所述的集成電路，其特征在于至少一個區(qū)域具有連接到功能塊的兩個或兩個以上總線節(jié)點，第一個所述總線節(jié)點直接連接到所述功能塊、而其余所述總線節(jié)點經(jīng)延時裝置連接到所述功能塊。
30.如權(quán)利要求29所述的集成電路，其特征在于所述延時裝置包括設(shè)置在所述各個總線節(jié)點和功能塊之間的時鐘橋。
31.如權(quán)利要求30所述的集成電路，其特征在于所述時鐘橋構(gòu)成所述功能塊的一部分。
32.如權(quán)利要求29至31中任何一項所述的集成電路，其特征在于所述第一總線節(jié)點連接到所述功能塊的中央部分。
33.如權(quán)利要求28至32中任何一項所述的集成電路，其特征在于每一個功能塊和總線節(jié)點的所述時鐘插入延時基本上相等。
34.如權(quán)利要求28至32中任何一項所述的集成電路，其特征在于一個功能塊或總線節(jié)點的所述時鐘插入延時按照預(yù)定量偏離另一個功能塊或總線節(jié)點的所述時鐘插入延時。
35.如權(quán)利要求34所述的集成電路，其特征在于所述預(yù)定量與所述時鐘插入延時加上或減去N個時鐘周期有關(guān)，其中N為零或正整數(shù)。
36.如權(quán)利要求27至35中任何一項所述的集成電路，其特征在于根據(jù)連接到所述通信總線的所述最大功能塊的大小來選擇所述時鐘插入延時。
37.如權(quán)利要求27至36中任何一項所述的集成電路，其特征在于所述區(qū)域中至少一個具有連接到功能塊(50b)的兩個或兩個以上總線節(jié)點(53b、53c、53d)，每一個所述總線節(jié)點(53b、53c、53d)具有基本上相等的時鐘插入延時(55b、55c、55d)，所述總線節(jié)點的所述時鐘插入延時(55b、55c、55d)不同于所述功能塊(50b)的所述時鐘插入延時(57)；以及為所述區(qū)域中的所述時鐘信號選擇經(jīng)延時緩沖器(65)到達(dá)每一個所述總線節(jié)點(53b、53c、53d)的路由。
38.如權(quán)利要求37所述的集成電路，其特征在于所述功能塊(50b)的所述時鐘插入延時基本上等于由所述延時緩沖器(65)提供的所述延時與由各個總線節(jié)點提供的所述時鐘插入延時(55b、55c、55d)之和。
39.如權(quán)利要求27至38中任何一項所述的集成電路，其特征在于所述時鐘信號沿所述通信總線分配給每一個功能塊和總線節(jié)點。
40.一種降低集成電路中的峰值功率的方法，所述方法包括以下步驟將所述集成電路分為多個功能塊；向所述各個功能塊這樣分配時鐘信號、使得至少兩個功能塊采用彼此時滯的時鐘信號進(jìn)行工作、從而降低所述集成電路中的峰值功率。
41.一種設(shè)計集成電路的方法，所述方法包括以下步驟將所述集成電路分為多個區(qū)域，每一個區(qū)域具有功能塊和至少一個總線節(jié)點；利用通信總線連接所述區(qū)域；沿所述通信總線向所述各個功能塊分配時鐘信號；以及把預(yù)定的時鐘插入延時賦予每一個功能塊和總線節(jié)點。
全文摘要
一種用于集成電路的時鐘分配系統(tǒng)，它包括通過通信總線(12)連接的多個區(qū)域(1、2、3)。每一個區(qū)域包括功能塊(10a、10b、10c)以及用于將相應(yīng)的功能塊與通信總線(12)連接的至少一個總線節(jié)點(14a、14b、14c)。允許分配的時鐘信號(16)在區(qū)域之間時滯、但在各個區(qū)域范圍內(nèi)同步。將預(yù)定時鐘插入延時(20a、20b、20c、22a、22b、22c)插入每一個功能塊和總線節(jié)點。
文檔編號H04L12/56GK1613041SQ02808148
公開日2005年5月4日 申請日期2002年2月14日 優(yōu)先權(quán)日2001年2月14日
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