專利名稱：高速時鐘分配傳輸線網(wǎng)絡的制作方法
技術領域：
本發(fā)明涉及VLSI(特大規(guī)模集成電路)器件，例如，微處理器。
背景技術：
商用微處理器當前依靠千兆赫(gigahertz)量級的時鐘信號工作。當今VLSI設計的規(guī)模要求設計顧及時鐘偏移(skew)。時鐘偏移是時鐘信號到達集成電路的不同部分的相對時差。例如，在微處理器中，必須將全局時鐘信號分配給芯片的不同部分。必須將這個內部時鐘信號分配給大量時鐘引腳。隨著時鐘頻率升高，偏移可以成為一個限制因素。對于不斷升高的時鐘頻率，如過程變化、電源電壓脈動和溫度梯度那樣的許多不確定因素引起的時鐘偏移消耗掉時鐘周期的顯著部分。對于高性能同步電路，可以承受各種參數(shù)變化的高穩(wěn)定性的全局時鐘分配系統(tǒng)的設計變得越來越困難和耗時的任務。
因此，減小時鐘偏移是現(xiàn)有技術中的一個目標。RC分路網(wǎng)絡已經(jīng)成功地用于減小在過程變化下的時鐘偏移。人們已經(jīng)提出了三種寬脊(spine)分路(shunt)來減小極深驅動器樹的葉節(jié)點之間的偏移。有關內容可以參見，例如，N.A.Kurd等人的“Pentium4微處理器的數(shù)千兆赫時鐘計時電路”(N.A.Kurd，et al，“A Multigigahertz Clocking Scheme for the Pentium4Microprocessor”，IEEE Journal of Solid-State Circuits，Vol.36，No.11，Nov.2001 pp.1647-53)。其它人提出了用于全局時鐘分配的通過平衡H形樹驅動的時鐘網(wǎng)格。有關內容可以參見，例如，M.Orshansky、L.Milor、P.Chen、K.Keutzer和C.Hu的“空間芯片內門長變化對高速數(shù)字電路性能的影響”(M.Orshansky，L.Milor，P.Chen，K.Keutzer and C.Hu，Impact ofSpatial Intrachip Gate Length Variability on the Performance ofHigh-Speed Digital Circuit，IEEE trans.on CAD，p.544-553，vol.21，No.5，May2002)。
但是，當時鐘頻率升高到數(shù)千兆赫量級時，分路線的電感影響變得很明顯。在工業(yè)上使用時鐘網(wǎng)格來減小偏移。時鐘網(wǎng)格形成RC線網(wǎng)絡。在當前商用芯片，例如，4GHz Pentium4的時鐘頻率下，RC網(wǎng)絡的電感影響被忽略不計。但是，趨勢是朝電感影響不能再忽略不計的更高時鐘頻率方向發(fā)展。另外，例如，在10GHz時鐘速率下，芯片的兩個角落之間的渡越時間與時鐘周期相當。分路作用的RC模型在這樣的頻率下是無效的。分路的電感甚至可以使偏移更嚴重。
人們已經(jīng)提出了有源電路來解決時鐘偏移問題。具體例子包括如下。人們提出了相位檢測器和耦合振蕩器，用小于四分之一波長的分路將振蕩器鎖定在一起。有關內容可以參見Galton等人的“利用耦合振蕩器的時鐘分配”(Galton et al，“Clock Distribution Using Coupled Oscillators”，Proc.of ISCAS 1996，vol.3，pp.217-220)。人們還提出了利用相位檢測器和分布式鎖相環(huán)的有源反饋。有關內容可以參見Gutnik和Chandraksan的“利用分布式PLL的有源GHz時鐘網(wǎng)絡”(Gutnik and Chandraksan，“Active GHz ClockNetwork Using Distributed PLLs”，IEEE Journal of Solid-State Circuits，pp.1553-1560，Vol.36，No.11，Nov.2000)。人們提出了利用駐波振蕩器的組合時鐘生成和分配。有關內容可以參見O′Mahony等人的“利用耦合駐波振蕩器的10GHz時鐘分配網(wǎng)絡的設計”(O′Mahony et al，“Design of a 10GHzClock Distribution Network Using Coupled Standing-Wave Oscillators”，Proc.of DAC，pp.682-687，June2003)。與分配方波的傳統(tǒng)方案不同，這個工作分配正弦波。但是，O′Mahony等人的分配電路不使用全局時鐘信號源。取而代之，就地生成和分配時鐘脈沖。有關內容可以參見Wood等人的“旋轉行波振蕩器陣列一種新的時鐘技術”(Wood et al，“Rotary Traveling-WaveOscillator ArraysA New Clock Technology”，IEEE JSSC，pp.1654-1665，Nov.2001)。有源部件的使用可以成功地克服高時鐘頻率下的時鐘偏移。然而，與無源電路相比，有源部件手段產(chǎn)生了穩(wěn)定性問題，并且，在一些情況下，可能對制造期間的過程變化更敏感。

發(fā)明內容
本發(fā)明涉及時鐘分配方法，和VLSI電路包括時鐘分配網(wǎng)絡。在本發(fā)明的方法中，形成傳輸線的布線圖案，以便連接時鐘樹，和將周期性波形時鐘脈沖，最好，正弦波形用于控制時鐘偏移，甚至在延伸到千兆赫量級的頻率上。在本發(fā)明的示范性實施例中，覆蓋層包括連接時鐘分配樹的驅動器的差分傳輸線對。在本發(fā)明的示范性實施例中，H形樹時鐘分配電路被螺旋形傳輸線覆蓋，每條傳輸線通過差分導線實現(xiàn)和利用正弦駐波驅動，以將全局時鐘信號分配到芯片的就地區(qū)域。每條傳輸線連接H形樹中處在H形樹的同一層上的驅動器。在根據(jù)本發(fā)明實施例的VLSI芯片中，傳輸線覆蓋層將正弦時鐘信號傳送到就地轉換成數(shù)字時鐘信號的就地區(qū)域。因此，本發(fā)明提出了無源時鐘分配技術。由于差分傳輸線對過程變化相對不敏感，該技術是高穩(wěn)定性的。例如，當傳輸線進一步分開時，電容增大，而電感減小，提供了對過程變化敏感的自補償形式。
在被一組螺旋形傳輸線覆蓋的優(yōu)選H形樹實施例中，H形樹中的每個層與傳輸線連接。在覆蓋層中，可以使較短的螺旋形傳輸線較寬，和在較長的多組螺旋形傳輸線中逐漸變細。傳輸線的網(wǎng)絡的幾何結構由通過傳輸線互連的時鐘網(wǎng)絡的性質決定，和H形樹螺旋形傳輸線實施例提出了本領域的普通技術人員可以認識到的隨具有不同形狀的時鐘樹而協(xié)調地改變的例子。
本發(fā)明的實施例還包括優(yōu)化時鐘分配網(wǎng)絡。本發(fā)明提出了為單層和多層傳輸線時鐘分配網(wǎng)絡識別最佳總傳輸線面積的方法。


圖1(現(xiàn)有技術)是可以就地地用在本發(fā)明的時鐘分配網(wǎng)絡中將分配的正弦波時鐘信號轉換成方波以便用于VLSI電路中的就地寄存器的時鐘驅動器的方塊圖；圖2A和2B是例示本發(fā)明的優(yōu)選實施例時鐘分配電路的示意圖，其中，圖2A例示了H形樹時鐘分配網(wǎng)絡，和圖2B例示了分路圖2A中的H形樹時鐘分配網(wǎng)絡中的時鐘驅動器的分層傳輸線分路網(wǎng)絡；
圖3是用在圖2B的傳輸線分路網(wǎng)絡中的一對傳輸線的就地視圖；圖4例示了來自圖2A和2B的時鐘分配電路中的最低層時鐘驅動器的時鐘信號的就地分配；圖5是來自圖2A和2B的電路的兩個時鐘驅動器和來自圖2B的分路網(wǎng)絡的傳輸線分路的簡化電路圖；和圖6示出了圖5的電路模型的模擬波形。
優(yōu)選實施例詳述本發(fā)明提供了時鐘分配方法和電路，其為時鐘分配樹例如H形樹和分路時鐘分配樹中的一層的差分傳輸線分路，或更可取地，分路時鐘分配樹中的多層的多差分傳輸線分路形成的混合結構。時鐘脈沖作為周期性波例如正弦波的差分信號來分配。甚至在高頻，例如，10GHz和更高頻率上，本發(fā)明的時鐘分配方法也能夠將呈現(xiàn)極小偏移的輸出提供給時鐘分配樹的各個層。在本發(fā)明的VLSI電路中，就地地恢復方波時鐘信號和將其提供給電路各處的寄存器。
在優(yōu)選實施例中，H形時鐘分配電路通過傳輸線分路。在離散點上驅動傳輸線和將傳輸線彎曲成螺旋形圖案，以便鏈接H形樹時鐘分配網(wǎng)絡的時鐘驅動器。H形樹的時鐘驅動器逐層分路。時鐘驅動器之間的分路長度是波長的整數(shù)倍。對于傳輸線無損耗的理想情況，駐波可以將時鐘驅動器鎖定在零偏移上。對于有損耗分路，本發(fā)明的實施例為傳輸線提供了優(yōu)化線寬，以便根據(jù)解析偏移函數(shù)為多層網(wǎng)絡生成最小偏移。
按照本發(fā)明優(yōu)選實施例的時鐘分配方法和電路可以提供幾方面優(yōu)點。從傳輸線網(wǎng)絡到時鐘信號源沒有直接反饋路徑。傳輸線是線性網(wǎng)絡，因此，設計和優(yōu)化不牽涉到有源部件。另一個優(yōu)點是傳輸線中鎖定駐波的能量存儲能力可以減輕時鐘顫動。另外，由于傳輸線的諧振效應，網(wǎng)絡中的功耗也降低了。
現(xiàn)在參照附圖討論本發(fā)明的優(yōu)選實施例，同時，本領域的普通技術人員可以從優(yōu)選實施例的討論中體會到本發(fā)明的更寬方面。下面使用這些示意圖，和本領域的普通技術人員將了解這些示意圖。在優(yōu)選實施例中，將差分正弦波用于全局時鐘分配。正弦波簡化了對傳輸線的諧振現(xiàn)象的分析，使實現(xiàn)本發(fā)明的優(yōu)化方法成為可能。另外，差分信號提供了控制良好的電流返回環(huán)路，因此提高了電感值的可預測性。
在VLSI實施方案中，分配的正弦波時鐘信號必須就地轉換成方波信號。時鐘驅動器可以用于這種轉換。這樣的示范性驅動器分為兩級。用于轉換的示范性時鐘驅動器描述在，例如，O′Mahony等人的“利用耦合駐波振蕩器的10GHz時鐘分配網(wǎng)絡的設計”(O′Mahony et al，“Design of a 10GHz ClockDistri-bution Network Using Coupled Standing-Wave Oscillators”，DAC2003，pp.682-687，June2003)。
圖1是例示基于O′Mahony等人的論文的用于將正弦波就地轉換成方波的二級時鐘驅動器的方塊圖。第一級差分晶體管對10包括用于完全電流切換的小門控過驅動器。它放大和限制信號，因此，輸出幅度大體上獨立于輸入幅度。低通濾波器12衰減由限制放大器添加的諧波，否則會引起與幅度相關的偏移。正弦波-方波轉換器14形成第二級。正如O′Mahony的論文所指出的那樣，在正弦波-方波轉換器中使用交叉耦合反相器和分路電阻在工藝、溫度、頻率、和電源的變化范圍內可以實現(xiàn)控制良好的50％占空比。這種類型的二級時鐘驅動器可以實現(xiàn)低于1ps的與幅度相關的偏移。
在如下的優(yōu)選實施例的討論中，尤其，在優(yōu)選實施例中的優(yōu)化傳輸線線寬的討論中，將簡單線性變化模型用于表示關于線寬和晶體管長度的系統(tǒng)空間變化。對于芯片上的任意位置(x，y)，實際幾何參數(shù)是d＝d0+kxx+kyy，其中，d0是額定參數(shù)，和kx和ky分別是水平和垂直變化系數(shù)。假設在整個芯片上的最大變化是理想值的±10％。這種“準確定性”線性變化模型可以看作概率變化的“最差情況”的情形。正如本領域的普通技術人員可以體會到的那樣，當按照本發(fā)明實現(xiàn)線寬優(yōu)化時，可以用更復雜的變化模型取代這種簡單的模型。當分析優(yōu)選實施例的時鐘偏移量級和優(yōu)化時，對電源電壓脈動加以考慮。具體地說，假設電源電壓是在額定Vdd值的±10％以內的一組獨立隨機變量。
圖2A示出了H形樹時鐘分配網(wǎng)絡16，和圖2B示出了供圖2A的H形樹時鐘分配網(wǎng)絡16使用的傳輸線分路網(wǎng)絡18。由于兩個圖的重疊隱藏了H形樹網(wǎng)絡的結構，為了清楚起見，分別示出這些圖。H形樹網(wǎng)絡包括多個時鐘驅動器20N，其中的每一個屬于H形樹網(wǎng)絡中的三個層之一。來自每個層的多個驅動器被標成201，202，或203，在圖2B的傳輸線分路網(wǎng)絡18中也標出了標在圖2A中的相同驅動器。三條傳輸線221、222、和223中的每一條分路H形樹時鐘分配網(wǎng)絡16的相應層中的時鐘驅動器20N。
確定差分傳輸線221、222、和223分路中的固有頻率分路線的尺寸，以便減小時鐘驅動器201、202、和203之間的偏移。將傳輸線221、222、和223安排成分層傳輸線螺旋。如圖3所示，每個螺旋由一對多個波長長共面差分線對26組成，每個共面差分線對26包括相對于接地面28布置的分立導線261(clock+)和262(clock-)。傳輸線221、222、和223的螺旋形狀是由時鐘分配網(wǎng)絡的布局造成的。其它網(wǎng)絡可以生成不同的形狀。但是，只要滿足必要條件，可以使用任意形狀的傳輸線分路網(wǎng)絡。要滿足的必要條件是時鐘驅動器之間的傳輸線距離是分配的時鐘信號的波長的整數(shù)倍。
時鐘驅動器20N均勻分布在每個螺旋上，和兩個相鄰時鐘驅動器之間的間隔是一個波長。H形樹網(wǎng)絡16將正弦時鐘信號從處在其中心(例如，VLSI芯片的中心)的中央時鐘信號源30分配給所有時鐘驅動器20N。分路網(wǎng)絡18的共同差分傳輸線22N上的所有時鐘驅動器20N的信號到達時間是相同的。在VLSI實施方案中，如圖4所示，最低層時鐘驅動器201中的每一個與就地分配樹或網(wǎng)格34連接，將時鐘信號從最低層螺旋上的時鐘驅動器發(fā)送到VLSI電路中的無數(shù)計時元件36。
可以優(yōu)化傳輸線分路網(wǎng)絡18中的傳輸線221、222、和223?？梢栽O置由傳輸線221、222、和223構成差分線對26的尺寸、相對距離等的變化，以實現(xiàn)各層的偏移。在優(yōu)選實施例中生成最小偏移，而設計人員在仍然實現(xiàn)顯著優(yōu)點的同時，可以按照本發(fā)明實現(xiàn)次最佳的分路線網(wǎng)絡18。
概述本發(fā)明的傳輸線分路網(wǎng)絡18的設計方案將為本領域的普通技術人員尤其在VLSI實施方案中提供考慮綜合平衡的能力。例如，對于數(shù)量相同的布線(routing)面積，將對象驅動器指定給不同層上的螺旋可以對時鐘偏移產(chǎn)生不同影響。在下文中，將討論將布線資源分配給分路網(wǎng)絡18的不同層上的螺旋的最佳方式，以便在具有給定布線面積o的最低層螺旋上實現(xiàn)最小偏移。
優(yōu)化問題作為傳輸線221、222、和223螺旋尺寸確定問題來解決。假設存在如在圖2A和2B的實施例中那樣應用于H形樹的螺旋網(wǎng)絡。假設總布線面積是受到限制的。我們的目的是使時鐘分配網(wǎng)絡16的最低層上，即，在驅動器201上的偏移最小。對于i＝1到n，確定第i層上的螺旋的最佳線寬wi，以便使時鐘偏移最小。
將傳輸線221、222、和223的簡化電路模型顯示在圖5中，以便研究一個波長長傳輸線分路的偏移減小機制。在圖5中，驅動電阻為Rs和輸入相移(偏移)為Ф的兩個時鐘驅動器20N通過恰好一個波長長的RLGC(電阻、電感、電導、電容)傳輸線22N連接。兩個分立端上的輸出V1和V2通過分路傳輸線22N變得同步。
圖6示出了圖5的電路模型的模擬波形。如果假設輸入電壓Vs1和Vs2之間的輸入偏移Ф是30°，輸出V1和V2之間的最后偏移只有0.7°。在圖6中，兩個較大幅度曲線是偏移輸入電壓Vs1和Vs2。高度精確對準的兩個較小幅度曲線是輸出電壓V1和V2。假設輸入偏移較小和R＜ωL(其中，L是分路的電感值，R是分路的電阻值，和ω是時鐘頻率)，通過疊加傳輸線中的所有可能行波和駐波，可以獲得如下偏移表達式。
Δφ=1-eπRωL1+eπRωLφ---(1)]]>SPICE模擬用于核實方程(1)。從偏移方程(1)中可明顯看出，當R接近零時，傳輸線變得無耗損的。其結果是，ΔФ，即，電壓V1和V2之間的相移也接近零。兩個時鐘驅動器變得完全同步。當R接近無限大時，節(jié)點1和2是開斷的，此時，在該點不產(chǎn)生分路作用，和節(jié)點1和2之間的相移仍然保持輸入偏移Ф。
模型化該偏移表達式以描述與傳輸線連接的多個時鐘驅動器的分路作用特性的方程也可以在如下的假設下導出i)傳輸線無限長和在傳輸線上以一個波長的間隔均勻地隔開時鐘驅動器；和ii)每個電壓源的輸入相位是均勻分布在
之間的隨機數(shù)。由于是無限長傳輸線，可以假設存在精確相位分別為0和Ф的兩個節(jié)點a和b。然后，可以計算這兩個點的預期相位，和將預期值之差取作偏移。
假設驅動阻值比傳輸線的特征阻抗大得多和輸入偏移很小。利用導出方程(1)的相似技術，可以獲得如下偏移方程。
Δφ=1-e-3πRωL1+e-3πRωLφ---(2)]]>現(xiàn)在可以確定傳輸線的最佳面積。為了提供一個例子，假設一對共面銅傳輸線用于構建螺旋形分路。兩條平行差分導線具有240nm的高度、和w的相同寬度。它們之間的間隔是2μm，和導線比接地面高3.5μm。w的典型值從0.5到40μm的范圍。
快速場解算器用于獲取與頻率相關電阻R和電感L。線性遞歸用于獲取電阻/電感比R/L與線寬w之間的關系。R/L～1/w關系顯示極好的線性。
螺旋形分路網(wǎng)絡(模型化圖2B的網(wǎng)絡)的每個層的偏移函數(shù)可以重寫成Δφ=1-c1e-k1ω11+c1e-k1ω1φ---(4)]]>其中，wi是第i層螺旋的寬度，和ci、ki是與第i層螺旋有關的常數(shù)。最佳螺旋尺寸確定問題重寫成如下數(shù)學編程最小化Δφ=(((φ11-c1e-k1ω11+c1e-k1ω1)+φ2)1-c2e-k2ω21+c2e-k2ω2+φ3)...+φn)1-cne-knωn1+cne-knωn]]>Σi=1nliwi=A]]>s.t. (5)在編程(5)中，Фi是從第i-1層到第i層螺旋的信號傳播的偏移。L和wi是第i層的螺旋的長度和寬度。我們的目的是在最大布線面積約束A下使偏移最小。
如下的定理已經(jīng)得到證明。
定理f(w)=1-ce-k/w1+ce-k/w]]>在w∈[k2,∞)]]>上是凸(convex)函數(shù)，其中，k是正常數(shù)。
上面的定理提示，當傳輸線的導線足夠寬時，偏移～線寬的關系是凸的。為了使該編程是凸的，可以對每層螺旋施加一組最小線寬約束。
在進行的實驗中，每層網(wǎng)格的最小線寬被設置成0.6μm、1.3μm、1.3μm(從最低層到最高層)。將最小線寬約束應用于每層螺旋，可以獲得如下凸編程。
最小化Δφ=(((φ11-c1e-k1ω11+c1e-k1ω1)+φ2)1-c2e-k2ω21+c2e-k2ω2+φ3)...+φn)1-cne-knωn1+cne-knωn]]>Σi=1nliwi=A]]>s.t.w1＞m1，i∈(1，2，...，n)(6)由于編程(6)的凸特性，可以獲得如下定理。
定理編程(6)的就地最佳就是全局最佳。
根據(jù)上面的定理，如遞減下降和直線搜索方法那樣的許多數(shù)值方法可以用于解決這一類編程。在示范性實施例中，利用MATLAB的優(yōu)化軟件包解決這些編程。下面給出示范性實驗結果。
實驗結果在這些實驗中，芯片尺寸被設置成2cm×2cm、和三層螺旋(如圖2B所示的那個用于分路時鐘信號那樣)。時鐘頻率是10.3336GHz。波長恰好1cm。每個螺旋分別含有4、9和17個時鐘驅動器。合成平衡H形樹，以便將時鐘信號從芯片的中心分配給各時鐘驅動器。同一層螺旋上所有驅動器的設計到達時間是相同的。對于給定過程變化模型，這些模擬獲得了基于SPICE模擬的從一層到下一層的信號傳播的最差偏移。這些偏移用作凸編程中Фi的值。將布線面積標準化成具有1μm線寬的底層螺旋的面積。

表1.3層螺旋的每層螺旋的優(yōu)化線寬表1列出了不同總布線面積的每層螺旋的優(yōu)化線寬。W1、W2、和W3分別是第1層、第2層和第3層螺旋的最佳線寬。為了比較，我們還模擬了只使用底層螺旋分路H形樹的所有葉節(jié)點的單層螺旋網(wǎng)絡上的偏移。我們讓單層螺旋網(wǎng)絡具有與多層螺旋網(wǎng)絡相同的總布線面積。第5和6列是多層螺旋和單層螺旋的偏移。第7列示出了多層螺旋好于單層螺旋的偏移改善。當總布線面積小時，最佳配置優(yōu)選將布線資源分配給較高層網(wǎng)格。隨著布線面積逐漸增大，更多的資源被分配給底層網(wǎng)格。與單層螺旋相比，優(yōu)化多層螺旋可以將偏移減小40％。
這些模擬還比較了優(yōu)化多層螺旋網(wǎng)絡的功耗和單層螺旋的功耗。在表2中，第1行是多層螺旋的總布線面積；第2行和第3行列出了給定總布線面積的多層螺旋和單層螺旋的功耗。模擬結果表明，多層螺旋可以將功耗減小81％。

表2.功耗比較在模擬中還測試了優(yōu)化螺旋網(wǎng)絡抗電源電壓脈動的高穩(wěn)定性性。為了測試，在其額定值的10％范圍內通過隨機數(shù)獨立地擾動每個時鐘驅動器的電源電壓。對每個網(wǎng)絡進行5次實驗。最差情況偏移和平均情況偏移顯示在表3中。比較優(yōu)化多層螺旋和單層螺旋的偏移。表3的最后一列列出了平均情況偏移的改善。多層螺旋網(wǎng)絡將偏移改善高達55％。

表3.在電壓變化情況下的偏移當時鐘頻率偏離它的額定值或傳輸線的電長度自波長的整數(shù)倍變化時，傳輸線分路的諧振現(xiàn)象減弱了。其結果是，傳輸線分路的同步能力因此而變差。圖2A和2B的多層時鐘網(wǎng)絡的頻率響應特性也通過模擬作了測試。最低層傳輸線的線寬被設置成5μm寬和時鐘速率被設置成10.33GHz。輸出電壓的-3db帶寬是0.42GHz。在10.33GHz上，可以實現(xiàn)1.38°的最小偏移。在10.2GHz到10.5GHz的頻率范圍內，偏移位于2.5°到1.38°之間。
雖然已經(jīng)表示和描述了本發(fā)明的特定實施例，應該明白，對于本領域的普通技術人員其它的修改、替代和更換是顯而易見的。這樣的修改、替代和更換可以在不偏離應該由所附權利要求書決定的本發(fā)明的精神和范圍的情況下作出。
本發(fā)明的各種特征陳列在所述權利要求書中。
權利要求
1.一種VLSI時鐘分配電路，包含含有多個層的時鐘分配樹(16)，每個層中的多個驅動器具有離時鐘分配樹的中心基本相同的距離；和至少一組差分傳輸線(18)，該組差分傳輸線連接時鐘分配樹的共同層中的各驅動器，驅動器之間的差分傳輸線的長度是所述時鐘分配樹分配的時鐘信號的波長的整數(shù)倍。
2.根據(jù)權利要求1所述的方法，其中，所述至少一組差分傳輸線包含多組差分傳輸線。
3.根據(jù)權利要求2所述的方法，其中，驅動器之間的差分傳輸線的長度等于所述時鐘分配樹分配的時鐘信號的一個波長。
4.根據(jù)權利要求3所述的方法，其中，所述時鐘分配樹包含接收在其中心分配的時鐘信號的H型樹，和所述多組差分傳輸線中的每一組包含連接H形樹的共同層上的驅動器的螺旋。
5.根據(jù)權利要求4所述的方法，其中，多組傳輸線的寬度被優(yōu)化成使所述時鐘分配樹中的各驅動器之間的偏移最小。
6.根據(jù)權利要求2所述的方法，其中，所述時鐘分配樹包含接收在其中心分配的時鐘信號的H型樹，和所述多組差分傳輸線中的每一組包含連接H形樹的共同層上的驅動器的螺旋。
7.根據(jù)權利要求6所述的方法，其中，多組傳輸線的寬度被優(yōu)化成使所述時鐘分配樹中的各驅動器之間的偏移最小。
8.根據(jù)權利要求7所述的方法，進一步包含在所述時鐘分配樹的中心上提供作為正弦時鐘信號的所述時鐘信號的時鐘信號源。
9.根據(jù)權利要求8所述的方法，其中，與所述多組差分傳輸線的最低層螺旋連接的驅動器包含正弦波-方波轉換器。
10.根據(jù)權利要求9所述的方法，進一步包含從與最低層螺旋連接的所述驅動器接收方波時鐘信號的就地分配網(wǎng)絡。
11.一種VLSI時鐘分配電路，包含用于在VLSI電路中的各時鐘驅動器之間分配來自時鐘信號源的時鐘信號的時鐘分配樹裝置；和減小各時鐘驅動器之間的偏移的傳輸線分路網(wǎng)絡裝置。
12.根據(jù)權利要求11所述的裝置，其中，所述傳輸線分路網(wǎng)絡裝置最佳地減小各時鐘驅動器之間的偏移。
13.一種在VLSI電路中分配時鐘信號的方法，該方法包含如下步驟通過多層時鐘分配樹在VLSI電路中的各時鐘驅動器之間分配正弦時鐘信號；和用差分傳輸線分路時鐘分配樹的每個公共層中的時鐘驅動器，其中，每個時鐘驅動器之間的差分傳輸線的長度是時鐘信號的整數(shù)倍。
全文摘要
本發(fā)明在于時鐘分配方法，和VLSI電路包括時鐘分配網(wǎng)絡。在本發(fā)明的方法中，制作傳輸線的布線圖案(18)，以便連接時鐘樹，和將周期性波形時鐘脈沖，最好，正弦波形用于控制時鐘偏移，甚至在延伸到千兆赫量級的頻率上。在本發(fā)明的示范性實施例中，覆蓋層包括連接時鐘分配樹(16)中的各驅動器的差分傳輸線對。在本發(fā)明的示范性實施例中，H形樹時鐘分配電路(16)被螺旋形傳輸線(18)覆蓋，每條傳輸線通過差分導線實現(xiàn)和利用正弦駐波驅動，以便將全局時鐘信號分配到芯片的各就地區(qū)域。每條傳輸線(18)連接H形樹中處在H形樹的同一層上的驅動器(20)。在根據(jù)本發(fā)明實施例的VLSI芯片中，傳輸線覆蓋層將正弦時鐘信號傳送到就地轉換成數(shù)字時鐘信號的就地區(qū)域。因此，本發(fā)明提出了無源時鐘分配技術。
文檔編號H03B5/00GK1998138SQ200580020428
公開日2007年7月11日 申請日期2005年5月23日 優(yōu)先權日2004年5月24日
發(fā)明者陳中寬, 陳宏宇 申請人:加利福尼亞大學董事會