本發(fā)明屬于服務(wù)器技術(shù)領(lǐng)域，尤其涉及一種服務(wù)器主板抗電磁干擾電路。

背景技術(shù)：

電磁騷擾((electromagneticcompatibility，emi)是一項(xiàng)嚴(yán)重并不斷增長的環(huán)境污染形式，其影響小至廣播接收時產(chǎn)生的讓人厭煩的噼啪聲，大至安全至關(guān)重要的控制系統(tǒng)崩潰而可能導(dǎo)致致命的事故，而輻射騷擾是電磁騷擾中最重要的干擾形式。

在服務(wù)器的主板中會使用大量的clock信號，經(jīng)常會使用clockbuffer芯片，對晶振提供的clock進(jìn)行擴(kuò)容和增強(qiáng)。其通過一顆clockbuffer芯片，將1路50m的clock信號轉(zhuǎn)為4路50mclock信號，但是由于每款產(chǎn)品的設(shè)計(jì)需要不同，常常出現(xiàn)轉(zhuǎn)出的4路信號并不能完全使用，例如clk3沒有被使用，該clk3線路上的電阻和電容沒有上件，造成clockbuffer芯片的這一條clock輸出線路懸空。

對clock信號中沒有使用的clock輸出線路進(jìn)行懸空處理，工作信號斷開，由于clock信號為高頻信號，即使線路被斷開，高頻信號仍要形成從源端到終端完整的回路，懸空的pin腳或者高速線路，在電磁場的作用下，和地之間產(chǎn)生寄生電容來“連通”回路，此時懸空的pin腳或者高速線路類似于“天線效應(yīng)”，返回電流路徑變大，返回電流通過寄生參數(shù)向外圍擴(kuò)散，產(chǎn)生嚴(yán)重的emi問題。

同時，服務(wù)器主板背面離機(jī)箱壁很近，當(dāng)高頻雜訊電流借助等效電容，大量流入機(jī)箱殼體，當(dāng)雜訊電流流到機(jī)箱縫隙時，會加大輻射效應(yīng)，進(jìn)一步導(dǎo)致嚴(yán)重的emi問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種服務(wù)器主板抗電磁干擾電路，旨在解決現(xiàn)有技術(shù)中clockbuffer芯片懸空的pin腳或者高速線路類似于“天線效應(yīng)”，返回電流路徑變大，返回電流通過寄生參數(shù)向外圍擴(kuò)散，產(chǎn)生嚴(yán)重的emi，以及機(jī)箱側(cè)壁與clockbuffer芯片產(chǎn)生串?dāng)_的問題。

本發(fā)明是這樣實(shí)現(xiàn)的，一種服務(wù)器主板抗電磁干擾電路，所述服務(wù)器主板抗電磁干擾電路包括clockbuffer芯片，所述clockbuffer芯片設(shè)置在服務(wù)器主板的正面；

所述clockbuffer芯片設(shè)有管腳buf_in、管腳clko、管腳clk1、管腳clk2、管腳clk3、管腳gnd、管腳vdd和管腳oe；

所述管腳buf_in連接clock信號輸入端，所述管腳clko、管腳clk1和管腳clk2分別對應(yīng)連接至clock信號輸出端，所述管腳clk3引出的clock信號輸出線路處于懸空狀態(tài)；

所述管腳clk3引出的clock信號輸出線路上設(shè)有返回通路，所述返回通路包括一匹配電阻r。

作為一種改進(jìn)的方案，所述管腳clk3與所述clock信號輸出線路的懸空端之間設(shè)有第一電流節(jié)點(diǎn)，所述第一電流節(jié)點(diǎn)引出的線路上設(shè)有所述匹配電阻r，所述匹配電阻r的另一端接地。

作為一種改進(jìn)的方案，所述管腳buf_in與所述clock信號輸入端之間的線路上設(shè)有電阻r1。

作為一種改進(jìn)的方案，所述管腳clk0與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻r2；

所述電阻r2與所述管腳clko之間的線路上設(shè)有第二電流節(jié)點(diǎn)，所述第二電流節(jié)點(diǎn)引出的線路上設(shè)有電容c1,所述電容c1的另一端接地。

作為一種改進(jìn)的方案，所述管腳clk1與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻r3；

所述電阻r3與所述管腳clk1之間的線路上設(shè)有第三電流節(jié)點(diǎn)，所述第三電流節(jié)點(diǎn)引出的線路上設(shè)有電容c2,所述電容c2的另一端接地。

作為一種改進(jìn)的方案，所述管腳clk2與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻r4；

所述電阻r4與所述管腳clk2之間的線路上設(shè)有第四電流節(jié)點(diǎn)，所述第四電流節(jié)點(diǎn)引出的線路上設(shè)有電容c3,所述電容c3的另一端接地。

作為一種改進(jìn)的方案，所述匹配電阻設(shè)置在靠近所述管腳clk3的位置。

作為一種改進(jìn)的方案，所述返回通路的電流由clockbuffer芯片發(fā)出端流向匹配電阻，再經(jīng)由地平面、然后返回clockbuffer芯片發(fā)出端。

作為一種改進(jìn)的方案，所述匹配電阻的阻值為50歐姆。

在本發(fā)明實(shí)施例中，服務(wù)器主板抗電磁干擾電路包括clockbuffer芯片；所述clockbuffer芯片設(shè)有管腳buf_in、管腳clko、管腳clk1、管腳clk2、管腳clk3、管腳gnd、管腳vdd和管腳oe；所述管腳buf_in連接clock信號輸入端，所述管腳clko、管腳clk1和管腳clk2分別對應(yīng)連接至clock信號輸出端，所述管腳clk3引出的clock信號輸出線路處于懸空狀態(tài)；所述管腳clk3引出的clock信號輸出線路上設(shè)有返回通路，所述返回通路包括一匹配電阻r，從而解決了懸空clock線路引起的電磁干擾問題，降低了服務(wù)器產(chǎn)品電磁兼容認(rèn)證風(fēng)險(xiǎn)，提高產(chǎn)品品質(zhì)。

附圖說明

圖1是本發(fā)明提供的服務(wù)器主板抗電磁干擾電路的電路示意圖；

圖2是本發(fā)明提供的返回通路的示意圖；

其中，1-第一電流節(jié)點(diǎn)，2-第二電流節(jié)點(diǎn)，3-第三電流節(jié)點(diǎn)，4-第四電流節(jié)點(diǎn)。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

圖1示出了本發(fā)明提供的服務(wù)器主板抗電磁干擾電路的電路示意圖，為了便于說明，圖中僅給出了與本發(fā)明相關(guān)的部分。

服務(wù)器主板抗電磁干擾電路包括clockbuffer芯片，所述clockbuffer芯片設(shè)置在服務(wù)器主板的正面；

所述clockbuffer芯片設(shè)有管腳buf_in、管腳clko、管腳clk1、管腳clk2、管腳clk3、管腳gnd、管腳vdd和管腳oe；

所述管腳buf_in連接clock信號輸入端，所述管腳clko、管腳clk1和管腳clk2分別對應(yīng)連接至clock信號輸出端，所述管腳clk3引出的clock信號輸出線路處于懸空狀態(tài)；

所述管腳clk3引出的clock信號輸出線路上設(shè)有返回通路，所述返回通路包括一匹配電阻r。

其中，管腳clk3與所述clock信號輸出線路的懸空端之間設(shè)有第一電流節(jié)點(diǎn)，所述第一電流節(jié)點(diǎn)引出的線路上設(shè)有所述匹配電阻r，所述匹配電阻r的另一端接地。

在該實(shí)施例中，將clockbuffer芯片設(shè)置在服務(wù)器主板正面，clockbuffer芯片和懸空線路形成雜訊電流將不容易通過等效電容，流到機(jī)箱壁上，大大降低了emi風(fēng)險(xiǎn)。

結(jié)合圖1所示，各個管腳之間的線路連接關(guān)系為：

管腳buf_in與所述clock信號輸入端之間的線路上設(shè)有電阻r1；

管腳clk0與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻r2；

所述電阻r2與所述管腳clko之間的線路上設(shè)有第二電流節(jié)點(diǎn)，所述第二電流節(jié)點(diǎn)引出的線路上設(shè)有電容c1,所述電容c1的另一端接地；

管腳clk1與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻r3；

所述電阻r3與所述管腳clk1之間的線路上設(shè)有第三電流節(jié)點(diǎn)，所述第三電流節(jié)點(diǎn)引出的線路上設(shè)有電容c2,所述電容c2的另一端接地；

管腳clk2與對應(yīng)的clock信號輸出端之間的線路上設(shè)有電阻r4；

所述電阻r4與所述管腳clk2之間的線路上設(shè)有第四電流節(jié)點(diǎn)，所述第四電流節(jié)點(diǎn)引出的線路上設(shè)有電容c3,所述電容c3的另一端接地。

在本發(fā)明實(shí)施例中，如圖1所示，上述由管腳clk3引出的線路為懸空狀態(tài)，在具體的電路上進(jìn)行相應(yīng)的類似“del_4u”的標(biāo)記，在此不再贅述。

在本發(fā)明實(shí)施例中，匹配電阻設(shè)置在靠近所述管腳clk3的位置，這樣設(shè)置的目的是：提高對雜訊電流的屏幕。

其中，上述匹配電阻與地面的接觸方式為面接觸，不能單孔接到下面的底層，接地平面整個呈現(xiàn)環(huán)形布置，進(jìn)一步增強(qiáng)對雜訊源的屏蔽效果，同時可以提供回流路徑。

在該實(shí)施例中，阻值選取傳輸線的阻抗值，降低emi的效果是最好的，匹配電阻設(shè)置為50歐姆，使用匹配電阻的理論依據(jù)是：當(dāng)高速信號在傳輸線上傳輸時，如果遭遇阻抗不匹配，會引起部分信號能量反射，信號反射也是引起emi的一個重要原因。

在本發(fā)明實(shí)施例中，如圖2所示，返回通路的電流由clockbuffer芯片發(fā)出端流向匹配電阻，再經(jīng)由服務(wù)器主板地平面、然后返回clockbuffer芯片發(fā)出端。

在本發(fā)明實(shí)施例中，服務(wù)器主板抗電磁干擾電路包括clockbuffer芯片；所述clockbuffer芯片設(shè)有管腳buf_in、管腳clko、管腳clk1、管腳clk2、管腳clk3、管腳gnd、管腳vdd和管腳oe；所述管腳buf_in連接clock信號輸入端，所述管腳clko、管腳clk1和管腳clk2分別對應(yīng)連接至clock信號輸出端，所述管腳clk3引出的clock信號輸出線路處于懸空狀態(tài)；所述管腳clk3引出的clock信號輸出線路上設(shè)有返回通路，所述返回通路包括一匹配電阻r，從而解決了懸空clock線路引起的電磁干擾問題，降低了服務(wù)器產(chǎn)品電磁兼容認(rèn)證風(fēng)險(xiǎn)，提高產(chǎn)品品質(zhì)。

以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。