1.一種抗單粒子翻轉的同步置位D觸發(fā)器，其特征在于，所述同步置位D觸發(fā)器包括：
時鐘信號輸入電路、置位信號輸入電路、主鎖存器緩沖電路、從鎖存器緩沖電路、主鎖存器及從鎖存器，所述主鎖存器和所述從鎖存器均為雙模冗余加固的鎖存器；
所述同步置位D觸發(fā)器有三個輸入端和兩個輸出端，三個所述輸入端分別為時鐘信號輸入端CLK、置位信號輸入端S和數據信號輸入端D，兩個所述輸出端分別為第一輸出端Q和第二輸出端QN；
所述時鐘信號輸入電路分別與所述時鐘信號輸入端CLK、所述置位信號輸入電路、所述主鎖存器和所述從鎖存器連接；
所述置位信號輸入電路還分別與所述置位信號輸入端S、所述主鎖存器和所述從鎖存器連接；
所述主鎖存器緩沖電路分別與所述數據信號輸入端D、所述主鎖存器連接；
所述從鎖存器緩沖電路分別與所述主鎖存器、所述從鎖存器連接；
所述從鎖存器還與所述第一輸出端Q及所述第二輸出端QN連接。
2.如權利要求1所述的抗單粒子翻轉的同步置位D觸發(fā)器，其特征在于，所述時鐘信號輸入電路有一個輸入端和一個輸出端，一個所述輸入端為所述時鐘信號輸入端CLK，一個所述輸出端為CLK1；
所述時鐘信號輸入電路由第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管組成；
所述第一PMOS管、所述第二PMOS管的襯底接電源VDD，所述第一NMOS管、所述第二NMOS管的襯底接地；
所述第一PMOS管的柵極Pg1連接所述時鐘信號輸入端CLK，源極Ps1接電源VDD，漏極Pd1連接所述第二PMOS管的源極Ps2；所述第二PMOS管的柵極Pg2連接所述時鐘信號輸入端CLK，漏極Pd2連接CLK1；所述第一NMOS管的柵極Ng1連接所述時鐘信號輸入端CLK，源極Ns1連接所述第二NMOS管的漏極Nd2，漏極Nd1連接CLK1；所述第二NMOS管的柵極Ng2連接所述時鐘信號輸入端CLK，源極Ns2接地。
3.如權利要求2所述的抗單粒子翻轉的同步置位D觸發(fā)器，其特征在于，所述置位信號輸入電路有一個輸入端和一個輸出端，一個所述輸入端為所述置位信號輸入端S，一個所述輸出端為S1；
所述置位信號輸入電路由第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管組成；
所述第三PMOS管、所述第四PMOS管的襯底接電源VDD，所述第三NMOS管、所述第四NMOS管的襯底接地；
所述第三PMOS管的柵極Pg3連接所述置位信號輸入端S，源極Ps3接電源VDD，漏極Pd3連接所述第四PMOS管的源極Ps4；所述第四PMOS管的柵極Pg4連接所述置位信號輸入端S，漏極Pd4連接S1；所述第三NMOS管的柵極Ng3連接所述置位信號輸入端S，源極Ns3連接所述第四NMOS管的漏極Nd4，漏極Nd3連接S1；所述第四NMOS管的柵極Ng4連接所述置位信號輸入端S，源極Ns4接地。
4.如權利要求3所述的抗單粒子翻轉的同步置位D觸發(fā)器，其特征在于，所述主鎖存器緩沖電路有一個輸入端和兩個輸出端，一個所述輸入端為所述數據信號輸入端D，兩個所述輸出端分別為D1和D2；
所述主鎖存器緩沖電路由第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管組成；
所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第八PMOS管、所述第九PMOS管、所述第十PMOS管、所述第十一PMOS管、所述第十二PMOS管的襯底接電源VDD，所述第五NMOS管、所述第六NMOS管、所述第七NMOS管、所述第八NMOS管、所述第九NMOS管、所述第十NMOS管、所述第十一NMOS管、所述第十二NMOS管的襯底接地；
所述第五PMOS管的柵極Pg5連接所述數據信號輸入端D，源極Ps5接電源VDD，漏極Pd5分別連接第六PMOS管的柵極Pg6、第五NMOS管的漏極Nd5、第六NMOS管的柵極Ng6；所述第五NMOS管的柵極Ng5連接所述數據信號輸入端D，源極Ns5接地；所述第六PMOS管的源極Ps6接電源VDD，漏極Pd6分別連接第七PMOS管的柵極Pg7、第六NMOS管的漏極Nd6、第七NMOS管的柵極Ng7；所述第六NMOS管源極Ns6接地；所述第七PMOS管的源極Ps7接電源VDD，漏極Pd7分別連接第八PMOS管的柵極Pg8、第七NMOS管的漏極Nd7、第八NMOS管的柵極Ng8；所述第七NMOS管源極Ns7接地；所述第八PMOS管的源極Ps8接電源VDD，漏極Pd8分別連接第八NMOS管的漏極Nd8及D1；所述第八NMOS管的源極Ns8接地；
所述第九PMOS管的柵極Pg9連接所述數據信號輸入端D，源極Ps9接電源VDD，漏極Pd9分別連接所述第十PMOS管的柵極Pg10、所述第九NMOS管的漏極Nd9、所述第十二NMOS管的柵極Ng12；所述第九NMOS管的柵極Ng9分別連接所述第十PMOS管的漏極Pd10、所述第十一PMOS管的柵極Pg11、所述第十NMOS管的漏極Nd10，源極Ns9接地；所述第十PMOS管的源極Ps10接電源VDD；所述第十NMOS管的柵極Ng10分別連接所述第十一PMOS管的漏極Pd11、所述第十二PMOS管的柵極Pg12、所述第十一NMOS管的漏極Nd11，源極Ns10接地；所述第十一PMOS管的源極Ps11接電源VDD；所述第十一NMOS管的柵極Ng11分別連接所述第十二PMOS管的漏極Pd12、所述第十二NMOS管的漏極Nd12、數據信號輸入端D及D2，源極Ns11接地；所述第十二PMOS管的源極Ps12接電源VDD；所述第十二NMOS管的源極Ns12接地。
5.如權利要求4所述的抗單粒子翻轉的同步置位D觸發(fā)器，其特征在于，所述主鎖存器有十二個輸入端和一個輸出端，其中，四個所述輸入端分別與所述時鐘信號輸入端CLK連接，四個所述輸入端分別與CLK1連接，兩個所述輸入端分別與S1連接，一個所述輸入端與D1連接，一個所述輸入端與D2連接；一個所述輸出端為D3；
所述主鎖存器由第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第二十PMOS管、第二十一PMOS管、第二十二PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管組成；
所述第十三PMOS管、所述第十四PMOS管、所述第十五PMOS管、所述第十六PMOS管、所述第十七PMOS管、所述第十八PMOS管、所述第十九PMOS管、所述第二十PMOS管、所述第二十一PMOS管、所述第二十二PMOS管、所述第二十三PMOS管、所述第二十四PMOS管、所述第二十五PMOS管的襯底接電源VDD，所述第十三NMOS管、所述第十四NMOS管、所述第十五NMOS管、所述第十六NMOS管、所述第十七NMOS管、所述第十八NMOS管、所述第十九NMOS管、所述第二十NMOS管、所述第二十一NMOS管、所述第二十二NMOS管、所述第二十三NMOS管的襯底接地；
所述第十三NMOS管的柵極Ng13連接CLK，源極Ns13分別連接第十三PMOS管的源極Ps13及D1，漏極Nd13分別連接所述第十三PMOS管的漏極Pd13、所述第十六NMOS管的源極Ns16、所述第十六PMOS管的源極Ps16、所述第十七NMOS管的柵極Ng17、所述第十八PMOS管的柵極Pg18、所述第十九NMOS管的柵極Ng19、所述第二十PMOS管的柵極Pg20；所述第十三PMOS管的柵極Pg13連接CLK1；所述第十四NMOS管的柵極Ng14連接CLK，源極Ns14分別連接第十四PMOS管的源極Ps14及D2，漏極Nd14分別連接所述第十四PMOS管的漏極Pd14、所述第十五NMOS管的源極Ns15、所述第十五PMOS管的源極Ps15、所述第十七PMOS管的柵極Pg17、所述第十八NMOS管的柵極Ng18、所述第十九PMOS管的柵極Pg19、所述第二十NMOS管的柵極Ng20；所述第十四PMOS管的柵極Pg14連接CLK1；
所述第十五NMOS管的柵極Ng15連接CLK1，漏極Nd15分別連接所述第十五PMOS管的漏極Pd15、所述第二十一PMOS管的漏極Pd21、所述第二十一NMOS管的漏極Nd21、所述第二十三PMOS管的漏極Pd23；所述第十五PMOS管的柵極Pg15連接CLK；所述第十六NMOS管的柵極Ng16連接CLK1，漏極Nd16分別連接所述第十六PMOS管的漏極Pd16、所述第二十二PMOS管的漏極Pd22、所述第二十二NMOS管的漏極Nd22、所述第二十四PMOS管的漏極Pd24；所述第十六PMOS管的柵極Pg16連接CLK；
所述第十七PMOS管的源極Ps17接電源VDD，漏極Pd17連接所述第十八PMOS管的源極Ps18；所述第十八PMOS管的漏極Pd18分別連接所述第十七NMOS管的漏極Nd17、所述第二十一NMOS管的柵極Ng21、所述第二十二PMOS管的柵極Pg22、所述第二十五PMOS管的柵極Pg25、所述第二十三NMOS管的柵極Ng23；所述第十七NMOS管的源極Ns17連接所述第十八NMOS管的漏極Nd18；所述第十八NMOS管的源極Ns18接地；所述第十九PMOS管的源極Ps19接電源VDD，漏極Pd19連接所述第二十PMOS管的源極Ps20；所述第二十PMOS管的漏極Pd20分別連接所述第十九NMOS管的漏極Nd19、所述第二十一PMOS管的柵極Pg21、所述第二十二NMOS管的柵極Ng22；所述第十九NMOS管的源極Ns19連接所述第二十NMOS管的漏極Nd20；所述第二十NMOS管的源極Ns20接地；
所述第二十一PMOS管的源極Ps21接電源VDD；所述第二十一NMOS管的源極Ns21接地；所述第二十二PMOS管的源極Ps22接電源VDD；所述第二十二NMOS管的源極Ns22接地；所述第二十三PMOS管的柵極Pg23連接S1，源極Ps23接電源VDD；所述第二十四PMOS管的柵極Pg24連接S1，源極Ps24接電源VDD；所述第二十五PMOS管的源極Ps25接電源VDD，漏極Pd25分別連接第二十三NMOS管的漏極Nd23及D3；所述第二十三NMOS管的源極Ns23接地。
6.如權利要求5所述的抗單粒子翻轉的同步置位D觸發(fā)器，其特征在于，所述從鎖存器緩沖電路有一個輸入端和兩個輸出端，一個所述輸入端連接D3，兩個所述輸出端分別為D4和D5；
所述從鎖存器緩沖電路由第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第三十PMOS管、第三十一PMOS管、第三十二PMOS管、第三十三PMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS、第三十NMOS管、第三十一NMOS管組成；
所述第二十六PMOS管、所述第二十七PMOS管、所述第二十八PMOS管、所述第二十九PMOS管、所述第三十PMOS管、所述第三十一PMOS管、所述第三十二PMOS管、所述第三十三PMOS管的襯底接電源VDD，所述第二十四NMOS管、所述第二十五NMOS管、所述第二十六NMOS管、所述第二十七NMOS管、所述第二十八NMOS管、所述第二十九NMOS、所述第三十NMOS管、所述第三十一NMOS管的襯底接地；
所述第二十六PMOS管的柵極Pg26連接D3，源極Ps26接電源VDD，漏極Pd26分別連接第二十七PMOS管的柵極Pg27、第二十四NMOS管的漏極Nd24、第二十五NMOS管的柵極Ng25；所述第二十四NMOS管的柵極Ng24連接D3，源極Ns24接地；所述第二十七PMOS管的源極Ps27接電源VDD，漏極Pd27分別連接所述第二十八PMOS管的柵極Pg28、第二十五NMOS管的漏極Nd25、第二十六NMOS管的柵極Ng26；所述第二十五NMOS管源極Ns25接地；所述第二十八PMOS管的源極Ps28接電源VDD，漏極Pd28分別連接第二十九PMOS管的柵極Pg29、第二十六NMOS管的漏極Nd26、第二十七NMOS管的柵極Ng27；所述第二十六NMOS管源極Ns26接地；所述第二十九PMOS管的源極Ps29接電源VDD，漏極Pd29分別連接第二十七NMOS管的漏極Nd27及D4；所述第二十七NMOS管的源極Ns27接地；
所述第三十PMOS管的柵極Pg30連接D3，源極Ps30接電源VDD，漏極Pd30分別連接所述第三十一PMOS管的柵極Pg31、所述第二十八NMOS管的漏極Nd28、所述第三十一NMOS管的柵極Ng31；所述第二十八NMOS管的柵極Ng28分別連接所述第三十一PMOS管的漏極Pd31、所述第三十二PMOS管的柵極Pg32、所述第二十九NMOS管的漏極Nd29，源極Ns28接地；所述第三十一PMOS管的源極Ps31接電源VDD；所述第二十九NMOS管的柵極Ng29分別連接所述第三十二PMOS管的漏極Pd32、所述第三十三PMOS管的柵極Pg33、所述第三十NMOS管的漏極Nd30，源極Ns29接地；所述第三十二PMOS管的源極Ps32接電源VDD；所述第三十NMOS管的柵極Ng30分別連接所述第三十三PMOS管的漏極Pd33、所述第三十一NMOS管的漏極Nd31、D3及D5，源極Ns30接地；所述第三十三PMOS管的源極Ps33接電源VDD；所述第三十一NMOS管的源極Ns31接地。
7.如權利要求6所述的抗單粒子翻轉的同步置位D觸發(fā)器，其特征在于，所述從鎖存器有十個輸入端和兩個輸出端，其中，四個所述輸入端分別與所述時鐘信號輸入端CLK連接，四個所述輸入端分別與CLK1連接，一個所述輸入端與D4連接，一個所述輸入端與D5連接；兩個所述輸出端分別為所述第一輸出端Q和所述第二輸出端QN；
所述從鎖存器由第三十四PMOS管、第三十五PMOS管、第三十六PMOS管、第三十七PMOS管、第三十八PMOS管、第三十九PMOS管、第四十PMOS管、第四十一PMOS管、第四十二PMOS管、第四十三PMOS管、第四十四PMOS管、第三十二NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四十一NMOS管、第四十二NMOS管組成；
所述第三十四PMOS管、所述第三十五PMOS管、所述第三十六PMOS管、所述第三十七PMOS管、所述第三十八PMOS管、所述第三十九PMOS管、所述第四十PMOS管、所述第四十一PMOS管、所述第四十二PMOS管、所述第四十三PMOS管、所述第四十四PMOS管的襯底接電源VDD，所述第三十二NMOS管、所述第三十三NMOS管、所述第三十四NMOS管、所述第三十五NMOS管、所述第三十六NMOS管、所述第三十七NMOS管、所述第三十八NMOS管、所述第三十九NMOS管、所述第四十NMOS管、所述第四十一NMOS管、所述第四十二NMOS管的襯底接地；
所述第三十二NMOS管的柵極Ng32連接CLK1，源極Ns32分別連接第三十四PMOS管的源極Ps34及D4，漏極Nd32分別連接所述第三十四PMOS管的漏極Pd34、所述第三十五NMOS管的源極Ns35、所述第三十七PMOS管的源極Ps37、所述第三十六NMOS管的柵極Ng36、所述第三十九PMOS管的柵極Pg39、所述第三十八NMOS管的柵極Ng38、所述第四十一PMOS管的柵極Pg41；所述第三十四PMOS管的柵極Pg34連接CLK；所述第三十三NMOS管的柵極Ng33連接CLK1，源極Ns33分別連接第三十五PMOS管的源極Ps35及D5，漏極Nd33分別連接所述第三十五PMOS管的漏極Pd35、所述第三十四NMOS管的源極Ns34、所述第三十六PMOS管的源極Ps36、所述第三十八PMOS管的柵極Pg38、所述第三十七NMOS管的柵極Ng37、所述第四十PMOS管的柵極Pg40、所述第三十九NMOS管的柵極Ng39；所述第三十五PMOS管的柵極Pg35連接CLK；
所述第三十四NMOS管的柵極Ng34連接CLK，漏極Nd34分別連接所述第三十六PMOS管的漏極Pd36、所述第四十二PMOS管的漏極Pd42、所述第四十NMOS管的漏極Nd40；所述第三十六PMOS管的柵極Pg36連接CLK1；所述第三十五NMOS管的柵極Ng35連接CLK，漏極Nd35分別連接所述第三十七PMOS管的漏極Pd37、所述第四十三PMOS管的漏極Pd43、所述第四十一NMOS管的漏極Nd41；所述第三十七PMOS管的柵極Pg37連接CLK1；
所述第三十八PMOS管的源極Ps38接電源VDD，漏極Pd38連接所述第三十九PMOS管的源極Ps39；所述第三十九PMOS管的漏極Pd39分別連接所述第三十六NMOS管的漏極Nd36、所述第四十NMOS管的柵極Ng40、所述第四十三PMOS管的柵極Pg43、所述第四十四PMOS管的柵極Pg44、所述第四十二NMOS管的柵極Ng42及所述第二輸出端QN；所述第三十六NMOS管的源極Ns36連接所述第三十七NMOS管的漏極Nd37；所述第三十七NMOS管的源極Ns37接地；
所述第四十PMOS管的源極Ps40接電源VDD，漏極Pd40連接所述第四十一PMOS管的源極Ps41；所述第四十一PMOS管的漏極Pd41分別連接所述第三十八NMOS管的漏極Nd38、所述第四十二PMOS管的柵極Pg42、所述第四十一NMOS管的柵極Ng41；所述第三十八NMOS管的源極Ns38連接所述第三十九NMOS管的漏極Nd39；所述第三十九NMOS管的源極Ns39接地；
所述第四十二PMOS管的源極Ps42接電源VDD；所述第四十NMOS管的源極Ns40接地；所述第四十三PMOS管的源極Ps43接電源VDD；所述第四十一NMOS管的源極Ns41接地；所述第四十四PMOS管的源極Ps44接電源VDD，漏極Pd44分別連接第四十二NMOS管的漏極Nd42及所述第一輸出端Q；所述第四十二NMOS管的源極Ns42接地。