本實(shí)用新型涉及集成電路設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種快速響應(yīng)動(dòng)態(tài)鎖存比較器。

背景技術(shù)：

隨著數(shù)字處理技術(shù)與半導(dǎo)體技術(shù)的快速發(fā)展，大量的模擬信號(hào)都需轉(zhuǎn)換為數(shù)字信號(hào)來(lái)處理，模擬-數(shù)字轉(zhuǎn)換器(ADC)作為連接模擬信號(hào)和數(shù)字信號(hào)的橋梁，扮演著愈發(fā)重要的角色，信息傳播的高速發(fā)展同樣對(duì)模數(shù)轉(zhuǎn)換器提出了更高的要求。

比較器作為ADC的核心模塊，其精度、延時(shí)、功耗、失調(diào)等指標(biāo)對(duì)整個(gè)ADC的性能有至關(guān)重要的影響，甚至影響整個(gè)系統(tǒng)的性能。傳統(tǒng)的預(yù)放大單級(jí)動(dòng)態(tài)鎖存比較器，雖然與靜態(tài)比較器相比之下速度較高，但由于產(chǎn)生動(dòng)態(tài)功耗而功耗較大；且一般從電源到地有多個(gè)MOS管堆疊，從而對(duì)電源電壓要求較高。傳統(tǒng)的雙尾動(dòng)態(tài)鎖存比較器，沒(méi)有靜態(tài)功耗的浪費(fèi)，但其延時(shí)隨著差分電壓的降低而急劇增加，這極大地限制了比較器可以工作的最高頻率，降低了比較器的速度；且多相時(shí)鐘的使用增加了電路的復(fù)雜程度。隨著半導(dǎo)體技術(shù)的發(fā)展，傳統(tǒng)動(dòng)態(tài)鎖存比較器在較小差分電壓下的延時(shí)性能已經(jīng)不能滿足需求。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型所要解決的是傳統(tǒng)動(dòng)態(tài)鎖存比較器在較小差分電壓下的延時(shí)性能無(wú)法滿足需求的問(wèn)題，提供一種快速響應(yīng)動(dòng)態(tài)鎖存比較器。

為解決上述問(wèn)題，本實(shí)用新型是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的：

一種快速響應(yīng)動(dòng)態(tài)鎖存比較器，包括比較器本體。該比較器本體包括尾開(kāi)關(guān)單元、預(yù)放大輸入單元、預(yù)放大復(fù)位單元、鎖存輸入單元、交叉耦合鎖存結(jié)構(gòu)單元、鎖存復(fù)位單元和正反饋單元。其不同之處是，所述比較器本體還進(jìn)一步包括隔離開(kāi)關(guān)單元，該隔離開(kāi)關(guān)單元設(shè)置在交叉耦合鎖存結(jié)構(gòu)單元上。上述隔離開(kāi)關(guān)單元，在復(fù)位階段，截止并斷開(kāi)正反饋。在比較階段，在鎖存輸入NMOS對(duì)管的作用下使交叉耦合鎖存結(jié)構(gòu)中的PMOS管柵電位為地GND，同時(shí)在鎖存復(fù)位PMOS對(duì)管的作用下使交叉耦合鎖存結(jié)構(gòu)中的NMOS管柵電位為VDD，使得交叉耦合鎖存結(jié)構(gòu)在進(jìn)入比較階段時(shí)迅速建立正反饋，進(jìn)而提高比較器本體的速度。

上述方案中，尾開(kāi)關(guān)單元輸入時(shí)鐘信號(hào)clk，并連接預(yù)放大輸入單元。尾開(kāi)關(guān)單元用于在比較階段為預(yù)放大輸入單元提供放電通道，從而產(chǎn)生電流。預(yù)放大輸入單元形成比較器本體的輸入端，輸入正輸入信號(hào)ip和反輸入信號(hào)in，并連接預(yù)放大復(fù)位單元、尾開(kāi)關(guān)單元和鎖存輸入單元。預(yù)放大輸入單元用于將輸入的電壓信號(hào)放大后輸出到鎖存級(jí)。預(yù)放大復(fù)位單元輸入時(shí)鐘信號(hào)clk，并連接預(yù)放大輸入單元和鎖存輸入單元。預(yù)放大復(fù)位單元用于在復(fù)位階段使預(yù)放大復(fù)位單元的輸出fp、fn拉高到電源VDD。鎖存輸入單元輸入端連接預(yù)放大輸入單元的輸出端，并連接交叉耦合鎖存結(jié)構(gòu)單元和正反饋單元。鎖存輸入單元用于將輸入的電壓信號(hào)轉(zhuǎn)換為電流信號(hào)，并在復(fù)位階段將交叉耦合鎖存結(jié)構(gòu)單元的輸入拉低到地GND。交叉耦合鎖存結(jié)構(gòu)單元連接鎖存輸入單元、隔離開(kāi)關(guān)單元和鎖存復(fù)位單元，并形成比較器本體的輸出端，輸出正輸出信號(hào)outp和反輸出信號(hào)outn。交叉耦合鎖存結(jié)構(gòu)單元用于在比較階段加快放電速度，而在鎖存階段鎖存數(shù)據(jù)。隔離開(kāi)關(guān)單元輸入時(shí)鐘信號(hào)clk，并連接交叉耦合鎖存結(jié)構(gòu)單元、鎖存復(fù)位單元、鎖存輸入單元和正反饋單元。隔離開(kāi)關(guān)單元用于在復(fù)位階段斷開(kāi)正反饋，而在比較階段使正反饋建立。鎖存復(fù)位單元輸入時(shí)鐘信號(hào)clk，并連接交叉耦合鎖存結(jié)構(gòu)單元和隔離開(kāi)關(guān)單元。鎖存復(fù)位單元用于在復(fù)位階段將比較器本體的輸出拉到電源VDD。正反饋單元連接鎖存輸入單元和交叉耦合鎖存結(jié)構(gòu)單元。正反饋單元用于在比較階段導(dǎo)通，并使得交叉耦合鎖存結(jié)構(gòu)單元在比較階段增加一條放電支路。

上述方案中，所述尾開(kāi)關(guān)單元包括MOS管M₁。MOS管M₁的源極與地GND連接。MOS管M₁的柵極與時(shí)鐘信號(hào)clk連接。MOS管M₁的漏極與預(yù)放大輸入單元的MOS管M₂、M₃的漏極相連。

上述方案中，所述預(yù)放大輸入單元包括MOS管M₂～M₃。MOS管M₂和MOS管M₃的源極與尾開(kāi)關(guān)單元的MOS管M₁的漏極連接。MOS管M₂的柵極形成比較器本體的正輸入端，接正輸入信號(hào)ip。MOS管M₃的柵極形成比較器本體的反輸入端，接反輸入信號(hào)in。MOS管M₂的漏極與MOS管M₄的漏極相連后，形成預(yù)放大輸入單元的反輸出端fn。MOS管M₃的漏極與MOS管M₅的漏極相連后，形成預(yù)放大輸入單元的正輸出端fp。

上述方案中，所述預(yù)放大復(fù)位單元包括MOS管M₄～M₅。MOS管M₄和MOS管M₅的源極與電源VDD連接。MOS管M₄和MOS管M₅的柵極接時(shí)鐘信號(hào)clk。MOS管M₄的漏極與預(yù)放大輸入單元的反輸出端fn相連。MOS管M₅的漏極與預(yù)放大輸入單元的正輸出端fp相連。

上述方案中，所述鎖存輸入單元包括正鎖存輸入單元和反鎖存輸入單元。上述正鎖存輸入單元包括MOS管M₆。MOS管M₆的源極與地GND相連。MOS管M₆的柵極與預(yù)放大輸入單元的反輸出端fn相連。MOS管M₆的漏極與交叉耦合鎖存結(jié)構(gòu)單元的MOS管M₈的漏極相連后，形成交叉耦合鎖存結(jié)構(gòu)單元的正輸入端v1。上述反鎖存輸入單元包括MOS管M₇。MOS管M₇的源極與地GND相連。MOS管M₇的柵極與預(yù)放大輸入單元的正輸出端fp相連。MOS管M₇的漏極與交叉耦合鎖存結(jié)構(gòu)單元的MOS管M₉的漏極相連后，形成交叉耦合鎖存結(jié)構(gòu)單元的反輸入端v2。

上述方案中，所述交叉耦合鎖存結(jié)構(gòu)單元包括MOS管M₈～M₁₁。MOS管M₈和MOS管M₉的源極與地GND相連。MOS管M₁₀和MOS管M₁₁的源極與電源VDD相連。MOS管M₈的柵極和MOS管M₁₁的漏極相連后，形成比較器本體反輸出端outn。MOS管M₉的柵極和MOS管M₁₀的漏極相連后，形成比較器本體正輸出端outp。MOS管M₁₀的柵極和MOS管M₉的漏極與交叉耦合鎖存結(jié)構(gòu)單元的反輸入端v2相連。MOS管M₁₁的柵極和MOS管M₈的漏極與交叉耦合鎖存結(jié)構(gòu)單元正輸入端v1相連。

上述方案中，所述隔離開(kāi)關(guān)單元包括正隔離開(kāi)關(guān)單元和反隔離開(kāi)關(guān)單元。上述正隔離開(kāi)關(guān)單元包括MOS管M₁₂。MOS管M₁₂的源極與交叉耦合鎖存結(jié)構(gòu)單元的正輸入端v1相連。MOS管M₁₂的柵極與時(shí)鐘信號(hào)clk連接。MOS管M₁₂的漏極與比較器本體的正輸出端outp相連。上述反隔離開(kāi)關(guān)單元包括MOS管M₁₃。MOS管M₁₃的源極與交叉耦合鎖存結(jié)構(gòu)單元的反輸入端v2相連。MOS管M₁₃的柵極與時(shí)鐘信號(hào)clk連接。MOS管M₁₃的漏極與比較器本體的反輸出端outn相連。

上述方案中，所述鎖存復(fù)位單元包括正鎖存復(fù)位單元和反鎖存復(fù)位單元。上述正鎖存復(fù)位單元包括MOS管M₁₄。MOS管M₁₄的源極與電源VDD連接。MOS管M₁₄的柵極與時(shí)鐘信號(hào)clk連接。MOS管M₁₄的漏極與比較器本體的正輸出端outp相連。上述反鎖存復(fù)位單元包括MOS管M₁₅。MOS管M₁₅的源極與電源VDD連接。MOS管M₁₅的柵極與時(shí)鐘信號(hào)clk連接。MOS管M₁₅的漏極與比較器本體的反輸出端outn相連。

上述方案中，所述正反饋單元包括正正反饋單元和反正反饋單元。正正反饋單元包括MOS管M₁₆。MOS管M₁₆的源極與地GND相連。MOS管M₁₆的柵極與比較器本體反輸出端outn連接。MOS管M₁₆的漏極與交叉耦合鎖存結(jié)構(gòu)單元的正輸入端v1相連。反正反饋單元包括MOS管M₁₇。MOS管M₁₇的源極與地GND相連。MOS管M₁₇的柵極與比較器本體正輸出端outp連接。MOS管M₁₇的漏極與交叉耦合鎖存結(jié)構(gòu)單元的反輸入端v2相連。

與現(xiàn)有技術(shù)相比，本實(shí)用新型具有如下特點(diǎn)：

1、在比較器鎖存級(jí)兩個(gè)正反饋之間加入一對(duì)隔離開(kāi)關(guān)，使得交叉耦合鎖存結(jié)構(gòu)單元中的PMOS管柵極電位在復(fù)位階段時(shí)被鎖存輸入NMOS對(duì)管置為地GND，交叉耦合鎖存結(jié)構(gòu)單元中的NMOS管柵極電位在復(fù)位階段時(shí)被鎖存復(fù)位PMOS對(duì)管置為電源VDD，從而當(dāng)比較階段開(kāi)始時(shí)，交叉耦合鎖存結(jié)構(gòu)單元中的兩組正反饋可以迅速建立；而對(duì)交叉耦合鎖存結(jié)構(gòu)單元中輸入電流的依賴較小，進(jìn)而提高動(dòng)態(tài)比較器速度，并且使其在較小的差分輸入電壓下仍然可以獲得較小延時(shí)；

2、加入一對(duì)由輸出控制的開(kāi)關(guān)，一端連接到交叉耦合鎖存結(jié)構(gòu)單元的輸入端，一端連接到地，當(dāng)動(dòng)態(tài)鎖存比較器工作在比較階段時(shí)，使得電路增加一條放電路徑，從而加快再生節(jié)點(diǎn)電壓的分離，進(jìn)而提升動(dòng)態(tài)鎖存比較器的速度，相當(dāng)于一個(gè)正反饋單元路徑；

3、只需單相時(shí)鐘控制即可實(shí)現(xiàn)復(fù)位及比較功能；

4、在不增加功耗的前提下，改善了傳統(tǒng)雙尾動(dòng)態(tài)鎖存比較器隨差分輸入電壓減小延時(shí)急劇增加的不足，降低了比較器延時(shí)對(duì)差分輸入電壓的靈敏度，提高了比較器性能。

附圖說(shuō)明

圖1為一種快速響應(yīng)動(dòng)態(tài)鎖存比較器的原理圖。

圖2為本實(shí)用新型與傳統(tǒng)雙尾動(dòng)態(tài)鎖存比較器延時(shí)隨差分電壓變化仿真結(jié)果比較。

圖3為本實(shí)用新型上升延時(shí)仿真結(jié)果。

圖4為本實(shí)用新型下降延時(shí)仿真結(jié)果。

圖5為本實(shí)用新型功能驗(yàn)證結(jié)果。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例，詳細(xì)描述本實(shí)用新型的技術(shù)方案：

一種快速響應(yīng)動(dòng)態(tài)鎖存比較器，如圖1所示，包括尾開(kāi)關(guān)單元、預(yù)放大輸入單元、預(yù)放大復(fù)位單元、鎖存輸入單元、交叉耦合鎖存結(jié)構(gòu)單元、隔離開(kāi)關(guān)單元、鎖存復(fù)位單元和正反饋單元。

尾開(kāi)關(guān)單元：在比較階段為預(yù)放大輸入單元提供電流。在本實(shí)用新型優(yōu)選實(shí)施例中，所述的尾開(kāi)關(guān)單元包括MOS管M₁；MOS管M₁的源極與地GND連接；MOS管M₁的柵極與時(shí)鐘信號(hào)clk連接；MOS管M₁的漏極與MOS管M₂、M₃的漏極相連。

預(yù)放大輸入單元：將輸入的差分電壓信號(hào)放大后輸出到鎖存級(jí)，為鎖存輸入信號(hào)提供增益，放大輸入信號(hào)，并將輸入和輸出隔離，從而降低回踢噪聲，提高比較器的速度和精度。在本實(shí)用新型優(yōu)選實(shí)施例中，所述預(yù)放大輸入單元包括MOS管M₂～M₃；MOS管M₂、M₃的源極與MOS管M₁的漏極連接；MOS管M₂的柵極接比較器本體正輸入信號(hào)ip；MOS管M₃的柵極接比較器反輸入信號(hào)in；MOS管M₂的漏極與MOS管M₄的漏極相連后，形成預(yù)放大輸入單元反輸出端fn；MOS管M₃的漏極與MOS管M₅的漏極相連后，形成預(yù)放大輸入單元正輸出端fp。

預(yù)放大復(fù)位單元：在復(fù)位階段，將預(yù)放大輸出端即鎖存輸入單元輸入端拉高到電源VDD，對(duì)預(yù)放大輸出端進(jìn)行復(fù)位；在比較階段截止。在本實(shí)用新型優(yōu)選實(shí)施例中，所述預(yù)放大復(fù)位單元包括MOS管M₄～M₅；MOS管M₄、M₅的源極與電源VDD連接；MOS管M₄、M₅的柵極接時(shí)鐘信號(hào)clk；MOS管M₄的漏極與預(yù)放大輸入單元反輸出端fn相連；MOS管M₅的漏極與預(yù)放大輸入單元正輸出端fp相連。

鎖存輸入單元：將輸入的電壓信號(hào)轉(zhuǎn)換為電流信號(hào)，并隔離輸出，降低回踢噪聲，即在復(fù)位階段將交叉耦合鎖存結(jié)構(gòu)單元的輸入拉低到地GND。在本實(shí)用新型優(yōu)選實(shí)施例中，所述鎖存輸入單元包括MOS管M₆～M₇；MOS管M₆、M₇的源極與地GND相連；MOS管M₆的柵極與預(yù)放大輸入單元反輸出端fn相連；MOS管M₇的柵極與預(yù)放大輸入單元正輸出端fp相連；MOS管M₆的漏極與MOS管M₈的漏極相連后形成交叉耦合鎖存結(jié)構(gòu)單元正輸入端v1；MOS管M₇的漏極與MOS管M₉的漏極相連后形成交叉耦合鎖存結(jié)構(gòu)單元反輸入端v2。

交叉耦合鎖存結(jié)構(gòu)單元：完成比較功能，且使用兩個(gè)正反饋加快比較速度，即在比較階段加快放電速度，在鎖存階段鎖存數(shù)據(jù)。在本實(shí)用新型優(yōu)選實(shí)施例中，所述交叉耦合鎖存結(jié)構(gòu)單元包括MOS管M₈～M₁₁；MOS管M₈、M₉的源極與地GND相連；MOS管M₁₀、M₁₁的源極與電源VDD相連；MOS管M₈的柵極和MOS管M₁₁的漏極相連后，形成比較器本體反輸出端outn；MOS管M₉的柵極和MOS管M₁₀的漏極相連后，形成比較器本體正輸出端outp；MOS管M₁₀的柵極和MOS管M₉的漏極與交叉耦合鎖存結(jié)構(gòu)單元反輸入端v2相連；MOS管M₁₁的柵極和MOS管M₈的漏極與交叉耦合鎖存結(jié)構(gòu)單元正輸入端v1相連。

隔離開(kāi)關(guān)單元：在復(fù)位階段截止，斷開(kāi)正反饋，并在鎖存輸入NMOS對(duì)管的作用下使交叉耦合鎖存結(jié)構(gòu)單元中的PMOS管M₁₀、M₁₁的柵極拉低到地GND，在鎖存復(fù)位PMOS對(duì)管的作用下使交叉耦合鎖存結(jié)構(gòu)單元中的NMOS管M₈、M₉的柵極拉高到電源VDD，從而使交叉耦合鎖存結(jié)構(gòu)單元在進(jìn)入比較階段時(shí)正反饋可以迅速建立，進(jìn)而提高比較器速度；在比較階段導(dǎo)通，使交叉耦合鎖存結(jié)構(gòu)單元的兩條支路有電流流過(guò)，正反饋建立，交叉耦合鎖存結(jié)構(gòu)單元正常工作，對(duì)輸入信號(hào)進(jìn)行比較后輸出。在本實(shí)用新型優(yōu)選實(shí)施例中，所述隔離開(kāi)關(guān)單元包括MOS管M₁₂～M₁₃；MOS管M₁₂的源極與交叉耦合鎖存結(jié)構(gòu)單元正輸入端v1相連；MOS管M₁₃的源極與交叉耦合鎖存結(jié)構(gòu)單元反輸入端v2相連；MOS管M₁₂、M₁₃的柵極與時(shí)鐘信號(hào)clk連接；MOS管M₁₂的漏極與比較器本體正輸出端outp相連；MOS管M₁₃的漏極與比較器本體反輸出端outn相連；

鎖存復(fù)位單元：在復(fù)位階段導(dǎo)通，將比較器輸出端拉到VDD；在比較階段截止。在本實(shí)用新型優(yōu)選實(shí)施例中，所述鎖存復(fù)位單元包括MOS管M₁₄～M₁₅；MOS管M₁₄、M₁₅的源極與電源VDD連接；MOS管M₁₄、M₁₅的柵極與時(shí)鐘信號(hào)clk連接；MOS管M₁₄的漏極與比較器本體正輸出端outp相連；MOS管M₁₅的漏極與比較器本體反輸出端outn相連。

正反饋單元：在比較階段導(dǎo)通，增加一條放電支路，提高比較器的速度。在本實(shí)用新型優(yōu)選實(shí)施例中，所述正反饋單元包括MOS管M₁₆～M₁₇；MOS管M₁₆、M₁₇的源極與地GND相連；MOS管M₁₆的柵極與比較器本體反輸出端outn相連；MOS管M₁₇的柵極與比較器本體正輸出端outp相連；MOS管M₁₆的漏極與交叉耦合鎖存結(jié)構(gòu)單元正輸入端v1相連；MOS管M₁₇的漏極與交叉耦合鎖存結(jié)構(gòu)單元反輸入端v2相連。

本實(shí)用新型工作過(guò)程可以分為三個(gè)階段。

復(fù)位階段：當(dāng)clk為低電平時(shí)，MOS管M₁、M₁₂、M₁₃截止，MOS管M₄、M₅、M₁₄、M₁₅導(dǎo)通，fn、fp、outp和outn被拉高，MOS管M₆、M₇導(dǎo)通，將v1、v2電位拉低到地GND。

比較階段：當(dāng)clk由低電平上升到高電平時(shí)，MOS管M₄、M₅、M₁₄、M₁₅截止，M₁導(dǎo)通為MOS管M₂支路和MOS管M₃支路提供一條放電通道，從而產(chǎn)生放電電流，MOS管M₁₄、M₁₅截止，M₁₂、M₁₃導(dǎo)通為MOS管M₈、M₁₂、M₁₀支路與MOS管M₉、M₁₃、M₁₁支路提供電流，使其導(dǎo)通，比較器本體正輸入信號(hào)ip和反輸入信號(hào)in電壓的不同使預(yù)放大輸入正輸出端輸出fp和預(yù)放大輸入反輸出端輸出fp的電壓以不同的速度下降。MOS管M₆支路和MOS管M₇支路在fn、fp的控制下以不同的速度放電，造成MOS管M₈、M₁₂、M₁₀支路與MOS管M₉、M₁₃、M₁₁支路的電流失配，outp、outn電壓以不同的速度下降，并在交叉耦合鎖存單元中MOS管M₈、M₉和MOS管M₁₀、M₁₁兩組正反饋的作用下一端迅速放電，電位繼續(xù)下降，一端迅速充電，電位重新升高，MOS管M₁₆、M₁₇在輸出端outn、outp電壓的控制下為其中一側(cè)增加一條放電通道，從而加劇MOS管M₈、M₁₂、M₁₀支路與MOS管M₉、M₁₃、M₁₁支路的電流失配，加快outp、outn電位的分離速度，加快比較器的速度，使比較器本體輸出outp、outn最終一端為高電平，一端為低電平。

鎖存階段：clk維持高電平，比較結(jié)束，所有電壓保持不變。

由于MOS管M₄、M₅在比較階段前將預(yù)放大輸出節(jié)點(diǎn)fn、fp拉到電源VDD，MOS管M₆、M₇在fn、fp的作用下將交叉耦合鎖存結(jié)構(gòu)單元輸入端v1、v2拉低到地GND，MOS管M₁₄、M₁₅將比較器輸出節(jié)點(diǎn)outp、outn拉高到電源VDD，使電路中所有節(jié)點(diǎn)都被復(fù)位到一個(gè)確定的電壓值，這去除了比較器的記憶功能，使得比較器的比較結(jié)果不受前一次比較結(jié)果的影響，提高了比較器的精度；并且，在比較階段前交叉耦合鎖存結(jié)構(gòu)單元輸入端v1、v2拉低到GND，比較器輸出節(jié)點(diǎn)outp、outn拉高到VDD使得當(dāng)交叉耦合鎖存結(jié)構(gòu)單元進(jìn)入比較階段時(shí)，正反饋可以迅速建立，而減小對(duì)交叉耦合鎖存結(jié)構(gòu)單元輸入電流的大小的依賴，從而提高比較器速度；預(yù)放大電路以及鎖存輸入MOS管M₆、M₇的使用使輸入信號(hào)與輸出信號(hào)之間多級(jí)隔離，因而可以降低回踢噪聲的影響，提高比較器精度；預(yù)放大輸入電路為輸入信號(hào)提供一定的增益，增加了鎖存級(jí)輸入的電壓差值，從而提高了比較器精度；尾開(kāi)關(guān)MOS管M₁作為偽電流源在比較階段為預(yù)放大輸入單元提供電流，代替?zhèn)鹘y(tǒng)預(yù)放大電路中的靜態(tài)電流源，從而降低比較器功耗；正反饋單元MOS管M₁₆、M₁₇在比較階段為交叉耦合鎖存結(jié)構(gòu)單元增加一級(jí)正反饋，且增加一條放電通道，因而提高了比較器速度。

采用SMIC 0.18um CMOS工藝對(duì)本實(shí)用新型與傳統(tǒng)雙尾動(dòng)態(tài)鎖存比較器進(jìn)行設(shè)計(jì)仿真，電源電壓1.8V，采樣時(shí)鐘為1GHz。本實(shí)用新型與傳統(tǒng)雙尾動(dòng)態(tài)鎖存比較器延時(shí)隨差分電壓變化仿真結(jié)果比較參見(jiàn)圖2。仿真結(jié)果表明，當(dāng)輸入差分電壓較小時(shí)，傳統(tǒng)雙尾動(dòng)態(tài)鎖存比較器的延時(shí)急劇增加，而本實(shí)用新型延時(shí)穩(wěn)定且始終維持在200ps內(nèi)，可以看出延時(shí)性能有極大改進(jìn)。在輸入擺幅為900mV三角波信號(hào)下對(duì)本實(shí)用新型進(jìn)行仿真。本實(shí)用新型上升延時(shí)仿真結(jié)果參見(jiàn)圖3，本實(shí)用新型下降延時(shí)仿真結(jié)果參見(jiàn)圖4，本實(shí)用新型功能驗(yàn)證結(jié)果參見(jiàn)圖5。仿真結(jié)果表明，本實(shí)用新型在輸入大信號(hào)下的延遲只有90.797ps。由此可見(jiàn)，本實(shí)用新型能夠在不增加功耗的前提下，改善了傳統(tǒng)雙尾動(dòng)態(tài)鎖存比較器隨差分輸入電壓減小延時(shí)急劇增加的不足，降低了比較器延時(shí)對(duì)差分輸入電壓的靈敏度，提高了比較器性能。