專利名稱：一種低失調的超高速比較器的制作方法
技術領域：
本發(fā)明涉及混合信號集成電路技術領域，尤其涉及一種低失調的超高速比 較器。
背景技術：
隨著現(xiàn)代通訊技術和信號處理技術的發(fā)展，越來越多的模擬信號需要轉化
成數(shù)字信號進行處理，因此對高速高精度的模數(shù)轉換器(ADC)提出了更高 的要求。但在超高速模數(shù)轉換器中，高速高精度比較器的設計是整個設計的難 點和并瓦頸。
現(xiàn)有的高速比較器的結構包括多級開環(huán)比較器、鎖存比較器、動態(tài)鎖存 比較器和預放大鎖存比較器。其中，多級的開環(huán)比較器容易做到高速高精度， 然而，由于受到運放帶寬的限制，這類比較器的速度很難達到Gsps(百萬比 特每秒)，所以一般的超高速比較器都是采用鎖存比較器結構以滿足速度的要求。
在實現(xiàn)本發(fā)明的過程中，發(fā)現(xiàn)現(xiàn)有技術中至少存在如下問題 一般的 CMOS ( Complementary Metal Oxide Semiconductor)鎖存比4交器存在4艮大的 失調電壓(有時甚至達到50mV),嚴重的影響了比較器的精度，限制了 CMOS 鎖存比較器在高速高精度模數(shù)轉換器中的應用。

發(fā)明內容
為了解決上述問題，本發(fā)明的目的是提供一種低失調的超高速比較器，可 有效減小動態(tài)鎖存器的失調電壓，并提高比較器的速度。
為了達到上述目的，本發(fā)明提供一種低失調的超高速比較器，包括順序 連接的前置放大電路、動態(tài)鎖存電路和輸出鎖存電路，其中
所述前置放大電路，包括正負電阻并聯(lián)為負載的全差分輸入結構，用于放大輸入信號與參考信號的差值；
所述動態(tài)鎖存電路，設置有以反相器首尾連接成的雙穩(wěn)態(tài)結構，用于放大
所述前置放大電路的輸出信號，并將前級輸出建立到數(shù)字邏輯輸出電平；
所述輸出鎖存電路，由兩個交叉耦合NMOS晶體管和PMOS共源放大輸 入組成，用于在鎖存時間內輸出前級輸出，在復位階段呈高阻態(tài)保持動態(tài)鎖存 電路的輸出結果。
優(yōu)選地，所述前置》丈大電路包括PM0S晶體管M1、 PMOS晶體管M2、 PMOS晶體管M3、 PMOS晶體管M4、 NMOS晶體管M5、 NMOS晶體管M6、 NMOS晶體管M7、 NMOS晶體管M8、 NMOS晶體管M9、 NMOS晶體管 M10和NMOS晶體管Mll，其中，
PMOS晶體管Ml的源極、PMOS晶體管M2的源極、PMOS晶體管M3 的源極和PMOS晶體管M4的源極分別和電源相接，PMOS晶體管Ml的漏極 和PMOS晶體管M2的柵極相接，PMOS晶體管Ml的柵極和PMOS晶體管 M2的漏極相接，PMOS晶體管Ml和PMOS晶體管M2構成兩個負電阻；
PMOS晶體管M3的柵極和PMOS晶體管M3的漏極短接，構成正電阻； PMOS晶體管M4的朝封及和PMOS晶體管M4的漏才及短接，構成正電阻；PMOS 晶體管M3 )的漏極和PMOS晶體管Ml的漏極相接，構成并聯(lián)的正負電阻； PMOS晶體管M4的漏極和PMOS晶體管M2的漏極相接，構成并聯(lián)的正負電 阻；
NMOS晶體管M5的柵極接正向輸入Vip， NMOS晶體管M6的柵極接正 向參考電壓vrp， NMOS晶體管M7的柵極接反向參考電壓vrm, NMOS晶體 管M8的柵極接反向輸入Vim， NMOS晶體管M5的源極和NMOS晶體管M6 的源極相接，并與NMOS晶體管M9的漏極相接，NMOS晶體管M7的源極 和NMOS晶體管M8的源極相接，并接于NMOS晶體管M10的漏極，構成全 差分輸入結構，NMOS晶體管M9的柵極和NMOS晶體管M10的柵極分別 接偏置電壓vbias， NMOS晶體管M9的源極和NMOS晶體管M10的源極接 i也，構成尾電it源；
NMOS晶體管M5的漏極和NMOS晶體管M7的漏極相接作為反向輸出 端輸出電壓Vom; NMOS晶體管M6的漏極和NMOS晶體管M8的漏極相才妻
7作為正向端輸出電壓Vop; NMOS晶體管Mil的柵極接時鐘信號，NMOS晶 體管Mil的源極接正向輸出端，NMOS晶體管Mil的漏極接反向輸出，構成 復位管。
優(yōu)選地，所述PMOS晶體管Ml的寬長比與所述PMOS晶體管M3的寬 長比設置是匹配的，所述PMOS晶體管M2的寬長比與所述PMOS晶體管M4 的寬長比設置是匹配的。
優(yōu)選地，所述動態(tài)鎖存電路包括NMOS晶體管M12、 NMOS晶體管 M13、 NMOS晶體管M14、 NMOS晶體管M15、 NMOS晶體管M16、 NMOS 晶體管M17、 PMOS晶體管M18、 PMOS晶體管M19、 PMOS晶體管M20、 PMOS晶體管M21、 PMOS晶體管M22、 PMOS晶體管M23和PMOS晶體管 M24，其中
NMOS晶體管Ml2的柵極作為正向輸入端接收所述前置放大電路的正向 輸出電壓Vop, NMOS晶體管M13的柵極作為反向輸入端接收所述前置放大 電路的反向輸出電壓Vom， NMOS晶體管M12的源極、NMOS晶體管M13 的源極和NMOS晶體管M14的漏極相接，NMOS晶體管M14的柵極接時鐘 信號，NMOS晶體管M14的源極接地，NMOS晶體管M15的柵極接電源， NMOS晶體管M15的源極接NMOS晶體管MI2的漏極，NMOS晶體管M12 的漏極和NMOS晶體管M13的漏極相接，在時鐘信號為高電平時短路輸入對 管，NMOS晶體管M16的源極接NMOS晶體管M13的漏極，NMOS晶體管 M17的源極接NMOS晶體管M12的漏極，NMOS晶體管M16的漏極接PMQS 晶體管Ml8的漏極，并與NMOS晶體管M17和PMOS晶體管M19的柵極相 接，NMOS晶體管M17的漏極接PMOS晶體管M19的漏極相接，并與NMOS 晶體管M16和PMOS晶體管M18的^f極相接，構成交叉耦合反相器；
NMOS晶體管M16和PMOS晶體管M18的柵極作為反向輸出端Out -輸 出電壓，NMOS晶體管M17和PMOS晶體管M19的柵極作為正向輸出端Out +輸出電壓，PMOS晶體管M20的源極、PMOS晶體管M20的柵極、PMOS 晶體管M21的柵極、PMOS晶體管M22的柵極以及PMOS晶體管M23的柵 極接時鐘信號，用于在時鐘信號為低電平時將所述動態(tài)鎖存電路內部節(jié)點全部 置為高電平；PMOS晶體管M20的漏極接NMOS晶體管M16的漏極，PMOS晶體管 M21的漏極接NMOS晶體管M17的漏極，PMOS晶體管M22的漏極接NMOS 晶體管Ml3的漏極，PMOS晶體管M23的漏極接NMOS晶體管M20的漏極， PMOS晶體管M24的源極接正向輸出端Out+ , PMOS晶體管M24的漏極接 反向輸出端Out -。
優(yōu)選地，所述輸出鎖存電路包括PMOS晶體管M25、 PMOS晶體管M26、 PMOS晶體管M27、 PMOS晶體管M28、 NMOS晶體管M29、 NMOS晶體管 M30、 NMOS晶體管M31、 NMOS晶體管M32、 NMOS晶體管M33、 NMOS 晶體管M34、第一反相器Invl和第二反相器Inv2,其中
PMOS晶體管M25和PMOS晶體管M26的柵極相連接作為正向輸入端 Out +接收所述動態(tài)鎖存電路的正向端輸出電壓，PMOS晶體管M27的柵極和 PMOS晶體管M28的柵極相連接作為反向輸入端Out-接收所述動態(tài)鎖存電 路的反向端輸出電壓，PMOS晶體管M25的源極、PMOS晶體管M26的源極、 PMOS晶體管M27的源極以及PMOS晶體管M28的源極接電源，PMOS晶體 管M27的漏極接NMOS晶體管M29的漏極，NMOS晶體管M29的漏極和 NMOS晶體管M29的柵極短接，并與NMOS晶體管M30的柵極相連，構成 電流鏡，NMOS晶體管M29的源極和NMOS晶體管M30的源極接地，NMOS 晶體管M30的漏極與PMOS晶體管M25的漏極相接，與第一反相器Invl的 輸入端相接，第一反相器Invl的輸出電壓作為所述低失調的超高速比較器的 正向輸出端Outp的輸出電壓，PMOS晶體管M26的漏極接NMOS晶體管M31 的漏極，NMOS晶體管M31的漏極和NMOS晶體管M31的柵極短接，并與 NMOS晶體管M32的柵極相連，構成電流鏡，NMOS晶體管M31的源極和 NMOS晶體管M32的源極接地，NMOS晶體管M32的漏極與PMOS晶體管 M28的漏極相接，并與第二反相器Inv2的輸入端相接，第二反相器Inv2的輸 出電壓作為所述低失調的超高速比較器的正向輸出端Outm的輸出電壓；
NMOS晶體管M33的漏極接NMOS晶體管M29的漏極，并與NMOS晶 體管M34的柵極相接，NMOS晶體管M34的漏極接NMOS晶體管M31的漏 極，并與NMOS晶體管M33的柵極相接，NMOS晶體管M33的源極與NMOS 晶體管M34的源極接地，構成交叉耦合反相器。上述技術方案中的至少一個技術方案具有如下有益效果通過采用 一種新 型的預放大鎖存比較器結構，減少了比較器總的輸入失調電壓，可提高比較器 的速度，能夠更好的滿足高速模數(shù)轉換器設計的需要。


圖1為本發(fā)明的實施例中超高速比較器的功能結構框圖； 圖2為圖1中超高速比較器的電路原理圖； 圖3為圖2中前置放大電路的電路原理圖； 圖4為圖2中反相器的電路原理圖。
具體實施例方式
為了使本發(fā)明實施例的目的、技術方案和優(yōu)點更加清楚明白，下面結合實 施例和附圖，對本發(fā)明實施例做進一步詳細地說明。在此，本發(fā)明的示意性實 施例及說明用于解釋本發(fā)明，但并不作為對本發(fā)明的限定。 首先，對本發(fā)明所涉及的專業(yè)術語進行說明
PMOS: P-channel metal oxide semiconductor FET, P溝道金屬氧化物半導 體場效應晶晶 體管；
NMOS: N-channel metal oxide semiconductor FET， N溝道金屬氧化物半導 體場凌丈應 晶晶 體管。
參見圖l，為本發(fā)明的實施例中超高速比較器的功能結構框圖，由圖中可 知，該超高速比較器包括順序連接的前置放大電路10，動態(tài)鎖存電路20和輸 出鎖存電路30,其中
前置放大電路10,采用正負電阻并聯(lián)為負載的全差分輸入結構，用于放 大輸入信號與參考信號的差值，能夠保持該前置放大電路10有較大的帶寬下 具有較高的增益，減小超高速比較器的總的輸入失調電壓，提高了該超高速比 較器的速度。
動態(tài)鎖存電路20，設置有以反相器首尾連接成的雙穩(wěn)態(tài)結構，用于放大
前置放大電路l o的輸出信號，并將前級輸出建立到數(shù)字邏輯輸出電平；
輸出鎖存電路30，由兩個交叉耦合NMOS晶體管和簡單的PMOS共源放
10大輸入組成，用于在鎖存時間內輸出前級輸出，在復位階段呈高阻態(tài)保持動態(tài) 鎖存電路20的輸出結果。
由上述結構可知，當時鐘信號為低電平時，動態(tài)鎖存電路20復位，并且
輸入信號和參考信號之差被前置放大電路IO放大，由于該前置放大電路的負 載采用的是并聯(lián)的正負電阻的放大電路結構，可允許前置放大電路10在較大
的帶寬的同時具有較高的增益，有效的降低了超高速比較器的輸入失調電壓，
提高了比較器的速度；當時鐘信號為高電平時，前置放大電路10復位，動態(tài) 鎖存電路20進入放大狀態(tài)，以交叉耦合反相器為核心的動態(tài)鎖存電路20將前 置放大電路10的輸出建立到數(shù)字輸出邏輯電平。
參見圖2和圖3,由圖中可知，該前置放大電路10包括PMOS晶體管 Ml、 PMOS晶體管M2、 PMOS晶體管M3、 PMOS晶體管M4、 NMOS晶體 管M5、 NMOS晶體管M6、 NMOS晶體管M7、 NMOS晶體管M8、 NMOS 晶體管M9、 NMOS晶體管M10和NMOS晶體管Mll。
其中，PMOS晶體管Ml的源極、PMOS晶體管M2的源極、PMOS晶體 管M3的源極和PMOS晶體管M4的源極分別和電源相接，PMOS晶體管Ml 的漏極和PMOS晶體管M2的柵極相接，PMOS晶體管Ml的柵極和PMOS 晶體管M2的漏極相接，此時PMOS晶體管Ml和PMOS晶體管M2通過上 述連接方式可構成兩個負電阻。
并且PMOS晶體管M3的柵極和PMOS晶體管M3的漏極短接，可構成 正電阻，PMOS晶體管M4的柵極和PMOS晶體管M4的漏極短接，可構成正 電阻。PMOS晶體管M3的漏極和PMOS晶體管Ml的漏極相接，即構成并聯(lián) 的正負電阻，PMOS晶體管M4的漏極和PMOS晶體管M2的漏極相接，即構 成并聯(lián)的正負電阻。
NMOS晶體管M5的柵極接正向輸入Vip, NMOS晶體管M6的柵極接正 向參考電壓vrp， NMOS晶體管M7的柵極接反向參考電壓vrm， NMOS晶體 管M8的柵極接反向輸入Vim, NMOS晶體管M5的源極和NMOS晶體管M6 的源極相接，并與NMOS晶體管M9的漏極相接，NMOS晶體管M7的源極 和NMOS晶體管M8的源極相接，并接于NMOS晶體管M10的漏極，從而構 成全差分輸入結構。NMOS晶體管M9的柵極和NMOS晶體管M10的柵極分別接偏置電壓vbias， NMOS晶體管M9的源極和NMOS晶體管M10的源 才及才妄地，構成尾電流源。
NMOS晶體管M5的漏極和NMOS晶體管M7的漏極相接作為反向輸出 端輸出電壓Vom; NMOS晶體管M6的漏極和NMOS晶體管M8的漏極相接 作為正向端輸出電壓Vop。 NMOS晶體管Mil的柵極接時鐘信號elk, NMOS 晶體管Mil的源極接正向輸出端，NMOS晶體管Mil的漏極接反向輸出，構 成復位管。
前置放大電路IO采用并聯(lián)的正負電阻為負載的全差分輸入結構，在保持 大的帶寬的條件的同時具有較高的增益。前置放大電路10的PMOS晶體管 Ml的寬長比與PMOS晶體管M3的寬長比要求設置相差很小(也就是要求設 置的相匹配)以滿足增益要求，由下面的表達式得出
其中，gM5為NMOS晶體管M5的跨導；gwl為PMOS晶體管Ml的跨 導；gW3為PMOS晶體管M3的跨導。
同理，PMOS晶體管M2的寬長比與PMOS晶體管M4的寬長比要求設 置盡可能匹配以滿足增益要求。PMOS晶體管Ml, PMOS晶體管M2， PMOS 晶體管M3和PMOS晶體管M4要求盡量采用的小的晶體管以最小化輸入輸出 電容，滿足大的帶寬要求。NMOS晶體管M5的寬長比設置要求綜合考慮增益 與帶寬的要求。在本實例中，前置放大電路10的增益超過17dB，-3dB帶寬大 于1.25GHz。
繼續(xù)參見圖2，該動態(tài)鎖存電路20包括NMOS晶體管M12、 NMOS 晶體管M13、 NMOS晶體管M14、 NMOS晶體管M15、 NMOS晶體管M16、 NMOS晶體管M17、 PMOS晶體管M18、 PMOS晶體管M19、 PMOS晶體管 M20、 PMOS晶體管M21、 PMOS晶體管M22、 PMOS晶體管M23和PMOS 晶體管M24,其中
NMOS晶體管M12的柵極作為正向輸入端接收所述前置放大電路的正向 輸出電壓Vop， NMOS晶體管M13的柵極作為反向輸入端接收所述前置放大 電路的反向輸出電壓Vom, NMOS晶體管M12的源極、NMOS晶體管M13
12的源極和NMOS晶體管M14的漏極相接，NMOS晶體管M14的柵極接時鐘 信號，NMOS晶體管M14的源極接地，NMOS晶體管M15的柵極接電源， NMOS晶體管M15的源極接NMOS晶體管M12的漏極，NMOS晶體管M12 的漏極和NMOS晶體管M13的漏極相接，在時鐘信號為高電平時短路輸入對 管，NMOS晶體管M16的源極接NMOS晶體管M13的漏極，NMOS晶體管 Ml7的源極接NMOS晶體管M12的漏極，NMOS晶體管Ml6的漏極接PMOS 晶體管M18的漏極，并與NMOS晶體管M17和PMOS晶體管M19的柵極相 接，NMOS晶體管M17的漏極接PMOS晶體管M19的漏極相接，并與NMOS 晶體管M16和PMOS晶體管M18的柵極相接，構成交叉耦合反相器；
NMOS晶體管M16和PMOS晶體管M18的柵極作為反向輸出端Out -輸 出電壓，NMOS晶體管M17和PMOS晶體管M19的柵極作為正向輸出端Out +輸出電壓，PMOS晶體管M20的源極、PMOS晶體管M20的柵極、PMOS 晶體管M21的柵極、PMOS晶體管M22的柵極以及PMOS晶體管M23的柵 極接時鐘信號，用于在時鐘信號為低電平時將所述動態(tài)鎖存電路內部節(jié)點全部
置為高電平；
PMOS晶體管M20的漏極接NMOS晶體管M16的漏極，PMOS晶體管 M21的漏極接NMOS晶體管Ml7的漏極，PMOS晶體管M22的漏極接NMOS 晶體管M13的漏極，PMOS晶體管M23的漏極接NMOS晶體管M20的漏極， PMOS晶體管M24的源極接正向輸出端Out+ ， PMOS晶體管M24的漏極接 反向輸出端Out -)
圖2中的輸出鎖存電路30包括PMOS晶體管M25、 PMOS晶體管M26、 PMOS晶體管M27、 PMOS晶體管M28、 NMOS晶體管M29、 NMOS晶體管 M30、 NMOS晶體管M31、 NMOS晶體管M32、 NMOS晶體管M33、 NMOS 晶體管M34、第一反相器Invl和第二反相器Inv2。
其中，PMOS晶體管M25和PMOS晶體管M26的柵極相連接作為正向輸 入端Out +接收再生鎖存級的正向端輸出電壓，PMOS晶體管M27的柵極和 PMOS晶體管M28的柵極相連接作為反向輸入端Out-接收動態(tài)鎖存電路20 的反向端輸出電壓，PMOS晶體管M25的源極、PMOS晶體管M26的源極、 PMOS晶體管M27的源極以及PMOS晶體管M28的源極接電源。PMOS晶體管M27的漏極接NMOS晶體管M29的漏極，NMOS晶體管M29的漏極和 NMOS晶體管M29的柵極短接，并與NMOS晶體管M30的柵極相連，構成 電流鏡，NMOS晶體管M29的源極和NMOS晶體管M30的源極接地，NMOS 晶體管M30的漏極與PMOS晶體管M25的漏極相接，與第一反相器Invl輸 入端相接，第一反相器Invl輸出作為超高速比較器的正向輸出端Outp輸出電 壓。PMOS晶體管M26的漏極接NMOS晶體管M31的漏極，NMOS晶體管 M31的漏極和NMOS晶體管M31的柵極短接，與NMOS晶體管M32的柵極 相連，構成電流鏡，NMOS晶體管M31的源極和NMOS晶體管M32的源極 接地，NMOS晶體管M32的漏極與PMOS晶體管M28的漏極相接，與第二 反相器輸入端Inv2相接，第二反相器輸出作為超高速比較器的正向輸出端 Outm輸出電壓。NMOS晶體管M33的漏極接NMOS晶體管M29的漏極，并 與NMOS晶體管M34的柵極相接，NMOS晶體管M34的漏極接NMOS晶體 管M31的漏極，并與NMOS晶體管M33的柵極相接，NMOS晶體管的 源極與NMOS晶體管M34的源極接地，構成交叉耦合反相器，防止輸出邏輯 退化。
圖4為圖2中反相器的電i 各原理圖，包括PMOS晶體管M35和NMOS晶 體管M36，其中PMOS晶體管M35的源極接電源，PMOS晶體管M35的漏 極與NMOS晶體管M36的源極相接，并接Vout端；PMOS晶體管M35的柵 極與NMOS晶體管M36的柵極相接，并接Vin端；NMOS晶體管M36的漏
極接地。
由上述技術方案可知，通過采用一種新型的預放大鎖存比較器結構，減少 了比較器總的輸入失調電壓，可提高比較器的速度，能夠更好的滿足高速模數(shù) 轉換器設計的需要。
以上所述僅是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術領域的普通 技術人員來說，在不脫離本發(fā)明原理的前提下，還可以作出若干改進和潤飾， 這些改進和潤飾也應視為本發(fā)明的保護范圍。
權利要求
1.一種低失調的超高速比較器，其特征在于，包括順序連接的前置放大電路、動態(tài)鎖存電路和輸出鎖存電路，其中所述前置放大電路，包括正負電阻并聯(lián)為負載的全差分輸入結構，用于放大輸入信號與參考信號的差值；所述動態(tài)鎖存電路，設置有以反相器首尾連接成的雙穩(wěn)態(tài)結構，用于放大所述前置放大電路的輸出信號，并將前級輸出建立到數(shù)字邏輯輸出電平；所述輸出鎖存電路，由兩個交叉耦合NMOS晶體管和PMOS共源放大輸入組成，用于在鎖存時間內輸出前級輸出，在復位階段呈高阻態(tài)保持動態(tài)鎖存電路的輸出結果。
2. 根據(jù)權利要求1所述的低失調的超高速比較器，其特征在于，所述前 置放大電路包括PMOS晶體管(Ml)、 PMOS晶體管(M2)、 PMOS晶體管(M3)、 PMOS晶體管(M4)、 NMOS晶體管(M5)、 NMOS晶體管(M6 )、 NMOS晶體管(M7)、 NMOS晶體管(M8)、 NMOS晶體管(M9)、 NMOS 晶體管(M10)和NMOS晶體管(Mll)，其中，PMOS晶體管(Ml)的源極、PMOS晶體管(M2)的源極、PMOS晶體 管(M3)的源極和PMOS晶體管(M4)的源極分別和電源相接，PMOS晶體 管(Ml)的漏極和PMOS晶體管(M2)的柵極相接，PMOS晶體管(Ml) 的柵極和PMOS晶體管(M2)的漏極相接，PMOS晶體管(Ml)和PMOS 晶體管(M2)構成兩個負電阻；PMOS晶體管(M3 )的柵極和PMOS晶體管(M3 )的漏極短接，構成正 電阻；PMOS晶體管(M4)的柵極和PMOS晶體管(M4)的漏極短接，構成 正電阻；PMOS晶體管(M3)的漏極和PMOS晶體管(Ml)的漏極相接，構 成并聯(lián)的正負電阻；PMOS晶體管(M4)的漏極和PMOS晶體管(M2)的漏 極相接，構成并耳關的正負電阻；NMOS晶體管(M5)的柵極接正向輸入(Vip), NMOS晶體管(M6)的 柵極接正向參考電壓(vrp), NMOS晶體管(M7 )的柵極接反向參考電壓(vrm), NMOS晶體管(M8)的柵極接反向輸入(Vim)， NMOS晶體管(M5)的源極和NMOS晶體管(M6)的源極相接，并與NMOS晶體管(M9)的漏極相 接，NMOS晶體管(M7)的源極和NMOS晶體管(M8)的源極相接，并接 于NMOS晶體管(M10)的漏極，構成全差分輸入結構，NMOS晶體管(M9) 的柵極和NMOS晶體管(M10)的柵極分別接偏置電壓(vbias), NMOS晶體 管(M9)的源極和NMOS晶體管(M10)的源極接地，構成尾電流源；NMOS晶體管(M5)的漏極和NMOS晶體管(M7)的漏極相接作為反 向輸出端輸出電壓(Vom ); NMOS晶體管(M6 )的漏極和NMOS晶體管(M8 ) 的漏極相接作為正向端輸出電壓(Vop); NMOS晶體管(Mil)的柵極接時鐘 信號，NMOS晶體管(Mil)的源極接正向輸出端，NMOS晶體管(Mil)的 漏極接反向輸出，構成復位管。
3. 根據(jù)權利要求2所述的低失調的超高速比較器，其特征在于，所述 PMOS晶體管(Ml )的寬長比與所述PMOS晶體管(M3 )的寬長比設置是匹 配的，所述PMOS晶體管(M2)的寬長比與所述PMOS晶體管(M4)的寬 長比設置是匹配的。
4. 根據(jù)權利要求1所述的低失調的超高速比較器，其特征在于，所述動 態(tài)鎖存電路包括NMOS晶體管(M12)、 NMOS晶體管(M13)、 NMOS晶 體管(M14)、 NMOS晶體管(M15)、 NMOS晶體管(M16)、 NMOS晶體管(M17)、 PMOS晶體管(M18)、 PMOS晶體管(M19)、 PMOS晶體管(M20)、 PMOS晶體管(M21 )、 PMOS晶體管(M22 )、 PMOS晶體管(M23 )和PMOS 晶體管(M24)，其中NMOS晶體管(M12)的柵極作為正向輸入端接收所述前置放大電路的正 向輸出電壓(Vop)， NMOS晶體管(M13)的柵極作為反向輸入端接收所述 前置放大電路的反向輸出電壓(Vom)， NMOS晶體管(M12)的源極、NMOS 晶體管(M13)的源極和NMOS晶體管(M14)的漏極相接，NMOS晶體管(M14)的柵極接時鐘信號，NMOS晶體管(M14)的源極接地，NMOS晶體 管(M15 )的柵極接電源，NMOS晶體管(M15 )的源極接NMOS晶體管(M12 ) 的漏極，NMOS晶體管(M12)的漏極和NMOS晶體管(M13)的漏極相接， 在時鐘信號為高電平時短路輸入對管，NMOS晶體管(M16)的源極接NMOS 晶體管(M13)的漏極，NMOS晶體管(M17)的源極接NMOS晶體管(M12)的漏極，NMOS晶體管(M16)的漏極接PMOS晶體管(M18)的漏極，并 與NMOS晶體管(M17)和PMOS晶體管(M19)的柵極相接，NMOS晶體 管(M17)的漏極接PMOS晶體管(M19)的漏極相接，并與NMOS晶體管 (M16)和PMOS晶體管(M18)的柵極相接，構成交叉耦合反相器；NMOS晶體管(M16)和PMOS晶體管(M18)的柵極作為反向輸出端 (Out-)輸出電壓，NMOS晶體管(M17)和PMOS晶體管(M19)的柵極 作為正向輸出端(Out+ )輸出電壓，PMOS晶體管(M20)的源極、PMOS 晶體管(M20)的柵極、PMOS晶體管(M21)的柵極、PMOS晶體管(M22) 的柵極以及PMOS晶體管(M23)的柵極接時鐘信號，用于在時鐘信號為低 電平時將所述動態(tài)鎖存電路內部節(jié)點全部置為高電平；PMOS晶體管(M20)的漏極接NMOS晶體管(M16)的漏極，PMOS 晶體管(M21 )的漏極接NMOS晶體管(M17)的漏極，PMOS晶體管(M22) 的漏極接NMOS晶體管(M13 )的漏極，PMOS晶體管(M23 )的漏極接NMOS 晶體管(M20)的漏極，PMOS晶體管(M24)的源極接正向輸出端(Out+ ), PMOS晶體管(M24)的漏極接反向輸出端(Out-)。
5.根據(jù)權利要求1所述的低失調的超高速比較器，其特征在于，所述輸 出鎖存電路包括PMOS晶體管(M25)、 PMOS晶體管(M26)、 PMOS晶體 管(M27 )、 PMOS晶體管(M28 )、 NMOS晶體管(M29 )、 NMOS晶體管(M30 )、 NMOS晶體管(M31 )、 NMOS晶體管(M32)、 NMOS晶體管(M33 )、 NMOS 晶體管(M34)、第一反相器(Invl)和第二反相器(Inv2),其中PMOS晶體管(M25 )和PMOS晶體管(M26 )的柵極相連接作為正向輸 入端(0"+ )接收所述動態(tài)鎖存電路的正向端輸出電壓，PMOS晶體管(M27) 的柵極和PMOS晶體管(M28)的柵極相連接作為反向輸入端(Out -)接收 所述動態(tài)鎖存電路的反向端輸出電壓，PMOS晶體管(M25)的源極、PMOS 晶體管(M26 )的源極、PMOS晶體管(M27 )的源極以及PMOS晶體管(M28 ) 的源極接電源，PMOS晶體管(M27)的漏極接NMOS晶體管(M29)的漏 極，NMOS晶體管(M29)的漏極和NMOS晶體管(M29)的柵極短接，并 與NMOS晶體管(M30)的柵極相連，構成電流鏡，NMOS晶體管(M29) 的源極和NMOS晶體管(M30)的源極接地，NMOS晶體管(M30 )的漏極與PMOS晶體管(M25)的漏極相接，與笫一反相器(Invl)的輸入端相接， 第一反相器(Invl)的輸出電壓作為所述低失調的超高速比較器的正向輸出端(Outp)的輸出電壓，PMOS晶體管(M26)的漏極接NMOS晶體管(M31) 的漏極，NMOS晶體管(M31)的漏極和NMOS晶體管(M31 )的柵極短接， 并與NMOS晶體管(M32)的柵極相連，構成電流鏡，NMOS晶體管(M31) 的源極和NMOS晶體管(M32)的源極接地，NMOS晶體管(M32)的漏極 與PMOS晶體管(M28)的漏極相接，并與第二反相器(Inv2)的輸入端相接， 第二反相器(Inv2)的輸出電壓作為所述低失調的超高速比較器的正向輸出端(Outm)的tr出電壓；NMOS晶體管(M33)的漏極接NMOS晶體管(M29)的漏極，并與NMOS 晶體管(M34)的柵極相接，NMOS晶體管(M34)的漏極接NMOS晶體管(M31 )的漏極，并與NMOS晶體管(M33 )的柵極相接，NMOS晶體管(M33 ) 的源極與NMOS晶體管(M34)的源極接地，構成交叉耦合反相器。
全文摘要
本發(fā)明提供一種低失調的超高速比較器，屬于混合信號集成電路技術領域，包括順序連接的前置放大電路、動態(tài)鎖存電路和輸出鎖存電路，其中前置放大電路，包括正負電阻并聯(lián)為負載的全差分輸入結構，用于放大輸入信號與參考信號的差值；動態(tài)鎖存電路，設置有以反相器首尾連接成的雙穩(wěn)態(tài)結構，用于放大前置放大電路的輸出信號，并將前級輸出建立到數(shù)字邏輯輸出電平；輸出鎖存電路，由兩個交叉耦合NMOS晶體管和PMOS共源放大輸入組成，用于在鎖存時間內輸出前級輸出，在復位階段呈高阻態(tài)保持動態(tài)鎖存電路的輸出結果，從而減少了比較器總的輸入失調電壓，可提高比較器的速度，能夠更好的滿足高速模數(shù)轉換器設計的需要。
文檔編號H03K5/22GK101562441SQ200810213439
公開日2009年10月21日 申請日期2008年10月8日 優(yōu)先權日2008年10月8日
發(fā)明者劉簾曦, 朱樟明, 楊銀堂, 韓寶妮 申請人:西安電子科技大學