本發(fā)明涉及微電子技術(shù)領(lǐng)域，特別是涉及一種利用磁性斯格明子改變磁頸電阻，從而實(shí)現(xiàn)邏輯與門(mén)以及邏輯或門(mén)。

背景技術(shù)：

邏輯門(mén)是現(xiàn)代電子信息的基礎(chǔ)，實(shí)現(xiàn)各種基本邏輯關(guān)系的電路稱(chēng)為邏輯門(mén)電路。在邏輯代數(shù)中，邏輯變量有兩種取值真(1)和假(0)。而在邏輯電路中，通常定義高電平為邏輯真而低電平為邏輯假，即用高、低電平這兩個(gè)電學(xué)參量分別來(lái)表示“1”、“0”這兩個(gè)邏輯變量，然后利用電路改變電壓的高低，從而實(shí)現(xiàn)了基本的邏輯門(mén)運(yùn)算。表一給出了邏輯與門(mén)的真值表，其中A、B為輸入邏輯變量，X為輸出邏輯變量。表二給出了邏輯或門(mén)的真值表。

表一：邏輯與門(mén)的真值表

表二：邏輯或門(mén)的真值表

目前常用的邏輯門(mén)基于半導(dǎo)體電路，但受半導(dǎo)體材料特性的限制，半導(dǎo)體基邏輯門(mén)必須工作在一定的溫度范圍內(nèi)。而邏輯電路工作時(shí)，由于電流的熱效應(yīng)其器件溫度會(huì)累積升高，故半導(dǎo)體邏輯門(mén)會(huì)有相應(yīng)的散熱裝置，如散熱片、風(fēng)扇等，從而半導(dǎo)體基邏輯電路有較大的能量耗散。因此，我們提出一種基于磁性斯格明子的邏輯門(mén)電路，在電流的驅(qū)動(dòng)下，斯格明子會(huì)在磁頸處累積，進(jìn)而改變磁頸兩端的電壓。相對(duì)于半導(dǎo)體基邏輯電路，其具有能耗低、熱穩(wěn)定性好以及易于集成等特點(diǎn)。

磁性斯格明子是一種磁渦旋態(tài)的納米磁結(jié)構(gòu)，并具有粒子的特性，首先發(fā)現(xiàn)于中心不對(duì)稱(chēng)的塊狀晶體中，其具有尺寸小、穩(wěn)定性高和易操控等特點(diǎn)，被視為下一代電子元件的信息載體。而隨著研究的深入，在強(qiáng)自旋軌道耦合的雙層薄膜中也發(fā)現(xiàn)了這種特殊的準(zhǔn)粒子(J.Sampaio,V.Cros,S.Rohart,A.Thiaville,and A.Fert,Nature Nanotechnology,vol.8,pp.839-844,Nov 2013.)，為實(shí)現(xiàn)基于斯格明子的電子器件提供了結(jié)構(gòu)基礎(chǔ)。而另一方面，人們對(duì)斯格明子的產(chǎn)生也進(jìn)行了廣泛的研究，結(jié)果表明，電流不僅可以驅(qū)動(dòng)已有斯格明子在薄膜層中移動(dòng)，還可以在特定形狀的薄膜里誘導(dǎo)產(chǎn)生斯格明子(J.Iwasaki,M.Mochizuki,and N.Nagaosa,Nature Nanotechnology,vol.9,pp.156-156,Feb 2014.)。也就是說(shuō)，利用電流控制薄膜中的斯格明子，可以設(shè)計(jì)新的電路元件，并與已有的集成電路相兼容。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是，提出一種基于磁性斯格明子的邏輯門(mén)電路。由于磁性金屬納米線(xiàn)連接處磁頸寬度不同，導(dǎo)致斯格明子在磁頸處累積或耗散，進(jìn)而改變了磁頸兩端的電壓，最終實(shí)現(xiàn)邏輯與運(yùn)算和邏輯或運(yùn)算。

本發(fā)明技術(shù)方案：一種基于磁性斯格明子的邏輯門(mén)電路，邏輯門(mén)基本單元由兩條輸入磁性金屬納米線(xiàn)右端會(huì)聚成一條輸出磁性金屬納米線(xiàn)構(gòu)成，三根磁性金屬納米線(xiàn)帶有磁頸，控制三個(gè)磁頸的寬度不同(如圖2所示的M₁，M₂和M₃)，可以形成“與”邏輯門(mén)或者“或”邏輯門(mén)；所述的邏輯門(mén)為三根磁性金屬納米線(xiàn)構(gòu)成的三接線(xiàn)端裝置，輸入端由兩根帶有磁頸(M_A和M_B)的納米線(xiàn)組成，其末端會(huì)聚形成一條帶有磁頸(M_X)的輸出磁性金屬納米線(xiàn)。

輸入端激發(fā)磁性斯格明子的結(jié)構(gòu)為凹狀圖形。

所述的磁性材料為Co和Pt的雙層薄膜。

當(dāng)所述的邏輯門(mén)為“或”邏輯門(mén)的“或”功能，兩個(gè)輸入端的磁頸寬度相同，且大于輸出端的磁頸寬度。

所述的邏輯門(mén)為“與”邏輯門(mén)的“與”功能，；兩個(gè)輸入端的磁頸的寬度、臨界電流相同，且小于輸出端磁頸的寬度、臨界電流。

所述的邏輯門(mén)單元，輸入端納米線(xiàn)互相平行，在輸出和輸入線(xiàn)之間的過(guò)渡部分包括兩根彎曲形狀線(xiàn)5，每根彎曲形狀線(xiàn)包括1/2的向下拋物線(xiàn)狀的線(xiàn)和1/2的向上拋物線(xiàn)狀的線(xiàn)。輸入端(臂)的左端連接有兩個(gè)具有相同尺寸的方形電極(1)，輸出端(臂)的右端連接有一個(gè)方形電極(1)。

所述的邏輯門(mén)輸入和輸出間采用電流驅(qū)使磁性斯格明子的移動(dòng)，從而使得磁性斯格明子在磁頸處累積或耗散；斯格明子被所述磁頸捕獲，磁頸電阻相比沒(méi)有捕獲磁性斯格明子時(shí)大很多；通過(guò)磁頸的電流大于磁頸的臨界電流，磁性斯格明子將沿所述電流方向移動(dòng)，從而磁頸電阻降低，即通過(guò)磁頸的電流大于臨界電流，斯格明子在電流的驅(qū)動(dòng)下通過(guò)磁頸，不會(huì)發(fā)生累積，其電阻較小。邏輯的“1”表示在磁頸兩端之間的較低電壓，而邏輯的“0”則表示在磁頸兩端之間的較高電壓。

本發(fā)明器件的制備：首先使用真空濺射生長(zhǎng)20nm厚的Co/Pt雙層膜，并在雙層膜上方生長(zhǎng)2nm厚的Au膜，作為保護(hù)層。然后采用電子束刻蝕，得到帶有磁頸的三條納米線(xiàn)，其中兩條A、B作為輸入，一條X作為輸出，并且在輸入端左側(cè)帶制備可以激發(fā)斯格明子的凹狀圖形，如圖3所示。最后，采用光刻法為兩個(gè)輸入左側(cè)、一個(gè)輸出端右側(cè)以及3個(gè)磁頸的左右兩側(cè)光刻出電極，并在電極區(qū)域蒸鍍Au以便接線(xiàn)。

有益效果，提出了一種基于磁性斯格明子的邏輯門(mén)電路，利用電流控制薄膜中的斯格明子，可以設(shè)計(jì)新的電路元件，并與已有的集成電路相兼容。方便實(shí)現(xiàn)邏輯與運(yùn)算和邏輯或運(yùn)算。

附圖說(shuō)明

圖1為基于磁性斯格明子邏輯與門(mén)和邏輯或門(mén)的結(jié)構(gòu)示意圖；

圖2中M₁，M₂，M₃為實(shí)現(xiàn)邏輯門(mén)所需的3種類(lèi)型的磁頸(M₁，M₂，M₃)；

圖3為輸入端左側(cè)產(chǎn)生斯格明子的凹狀結(jié)構(gòu)(圖1中(2))。

具體實(shí)施方式

如圖2所示，M₁、M₂，M₃為3種不同頸寬的磁頸。當(dāng)有電流I驅(qū)動(dòng)的斯格明子(磁頸中黑色圓點(diǎn))分別流過(guò)這3種磁頸時(shí)，由于頸寬不同而導(dǎo)致流過(guò)磁頸的電流密度不同，從而影響磁頸中斯格明子的分布，進(jìn)而改變磁頸左右兩側(cè)的電阻。M₂相對(duì)M₁頸寬較寬，故電流密度小，斯格明子在磁頸處累積，磁頸電阻增大；M₃相對(duì)于M₁頸寬較窄，故電流密度大，斯格明子在電流的驅(qū)動(dòng)下沿電流方向移動(dòng)，磁頸處斯格明子數(shù)量減少，磁頸電阻減小。邏輯“1”表示在磁頸的兩端之間較低電壓，而邏輯“0”則表示較高電壓。為實(shí)現(xiàn)“或”邏輯門(mén)，所述輸入磁頸的臨界電流必須大于所述輸出磁頸的臨界電流，這意味著兩條輸入線(xiàn)的磁頸(M_A，M_B)的頸寬必須大于輸出線(xiàn)的磁頸(M_X)的頸寬，此時(shí)M_A，M_B為M₁型磁頸，M_X為M₃型磁頸。為實(shí)現(xiàn)“和”功能，所述兩條輸入磁頸(M_A，M_B)的寬度必須小于所述輸出線(xiàn)頸縮(M_X)的寬度。此外，輸入線(xiàn)磁頸寬度(M_A，M_B)的總和必須大于輸出頸縮寬度(M_X)，此時(shí)M_A，M_B為M₁型磁頸，M_X為M₂型磁頸。

首先使用真空濺射生長(zhǎng)20nm厚的Co/Pt雙層膜，并在雙層膜上方生長(zhǎng)2nm厚的Au膜，作為保護(hù)層。然后采用電子束刻蝕，得到帶有長(zhǎng)2μm磁頸(M_A，M_B，M_X)的三條納米線(xiàn)，其中兩條A、B左側(cè)作為輸入端，一條X右側(cè)作為輸出端，并且在輸入端左側(cè)帶有可以激發(fā)斯格明子的凹狀圖形2(圖1)。最后，采用光刻法為兩個(gè)輸入左側(cè)、一個(gè)輸出端右側(cè)以及3個(gè)磁頸的左右兩側(cè)光刻出電極，并在電極區(qū)域蒸鍍Au以便接線(xiàn)，輸入電極為4μm×4μm的方形電極1(圖1)，磁頸兩側(cè)3的測(cè)量電極4為2μm×2μm(圖1)，彎曲形狀線(xiàn)5。