本發(fā)明涉及示波器技術領域，尤其涉及一種示波器帶內平坦度的自動修正方法。

背景技術：

現(xiàn)代電子信號的復雜性特別是帶寬和非平穩(wěn)特性的增長極為迅速，以掃頻為主的頻域測試儀器從測量原理上難以滿足寬帶、瞬態(tài)信號的實時測試要求，以示波器為代表的基于實時采樣的時域儀器正在成為現(xiàn)代電子測試技術的主流發(fā)展趨勢。目前示波器輸入信號的帶寬主要通過器件保證，前端模擬信號調理電路和ADC等帶寬需要高于儀器設計的帶寬數(shù)值，并且預留很多可以調整的參數(shù)，保證整體輸入信號帶寬內幅頻特性曲線的平坦。當輸入信號帶寬較低時，器件容易選擇并且電路分布參數(shù)對帶寬內幅頻特性曲線的影響較小，上述方法較容易實現(xiàn)。但是當示波器的帶寬提升到幾十GHz，電路分布參數(shù)對帶寬內幅頻特性曲線的影響較大時，傳統(tǒng)的依靠模擬器件調整帶寬平坦性的方式很難實現(xiàn)。因此，需要一種示波器帶內平坦度的自動修正方法，以解決現(xiàn)有技術中存在的上述問題。

技術實現(xiàn)要素：

本發(fā)明提供一種示波器帶內平坦度的自動修正方法，提高寬帶示波器帶寬平坦性調整的靈活性。

本發(fā)明采用的技術方案是：

一種示波器帶內平坦度的自動修正方法，其包括：依據(jù)示波器的帶寬Fend，確定帶寬區(qū)間[0,Fend]被均勻離散成的份數(shù)M+1以及修正所述帶寬Fend使用的濾波器的階數(shù)N，并且N的取值為奇數(shù)；根據(jù)所述帶寬區(qū)間[0,Fend]被均勻離散成的份數(shù)M+1，形成初始數(shù)組F＝{0,Fend/M,2×Fend/M,…,(M-1)×Fend/M,M×Fend/M}，同時記錄所述初始數(shù)組F中M+1個元素對應頻點的幅值Vfm；選擇所述M+1個元素對應頻點中某一個頻點作為基準點Fbase，并且將所述基準點Fbase的幅值記為Vbase，將所述M+1個元素對應頻點的幅值Vfm相對于所述基準點Fbase的幅值Vbase取對數(shù)20×lg(Vfm/Vbase)后，計算所述M+1個元素對應頻點相對于所述基準點Fbase的增益值，形成新數(shù)組Y＝{20×lg(Vf0/Vbase),20×lg(Vf1/Vbase),…,20×lg(VfM-1/Vbase),20×lg(VfM/Vbase)}；調用matlab軟件中的函數(shù)gremez(N-1,F,Y,w)，生成線性相位有限脈沖響應濾波器的濾波器系數(shù)h，所述濾波器系數(shù)為對稱結構：h(0)＝h(N)，h(1)＝h(N-1)，……，其中，N為所述階數(shù)，F(xiàn)為所述初始數(shù)組，Y為所述新數(shù)組，w是所述M+1個元素對應頻點的權重系數(shù)，取值為1；根據(jù)所述濾波器系數(shù)，在FPGA芯片內部實現(xiàn)所述線性相位有限脈沖響應濾波器，輸出帶寬平坦后的數(shù)據(jù)流。

優(yōu)選地，所述根據(jù)所述濾波器系數(shù)，在FPGA芯片內部實現(xiàn)所述線性相位有限脈沖響應濾波器，輸出帶寬平坦后的數(shù)據(jù)流，具體包括：對濾波器的輸入信號進行偏移二進制轉補碼，然后將所述輸入信號與所述濾波器系數(shù)相乘后求和得到累加數(shù)據(jù)，再將所述累加數(shù)據(jù)進行位數(shù)處理；將所述補碼轉換回所述偏移二進制碼，完成所述輸入信號的整個帶寬的濾波補償。

優(yōu)選地，所述將所述累加數(shù)據(jù)進行位數(shù)處理，具體包括：設定所述濾波器的輸入信號為8bit數(shù)據(jù)流，所述累加數(shù)據(jù)為10位，將所述累加數(shù)據(jù)壓縮為8位；舍棄所述累加數(shù)據(jù)的低7位后，對所述累加數(shù)據(jù)進行判斷；如果所述累加數(shù)據(jù)大于127，則輸出127，如果所述累加數(shù)據(jù)小于-127，則輸出為-127。

采用上述技術方案，本發(fā)明至少具有下列效果：

本發(fā)明提供的示波器帶內平坦度的自動修正方法，利用寬帶輸入信號已經(jīng)數(shù)字化、高速處理芯片F(xiàn)PGA等資源，計算濾波系數(shù)，利用FPGA芯片內部數(shù)字補償?shù)姆绞酵瓿蓪拵静ㄆ鞯膸捚教够?，避免通過前端模擬信號調理電路調整的復雜性，降低了數(shù)字示波器的生產(chǎn)調試成本，提高了寬帶示波器的帶寬調整的靈活性。

附圖說明

圖1為本發(fā)明示波器帶內平坦度的自動修正方法的流程圖；

圖2為圖1所示自動修正方法的一個優(yōu)選實施例中FPGA實現(xiàn)線性相位有限脈沖響應濾波器的示意圖；

圖3為圖2所示FPGA實現(xiàn)線性相位有限脈沖響應濾波器中實現(xiàn)乘累加的示意圖。

具體實施方式

為更進一步闡述本發(fā)明為達成預定目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對本發(fā)明進行詳細說明如后。

本發(fā)明提供的示波器帶內平坦度的自動修正方法可以提高寬帶示波器帶寬平坦性調整的靈活性，下面將詳細地描述本發(fā)明的示波器帶內平坦度的自動修正方法及其各個步驟。

如圖1所示，本實施例的示波器帶內平坦度的自動修正方法，包括：步驟S10：依據(jù)示波器的帶寬Fend，確定帶寬區(qū)間[0,Fend]被均勻離散成的份數(shù)M+1以及修正帶寬Fend使用的濾波器的階數(shù)N，并且為了減小濾波器的階數(shù)，N的取值為奇數(shù)。步驟S20：根據(jù)帶寬區(qū)間[0,Fend]被均勻離散成的份數(shù)M+1，形成初始數(shù)組F＝{0,Fend/M,2×Fend/M,…,(M-1)×Fend/M,M×Fend/M}，同時記錄初始數(shù)組F中M+1個元素對應頻點的幅值Vfm。步驟S30：選擇M+1個元素對應頻點中某一個頻點作為基準點Fbase，并且將基準點Fbase的幅值記為Vbase，將M+1個元素對應頻點的幅值Vfm相對于基準點Fbase的幅值Vbase取對數(shù)20×lg(Vfm/Vbase)后，計算M+1個元素對應頻點相對于基準點Fbase的增益值，形成新數(shù)組Y＝{20×lg(Vf0/Vbase),20×lg(Vf1/Vbase),…,20×lg(VfM-1/Vbase),20×lg(VfM/Vbase)}。步驟S40：調用matlab軟件中的函數(shù)gremez(n-1,F,Y,w)，生成線性相位有限脈沖響應濾波器的濾波器系數(shù)h，濾波器系數(shù)為對稱結構，即h(0)＝h(N)，h(1)＝h(N-1)，……，其中，N為階數(shù)，F(xiàn)為初始數(shù)組，Y為新數(shù)組，w是M+1個元素對應頻點的權重系數(shù)，取值為1。步驟S50：根據(jù)濾波器系數(shù)，在FPGA芯片內部使用邏輯資源實現(xiàn)線性相位有限脈沖響應濾波器，輸出帶寬平坦后的數(shù)據(jù)流。

本發(fā)明的自動修正方法，充分利用數(shù)字示波器已經(jīng)將寬帶輸入信號進行了數(shù)字化，高速處理芯片F(xiàn)PGA等資源，提高了寬帶示波器的帶寬平坦性調整的靈活性。

其中，步驟S50中，在FPGA芯片內部實現(xiàn)n階線性相位有限脈沖響應濾波器的實現(xiàn)公式如下：其中x(n)是輸入信號，h(i)為濾波器系數(shù)，濾波器輸出的y(n)為N+1次乘法和N次加法的計算結果。

作為優(yōu)選地，根據(jù)濾波器系數(shù)，在FPGA芯片內部使用邏輯資源實現(xiàn)線性相位有限脈沖響應濾波器，輸出帶寬平坦后的數(shù)據(jù)流，具體包括：對濾波器的輸入信號進行偏移二進制轉補碼，然后將輸入信號與濾波器系數(shù)相乘后累加求和得到累加數(shù)據(jù)，再將累加數(shù)據(jù)進行位數(shù)處理；將補碼轉換回偏移二進制碼，完成輸入信號的整個帶寬的濾波補償。結合圖2和圖3所示具體如下：

S0、偏移二進制轉補碼：將輸入的每個8bit偏移二進制碼轉換為對應的補碼。轉換規(guī)則，偏移二進制碼轉換為補碼的規(guī)則是其最高位求反。

S1、乘累加，參見圖3所示FPGA芯片內部實現(xiàn)線性相位有限脈沖響應濾波器中乘累加實現(xiàn)示意圖所示：在工程實現(xiàn)中，濾波器共有N+1個抽頭系數(shù)，如果直接實現(xiàn)，需要N+1個的乘法器。FPGA實現(xiàn)乘法器，需要大量的邏輯資源，可以利用濾波器系數(shù)對稱的特性，通過使用加法器，減少一半的乘法器的數(shù)量，即需要使用個乘法器，乘法器的輸出再送入并行加法器，獲得最終的濾波結果。

S2、位數(shù)處理：位數(shù)處理主要包括數(shù)據(jù)舍位及溢出處理。

S3、補碼轉偏移二進制碼：將補碼轉換回偏移二進制碼，它是偏移二進制碼轉補碼的逆過程，輸出的數(shù)據(jù)流即完成整個帶寬的濾波補償。

進一步地，將累加數(shù)據(jù)進行位數(shù)處理，具體包括：設定濾波器的輸入信號為8bit數(shù)據(jù)流，累加數(shù)據(jù)為10位，將累加數(shù)據(jù)壓縮為8位；舍棄累加數(shù)據(jù)的低7位后，對累加數(shù)據(jù)進行判斷；如果累加數(shù)據(jù)大于127，則輸出127，如果累加數(shù)據(jù)小于-127，則輸出為-127。

濾波器的輸入為ADC的輸出，假設為8bit的數(shù)據(jù)流，經(jīng)過濾波器的乘累加運算后，累加數(shù)據(jù)擴展為10位，為了滿足后續(xù)數(shù)據(jù)的接口需求，需要將這10位的結果再壓縮為8位?？紤]到濾波器系數(shù)量化時已經(jīng)乘了128，因此這里可以先舍棄累加數(shù)據(jù)的低7位，然后對累加數(shù)據(jù)進行判斷，如果累加數(shù)據(jù)大于127，則輸出為127，如果累加數(shù)據(jù)小于-127，則輸出為-127。

通過具體實施方式的說明，應當可對本發(fā)明為達成預定目的所采取的技術手段及功效得以更加深入且具體的了解，然而所附圖示僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。