專利名稱：：一種可重構(gòu)動(dòng)態(tài)邏輯門電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及集成電路
技術(shù)領(lǐng)域：
，尤其是涉及一種可重構(gòu)動(dòng)態(tài)邏輯門電路。
背景技術(shù)：
：下一代計(jì)算機(jī)芯片設(shè)計(jì)研究的一個(gè)重要方向就是使計(jì)算設(shè)備具有可重構(gòu)的動(dòng)態(tài)邏輯體系結(jié)構(gòu)的研究。現(xiàn)有的可重構(gòu)的動(dòng)態(tài)邏輯體系結(jié)構(gòu)都基于傳統(tǒng)的可編程邏輯門陣列(FPGA)技術(shù)的，F(xiàn)PGA技術(shù)是對(duì)集成電路芯片上的靜態(tài)的連線進(jìn)行重新連接來實(shí)現(xiàn)不同的功能，其單個(gè)的邏輯門并不是可重構(gòu)的。而傳統(tǒng)的邏輯門電路一般是由單選擇的開關(guān)電路組合而成，門電路只能預(yù)先設(shè)置好，不能進(jìn)行動(dòng)態(tài)的轉(zhuǎn)換?，F(xiàn)有技術(shù)也有用雙選擇開關(guān)電路組成的二元邏輯門電路，實(shí)現(xiàn)了在"與門"和"或門"之間的轉(zhuǎn)換。混沌系統(tǒng)可以通過利用嵌入到非線性動(dòng)力系統(tǒng)中豐富的模式，來執(zhí)行邏輯計(jì)算功能，比如實(shí)現(xiàn)基本的邏輯門等等?；趧?dòng)力學(xué)系統(tǒng)的可重構(gòu)邏輯門使用固定的電路結(jié)構(gòu)，在不改變電路結(jié)構(gòu)的情況下，通過改變電路參數(shù)，使動(dòng)力學(xué)系統(tǒng)元件在不同的邏輯門之間進(jìn)行轉(zhuǎn)換，從而實(shí)現(xiàn)不同的運(yùn)算功能。但是現(xiàn)有的實(shí)現(xiàn)可重構(gòu)的動(dòng)態(tài)邏輯門的方法是基于動(dòng)力學(xué)系統(tǒng)的(也即是通過微分或差分方程表示的數(shù)學(xué)模型，比較復(fù)雜)，不能很好地滿足邏輯運(yùn)算速度以及邏輯結(jié)果多樣性的要求。
發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題在于需要提供一種可重構(gòu)動(dòng)態(tài)邏輯門電路，能夠在多種邏輯之間進(jìn)行動(dòng)態(tài)轉(zhuǎn)換。為了解決上述技術(shù)問題，本發(fā)明提供了一種可重構(gòu)動(dòng)態(tài)邏輯門電路，包括第一輸入端、第二輸入端、第三輸入端、運(yùn)算電路以及輸出端，其中所述第一輸入端，用于接收輸入信號(hào)；所述第二輸入端，用于接收窗口門限值，以及對(duì)所述輸入信號(hào)進(jìn)行加權(quán)處理的加權(quán)系數(shù)；所述第三輸入端，用于接收控制指令；所述運(yùn)算電路，分別與所述第一輸入端、第二輸入端及第三輸入端相連，用于根據(jù)所述輸入信號(hào)、加權(quán)系數(shù)、窗口門限值以及控制指令，獲得所述動(dòng)態(tài)邏輯門電路的邏輯運(yùn)算結(jié)果；所述輸出端，與所述運(yùn)算電路相連，用于輸出所述邏輯運(yùn)算結(jié)果。較佳地，所述運(yùn)算電路根據(jù)下式獲得所述邏輯運(yùn)算結(jié)果<formula>formulaseeoriginaldocumentpage4</formula>根據(jù)k.l與Pj的大小關(guān)系，輸出不同的邏輯值；其中Ii為第i個(gè)輸入信號(hào)，M為整數(shù)且l《M;=1。Cij為輸入信號(hào)Ii的加權(quán)系數(shù)；kj為所述控制指令，j為整數(shù)且1《j《N;Pj為所述窗口門限值；1。ut,.為第j個(gè)輸出信號(hào)。較佳地，|yj|<Pj，Ioutjl，否則Ioutj0;或者|yj|<Pj，IoutjO，否則Ioutj較佳地，在一個(gè)控制指令且一個(gè)輸出信號(hào)時(shí)，根據(jù)下式獲得所述邏輯運(yùn)算結(jié)果A/;^ZC,/,-A:，根據(jù)|y|與|3的大小關(guān)系，輸出不同的邏輯值。!=1較佳地，改變所述第三輸入端接收的所述控制指令，動(dòng)態(tài)轉(zhuǎn)換所述邏輯門電路的邏輯功能。較佳地，改變所述第二輸入端接收的所述窗口門限值，動(dòng)態(tài)轉(zhuǎn)換所述邏輯門電路的邏輯功能。較佳地，該邏輯門電路進(jìn)一步包括存儲(chǔ)器，與所述第二輸入端相連，用于存儲(chǔ)所述加權(quán)系數(shù)及窗口門限值。較佳地，所述運(yùn)算電路包括第一電源、第二電源、第一放大器、第二放大器、第三放大器、第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第一二極管、第二二極管以及肖特基二極管，其中所述第一放大器的同相輸入端經(jīng)所述第三電阻，接入第一輸入信號(hào)所述第一放大器的同相輸入端經(jīng)所述第四電阻，接入第二輸入信號(hào)所述第一放大器的反相輸入端經(jīng)所述第一電阻，接入所述控制指令所述第一放大器的同相輸入端，還經(jīng)所述第二電阻接地；所述第一放大器的反相輸入端經(jīng)所述第五電阻后，與所述第一放大器的輸出端連接；所述第一放大器的輸出端經(jīng)所述第六電阻，連接所述第二放大器的反相輸入端，并經(jīng)所述第九電阻連接所述第三放大器的同相輸入端；所述第一電源及第二電源均為直流電源；所述第二放大器的同相輸入端經(jīng)所述第七電阻，連接所述第一電源的負(fù)極；所述第三放大器的反相輸入端經(jīng)所述第八電阻，連接所述第二電源的正極；所述第一電源的正極及所述第二電源的負(fù)極接地；所述第二放大器的輸出端連接所述第一二極管的正極；所述第三放大器的輸出端連接所述第二二極管的正極；所述第一二極管的負(fù)極連接所述第二二極管的負(fù)極后，連接所述第十電阻的一丄山順；所述第三二極管的正極接地，負(fù)極連接所述第十電阻的另一端；所述第三二極管的負(fù)極為所述邏輯門電路的輸出端，輸出第一輸出信號(hào)。較佳地，所述邏輯門電路進(jìn)一步包括反相器，輸入所述第一輸出信號(hào)，輸出第二輸出信號(hào)，所述第二輸出信號(hào)與所述第^輸出信號(hào)反相。較佳地，所述第五電阻的阻值與所述第三電阻的阻值的比值，等于第一加權(quán)系數(shù)，所述第五電阻的阻值與所述第四電阻的阻值的比值，等于第二加權(quán)系數(shù)，所述第一電源及第二電源的電壓值等于所述窗口門限值；所述第一電阻的阻值等于所述第五電阻的阻值，所述第六電阻、第七電阻、第八電阻及第九電阻的阻值，分別等于所述第五電阻的阻值；所述第二電阻、第四電阻及第十電阻的阻值等于所述第五電阻的兩倍；所述第一加權(quán)系數(shù)用于對(duì)所述第一輸入信號(hào)進(jìn)行加權(quán)，所述第二加權(quán)系數(shù)用于對(duì)所述第二輸入信號(hào)進(jìn)行加權(quán)。本發(fā)明實(shí)現(xiàn)了在多種邏輯之間進(jìn)行快速轉(zhuǎn)換的動(dòng)態(tài)邏輯門電路的技術(shù)，本發(fā)明技術(shù)方案具有較高的邏輯轉(zhuǎn)換速度，而且邏輯結(jié)果豐富多樣。圖1是現(xiàn)有技術(shù)中一種兩輸入一輸出的邏輯功能不可變的邏輯門結(jié)構(gòu)電路示意圖；圖2是本發(fā)明技術(shù)方案原理示意圖；圖3為本發(fā)明技術(shù)方案中兩輸入一輸出情形下不同參數(shù)組合之間的關(guān)系示意圖；圖4為本發(fā)明動(dòng)態(tài)邏輯門電路第一實(shí)施例的結(jié)構(gòu)示意圖；圖5為本發(fā)明動(dòng)態(tài)邏輯門電路第二實(shí)施例的結(jié)構(gòu)示意圖；圖6為本發(fā)明動(dòng)態(tài)邏輯門電路第三實(shí)施例的結(jié)構(gòu)示意圖；圖7為本發(fā)明技術(shù)方案的一應(yīng)用實(shí)例。具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，以下結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步地詳細(xì)說明。圖1是現(xiàn)有技術(shù)中一種兩輸入一輸出的邏輯功能不能改變的邏輯門結(jié)構(gòu)電路示意圖。如圖l所示，第一輸入(input1)和第二輸入(input2)輸入到該邏輯門(Cell1)后，產(chǎn)生一輸出(outl)，但是該邏輯門的邏輯功能并不能改變。圖2是現(xiàn)本發(fā)明可重構(gòu)動(dòng)態(tài)邏輯門結(jié)構(gòu)電路原理示意圖。如圖2所示，第一輸入(input1)和第二輸入(input2)輸入到該邏輯門(Cell2)，該邏輯門在控制信號(hào)(control)的作用下，產(chǎn)生一輸出(out2)。相比圖1所示邏輯功能不可變的門結(jié)構(gòu)，本發(fā)明技術(shù)方案的關(guān)鍵之處在于利用改變?cè)摽刂菩盘?hào)，可在不改變電路其他部分的條件下，使邏輯門結(jié)構(gòu)的邏輯功能改變并實(shí)現(xiàn)實(shí)時(shí)切換。對(duì)于兩個(gè)輸入的邏輯門，可以產(chǎn)生如表1(a)和表1(b)所示的16種基本的布爾代數(shù)邏輯功能。表1(a)基本邏輯N0R、NAND、X0R、0R、AND、0、1門的真值表<table>tableseeoriginaldocumentpage7</column></row><table>表1(b)邏輯XN0R、Xp》2、X3、X4、X5、X6、X7、X8門的真值表<table>tableseeoriginaldocumentpage7</column></row><table>本發(fā)明的核心思想是，通過改變控制指令，使得邏輯門能夠在多種邏輯功能之間進(jìn)行動(dòng)態(tài)轉(zhuǎn)換。本發(fā)明技術(shù)方案沒有運(yùn)用動(dòng)力學(xué)系統(tǒng)，同現(xiàn)有的基于動(dòng)力學(xué)系統(tǒng)的可重構(gòu)動(dòng)態(tài)邏輯門方法相比，本發(fā)明技術(shù)方案不需要?jiǎng)恿W(xué)系統(tǒng)的初始化條件和更新過程，因此相比現(xiàn)有技術(shù)更加簡單，易于工程人員理解、分析和實(shí)現(xiàn)?？梢韵胂螅帽景l(fā)明技術(shù)方案，可以構(gòu)造和實(shí)現(xiàn)比現(xiàn)有技術(shù)更加靈活、魯棒、代價(jià)更低的通用目的計(jì)算設(shè)備。本發(fā)明技術(shù)方案利用門限機(jī)制來構(gòu)造動(dòng)態(tài)的邏輯門?？紤]如下的邏輯門模型y=1^+l2C2-k，如果|y|<P，I。ut=l，否則I。ut=0;式(1)其中I"I2分別是第一輸入信號(hào)及第二輸入信號(hào)；d是第一加權(quán)系數(shù)，C2是第二加權(quán)系數(shù)，13為窗口門限值；其中Q及C2分別用于對(duì)第一輸入信號(hào)L和第二輸入信號(hào)I2進(jìn)行加權(quán)，它們與P均為正常數(shù)；k是邏輯門控制器的控制指令；1。ut是輸出信號(hào)。當(dāng)然，式(1)是|y|<13時(shí)|l。ut=1，否則1。加=0;另一種設(shè)定|y|<13時(shí)|l。ut=0，否則1^=1屬于同一個(gè)原理；也即，根據(jù)|y|與|3的大小關(guān)系，輸出不同的邏輯值(0或者1)。以下舉例說明如何基于上述邏輯門模型實(shí)現(xiàn)各種不同的邏輯門。例如設(shè)置Q=1，C2=0.5，P=0.625，k=0.75;對(duì)于輸入信號(hào)(Ii，I》，選擇輸入(0，0)時(shí)，得到y(tǒng)二-0.75，y=0.75;因?yàn)镻=0.625<0.75=lyl，所以輸出信號(hào)I。ut為0;對(duì)于輸入信號(hào)(I"12)，選擇輸入(1，0)時(shí)，得到y(tǒng)=0.25，y=0.25;因?yàn)閥=0.25<0.625=13，所以輸出信號(hào)I。ut為1;對(duì)于輸入信號(hào)(Ipl2)，選擇輸入(0，1)時(shí)，得到y(tǒng)=-0.25，y=0.25;因?yàn)閥=0.25<0.625=13，所以輸出信號(hào)I。ut為1;于輸入信號(hào)(Ip12)，選擇輸入(l，l)時(shí)，得到y(tǒng)二0.75，|y|=0.75;因?yàn)镻=0.625<0.75=lyl，所以輸出信號(hào)I。ut為0。這樣，就得到了一個(gè)XOR邏輯門。如果將控制指令k從0.75實(shí)時(shí)變化到0.5，由以上定義可知，這個(gè)邏輯門就會(huì)從XOR邏輯門變成NAND門，具體的推導(dǎo)過程請(qǐng)參照前述推導(dǎo)進(jìn)行，此處不再給出詳細(xì)過程。所以，基于上述&、C2及13的設(shè)定值，通過改變控制指令k，就可以實(shí)現(xiàn)在NOR、X7、NAND、XOR、OR、AND、X8和0門之間的轉(zhuǎn)換。進(jìn)一步的，當(dāng)實(shí)時(shí)變化13值(即將參數(shù)|3確定為不同于0.625的其它值)，邏輯門的邏輯性能也會(huì)實(shí)時(shí)改變，具體的推導(dǎo)過程請(qǐng)參照前述推導(dǎo)進(jìn)行，此處不再給出詳細(xì)過程。圖3為兩輸入一輸出情形下，不同參數(shù)組合之間的關(guān)系示意圖，顯示不同的輸入組合的|y|，k，13之間的關(guān)系。結(jié)合圖7所示應(yīng)用實(shí)例，圖3所示的參數(shù)關(guān)系示意圖中，13=0.375這一窗口門限值同具有不同輸入組合的|y|的曲線形成多個(gè)交點(diǎn)(稱為臨界點(diǎn)，圖中以pl、p2、…、p8示出)，這些交點(diǎn)同對(duì)應(yīng)的k值畫一條虛線，這樣就形成了多個(gè)不同的邏輯門區(qū)域，圖中以zl、z2、…、z9示出。為了增加邏輯門抵抗噪聲的能力，通常將k設(shè)置在每個(gè)區(qū)域的中間位置；當(dāng)然，當(dāng)設(shè)置k值為臨界點(diǎn)或者在臨界點(diǎn)附近的時(shí)候，k值的微小變化就會(huì)使得邏輯門從一個(gè)狀態(tài)變化成另外一個(gè)狀態(tài)，也即邏輯門電路的輸出就會(huì)翻轉(zhuǎn)。繼續(xù)參考圖3，在(:2=1/2Q前提下，當(dāng)13和k屬于不同的區(qū)域的時(shí)候，邏輯門實(shí)現(xiàn)動(dòng)態(tài)轉(zhuǎn)換的條件:例如|<^</<|<^,那么(1)當(dāng)kG(-①，-p)，邏輯門的輸出為0;(2)當(dāng)"fr、，邏輯門為NOR門;(3)當(dāng)kG(0，C「I3)，邏輯門的輸出同X7相反(4)當(dāng)kG(C「13，13)，邏輯門為NAND門；(5)當(dāng)"廠3C、A牛-、2乂，邏輯門為XOR門;(6)當(dāng)k廣3CCL22、+"，邏輯門為OR門；乂(7)當(dāng)"^，+A^+")，邏輯門的輸出為X8;"乂3C1(8)當(dāng)Ae—+,邏輯門為AND門；(9)當(dāng)^lv了2+/，+w，邏輯門的輸出為O。請(qǐng)參閱表2，在C2=前提下，當(dāng)窗口門限值13取其他值時(shí)，對(duì)應(yīng)獲得的不同的邏輯門的具體情形。表2對(duì)于不同的k和|3的值得到的不同的邏輯門<table>tableseeoriginaldocumentpage9</column></row><table><table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table><table>tableseeoriginaldocumentpage12</column></row><table>由上述表2可知，通過改變控制指令k的值，本發(fā)明中的動(dòng)態(tài)邏輯門就可以實(shí)現(xiàn)在8種不同的邏輯門之間的轉(zhuǎn)換。如果進(jìn)一步地動(dòng)態(tài)調(diào)整窗口門限值P，那么本發(fā)明的動(dòng)態(tài)邏輯門可以實(shí)現(xiàn)更多種不同邏輯門之間的轉(zhuǎn)換。圖4為本發(fā)明動(dòng)態(tài)邏輯門電路第一實(shí)施例的結(jié)構(gòu)示意圖。基于前述內(nèi)容，圖4所示第一實(shí)施例主要包括第一輸入端110、第二輸入端120、第三輸入端130、運(yùn)算電路140以及輸出端150，其中第一輸入端IIO，用于接收第一輸入信號(hào)L和第二輸入信號(hào)12;第二輸入端120，用于接收分別對(duì)第一輸入信號(hào)L和第二輸入信號(hào)12進(jìn)行加權(quán)處理的第一加權(quán)系數(shù)Q及第二加權(quán)系數(shù)(^，還用于接收窗口門限值13;第三輸入端130，用于接收控制指令k;運(yùn)算電路140，分別與第一輸入端110、第二輸入端120及第三輸入端130相連，根據(jù)第一輸入信號(hào)Ii、第二輸入信號(hào)^、第一加權(quán)系數(shù)Q、第二加權(quán)系數(shù)(^、窗口門限值13以及控制指令k進(jìn)行邏輯運(yùn)算，獲得邏輯運(yùn)算結(jié)果I。ut;以及輸出端150，與該運(yùn)算電路140相連，用于輸出該邏輯運(yùn)算結(jié)果I。ut。其中，上述運(yùn)算電路140采用式(l)，即y=IA+I^-k,如果|y|<13，I。ut=1，否則I。ut=0進(jìn)行邏輯運(yùn)算并獲得邏輯運(yùn)算結(jié)果Iout°圖4所示第一實(shí)施例是基于前述本發(fā)明核心思想下實(shí)現(xiàn)的較為基本的應(yīng)用電路，以詳細(xì)理解本發(fā)明的實(shí)現(xiàn)原理及過程。實(shí)際上，本發(fā)明技術(shù)方案中的動(dòng)態(tài)邏輯門電路，并不限于兩輸入一輸出，其基于式(1)的基本原理，完全可以實(shí)現(xiàn)多輸入多輸出的動(dòng)態(tài)邏輯門。較簡單地，在同樣的兩輸入情形下，通過設(shè)置兩個(gè)窗口門限值，即可輸出兩個(gè)邏輯結(jié)果。因此，本發(fā)明技術(shù)方案的普遍應(yīng)用原理，可以參考如下所述的式(2)所示少,ZC,/,-^,如果|yj|<Pj，工加t二1，否則1。加=0式(2),=i其中Ii為第i個(gè)輸入信號(hào)，其中M為整數(shù)且l《M;為輸入信號(hào)Ii的加權(quán)系數(shù)；kj為控制指令，其中j為整數(shù)且1《j《N;Pj為窗口門限值；I一.為第j個(gè)輸出信號(hào)。當(dāng)然，如果|y」|3j，I。utj=O，否則I。ut=1同樣適用于本發(fā)明技術(shù)方案。也即根據(jù)|y」與Pj的大小關(guān)系，輸出不同的邏輯值。這樣，即實(shí)現(xiàn)了共M個(gè)輸入N個(gè)輸出的可實(shí)時(shí)轉(zhuǎn)換的動(dòng)態(tài)邏輯門。當(dāng)然，對(duì)于一個(gè)控制指令且一個(gè)輸出(也即j=l且N二1)時(shí)，上述式(2)變換為y二ZC,/,-A,如果|y|<|3，I。ut=l，否則I。ut=O式(2-1)圖5為本發(fā)明動(dòng)態(tài)邏輯門電路第二實(shí)施例的結(jié)構(gòu)示意圖。基于前述式(2)所表達(dá)的原理，圖5所示第二實(shí)施例主要包括第一輸入端210、第二輸入端220、第三輸入端230、運(yùn)算電路140以及輸出端250，其中第一輸入端210，用于接收輸入信號(hào)I"i=1，2，…，M;第二輸入端220，用于接收對(duì)輸入信號(hào)Ii進(jìn)行加權(quán)處理的加權(quán)系數(shù)Cij，i=1，2，…，M，j二l，2，…，N，還用于接收窗口門限值Pj;第三輸入端230，用于接收控制指令kj;運(yùn)算電路240，分別與第一輸入端210、第二輸入端220及第三輸入端230相連，基于門限機(jī)制，根據(jù)輸入信號(hào)Ii、加權(quán)系數(shù)Cij、窗口門限值!3j以及控制指令kj進(jìn)行邏輯運(yùn)算，獲得邏輯運(yùn)算結(jié)果1。utj;以及輸出端250，與該運(yùn)算電路240相連，用于輸出該邏輯運(yùn)算結(jié)果I。utj。其中，上述運(yùn)算電路240用于根據(jù)上述式(2)，即A=ZC,/,—、，如果|yj|<|3j，I。utj=1，否則I。utj=0進(jìn)行邏輯運(yùn)算并獲得邏輯運(yùn)算結(jié)果I。utj。圖4和圖5所示的實(shí)施例，其中的加權(quán)系數(shù)以及窗口門限值都可以實(shí)時(shí)變化?？紤]到具體的應(yīng)用環(huán)境，加權(quán)系數(shù)以及窗口門限值為了針對(duì)特定的應(yīng)用，一般不會(huì)實(shí)時(shí)變化，運(yùn)算過程中變化量僅為控制指令kj。因此本發(fā)明技術(shù)方案中可以通過保存預(yù)設(shè)的加權(quán)系數(shù)以及窗口門限值的方式，實(shí)現(xiàn)針對(duì)具體環(huán)境的特定應(yīng)用。當(dāng)然，在運(yùn)行過程中，本方案也可以在必要時(shí)對(duì)加權(quán)系數(shù)以及窗口門限值進(jìn)行實(shí)時(shí)調(diào)整。本發(fā)明技術(shù)方案可以通過預(yù)設(shè)的方式將加權(quán)系數(shù)Cu及窗口門限值13j預(yù)先存儲(chǔ)起來，以備后續(xù)直接調(diào)用，適用于不需要頻繁調(diào)整加權(quán)系數(shù)及窗口門限值ej的應(yīng)用情形。圖6為本發(fā)明動(dòng)態(tài)邏輯門電路第三實(shí)施例的結(jié)構(gòu)示意圖。圖6所示第二實(shí)施例中的第一輸入端310、第三輸入端330以及輸出端350與其他組成部分的連接關(guān)系和在電路中所起的作用，分別與圖5所示第一輸入端210、第三輸入端230以及輸出端250相同，此處不再贅述。圖6所示的第三實(shí)施例中第二輸入端320，用于接收對(duì)輸入信號(hào)Ii進(jìn)行加權(quán)處理的加權(quán)系數(shù)Cij，還用于接收窗口門限值Pj;存儲(chǔ)器360，與該第二輸入端320相連，用于存儲(chǔ)加權(quán)系數(shù)及窗口門限值Pj;運(yùn)算電路340，分別與第一輸入端310、第二輸入端320、第三輸入端330以及存儲(chǔ)器360相連，根據(jù)輸入信號(hào)Ii、加權(quán)系數(shù)窗口門限值13j以及控制指令kj進(jìn)行邏輯運(yùn)算，獲得邏輯運(yùn)算結(jié)果I。utj。本發(fā)明技術(shù)方案實(shí)現(xiàn)的可實(shí)時(shí)轉(zhuǎn)換的動(dòng)態(tài)邏輯門電路，可以作為算術(shù)處理單元或者記憶單元等等電子元器件應(yīng)用，并可方便地實(shí)現(xiàn)級(jí)聯(lián)應(yīng)用。圖7為本發(fā)明技術(shù)方案的一應(yīng)用實(shí)例。結(jié)合圖4所示實(shí)施例，圖7所示的應(yīng)用實(shí)例以兩輸入一輸出為例進(jìn)行說明本發(fā)明技術(shù)方案。如圖7所示，該應(yīng)用實(shí)例主要包括第一電源E1、第二電源E2、第一放大器01、第二放大器02、第三放大器03、第一電阻R11、第二電阻R12、第三電阻R13、第四電阻R14、第五電阻R15、第六電阻R21、第七電阻R22、第八電阻R31、第九電阻R32、第十電阻R41、第一二極管Dl、第二二極管D2、肖特基二極管D3以及反相器A1，其中第一放大器Ol的同相輸入端經(jīng)第三電阻R13，接入第一輸入信號(hào)L;第一放大器Ol的同相輸入端經(jīng)第四電阻R14，接入第二輸入信號(hào)12;第一放大器Ol的反相輸入端經(jīng)第一電阻Rll，接入控制指令k;第一放大器01的同相輸入端，還經(jīng)第二電阻R12接地(GND);第一放大器Ol的反相輸入端經(jīng)第五電阻R15后，與第一放大器01的輸出端連接；第一放大器Ol的輸出端經(jīng)第六電阻R21，連接第二放大器02的反相輸入端，并經(jīng)第九電阻R32連接第三放大器03的同相輸入端；第一電源El及第二電源E2均為直流電源；第二放大器02的同相輸入端經(jīng)第七電阻R22，連接第一電源E1的負(fù)極；第三放大器03的反相輸入端經(jīng)第八電阻R31，連接第二電源E2的正極；第一電源El的正極及第二電源E2的負(fù)極接地；第二放大器02的輸出端連接第一二極管Dl的正極；第三放大器03的輸出端連接第二二極管D2的正極；第一二極管D1的負(fù)極連接第二二極管D2的負(fù)極后，連接第十電阻R41的一端；第三二極管D3的正極接地，負(fù)極連接第十電阻R41的另一端；該第三二極管D3為一肖特基二極管，該第三二極管D3的負(fù)極為輸出端，輸出第一輸出信號(hào)I。utl;將該第一輸出信號(hào)I。uu連接一反相器Al，則產(chǎn)生一與該第一輸出信號(hào)I。uu反相的第二輸出信號(hào)I。ut2。圖7所示的應(yīng)用實(shí)例中，第五電阻R15的阻值Rw與第三電阻R13的阻值113的比值，等于第一加權(quán)系數(shù)Q和第二加權(quán)系數(shù)C2，也即Q=R15/R13=1，C2=R15/R14=1/2;第一電源E1和第二電源E2的電壓值，等于窗口門限值13(比如第一電源E1的電壓值為1.875V，則窗口門限值13等于1.875)。第一電阻R11的阻值等于第五電阻15的阻值，第六電阻R21、第七電阻R22、第八電阻R31及第九電阻R32的阻值，分別等于第五電阻15的阻值。第二電阻R12、第四電阻R14及第十電阻R41的阻值等于第五電阻R15的兩倍。圖7所示應(yīng)用實(shí)例是以|y|<13，I。ut=l，否則I。ut=0為判決條件。如果改變?cè)撆袥Q條件為|y|<P，I。ut=O，否則I。ut=l，則新的第一輸出信號(hào)I。utl'與改變?cè)撆袥Q條件之前的第二輸出信號(hào)I。ut2相同，同理，新的第二輸出信號(hào)I。ut2'與改變?cè)撆袥Q條件之前的第一輸出信號(hào)I。utl相同。其中，改變?cè)撆袥Q條件之前的第一輸出信號(hào)I。utl與第二輸出信號(hào)I。ut2體現(xiàn)的是相反的邏輯門，當(dāng)然新的第一輸出信號(hào)I。utl'與新的第二輸出信號(hào)I。ut2'體現(xiàn)的也是相反的邏輯門。如果交換第一輸入信號(hào)與第二輸入信號(hào)，也即新的第一輸入信號(hào)1/等于該第二輸入信號(hào)12且新的第二輸入信號(hào)12'等于該第一輸入信號(hào)Ip則得到與交換輸入信號(hào)之前的邏輯門相對(duì)稱的邏輯門，也即得到新的第一輸出信號(hào)I。utl〃與該第一輸出信號(hào)1。uu相對(duì)稱(同時(shí)新的第二輸出信號(hào)I。ut2〃與該第二輸出信號(hào)I。ut2相對(duì)稱)。如果交換第一輸入信號(hào)與第二輸入信號(hào)前后，交換后的新的第一輸出信號(hào)I。utl〃與交換前的第一輸出信號(hào)I。utl相同，則該對(duì)稱為偶對(duì)稱，不同則該對(duì)稱為奇對(duì)稱。表1(a)和表1(b)中，AND門與NAND門相對(duì)稱，OR門與NOR門相對(duì)稱，XOR門與XNOR門相對(duì)稱，O門與1門相對(duì)稱，XI門與X6門相對(duì)稱，X2門與X5門相對(duì)稱，X3門與X4門相對(duì)稱，X7門與X8門相對(duì)稱。綜合第一輸出信號(hào)1。u『第二輸出信號(hào)I。ut2，以及交換第一輸入信號(hào)L及第二輸入信號(hào)I2后所得的新的第一輸出信號(hào)I。utl〃，可以實(shí)現(xiàn)共16種邏輯狀態(tài)。本發(fā)明技術(shù)方案給出的動(dòng)態(tài)邏輯門，完全不同于現(xiàn)有計(jì)算設(shè)備中具有固定邏輯門的CPU技術(shù)，據(jù)此原理來實(shí)現(xiàn)的計(jì)算機(jī)體系結(jié)構(gòu)，理論上將具有更加完備的機(jī)動(dòng)性，功能也更加強(qiáng)大，可以克服現(xiàn)有技術(shù)中靜態(tài)導(dǎo)線連接硬件的操作限制。FPGA技術(shù)實(shí)現(xiàn)算術(shù)處理單元連接之間邏輯轉(zhuǎn)換，要遠(yuǎn)遠(yuǎn)慢于基于動(dòng)態(tài)邏輯門實(shí)現(xiàn)的控制指令的邏輯轉(zhuǎn)換。另外，現(xiàn)有動(dòng)力學(xué)系統(tǒng)計(jì)算的性能受動(dòng)力學(xué)系統(tǒng)參數(shù)改變的影響，本發(fā)明實(shí)現(xiàn)的動(dòng)態(tài)邏輯門技術(shù)方案沒有采用動(dòng)力學(xué)系統(tǒng)，僅采用代數(shù)運(yùn)算系統(tǒng)，所以較動(dòng)力學(xué)系統(tǒng)計(jì)算而言更加簡易、快速和魯棒。需要說明的是，本發(fā)明能夠?qū)崿F(xiàn)的動(dòng)態(tài)邏輯門不僅僅包含圖7所示應(yīng)用實(shí)例，以及，任何包含本發(fā)明技術(shù)方案集成電路或者在此基礎(chǔ)上所做的替換等，均應(yīng)該屬于本發(fā)明技術(shù)方案的保護(hù)范圍之內(nèi)。權(quán)利要求一種可重構(gòu)動(dòng)態(tài)邏輯門電路，其特征在于，包括第一輸入端、第二輸入端、第三輸入端、運(yùn)算電路以及輸出端，其中所述第一輸入端，用于接收輸入信號(hào)；所述第二輸入端，用于接收窗口門限值，以及對(duì)所述輸入信號(hào)進(jìn)行加權(quán)處理的加權(quán)系數(shù)；所述第三輸入端，用于接收控制指令；所述運(yùn)算電路，分別與所述第一輸入端、第二輸入端及第三輸入端相連，用于根據(jù)所述輸入信號(hào)、加權(quán)系數(shù)、窗口門限值以及控制指令，獲得所述動(dòng)態(tài)邏輯門電路的邏輯運(yùn)算結(jié)果；所述輸出端，與所述運(yùn)算電路相連，用于輸出所述邏輯運(yùn)算結(jié)果。2.如權(quán)利要求1所述的邏輯門電路，其特征在于，所述運(yùn)算電路根據(jù)下式獲得所述邏輯運(yùn)算結(jié)果^=ZC,/,—、，根據(jù)hi與Pj的大小關(guān)系，輸出不同的邏輯值；——'=1其中Ii為第i個(gè)輸入信號(hào)，M為整數(shù)且1《M;為輸入信號(hào)Ii的加權(quán)系數(shù)；kj為所述控制指令，j為整數(shù)且1《j《N;Pj為所述窗口門限值；1。utj為第j個(gè)輸出信號(hào)。3.如權(quán)利要求2所述的邏輯門電路，其特征在于yjl<Pj，I。utj=l，否則Uj二O;或者y」1<Pj，1。陶.=0，否則1。陶.=i。4.如權(quán)利要求2所述的邏輯門電路，其特征在于在一個(gè)控制指令且一個(gè)輸出信號(hào)時(shí)，根據(jù)下式獲得所述邏輯運(yùn)算結(jié)果y-ZC,J,.-A:，根據(jù)|y|與|3的大小關(guān)系，輸出不同的邏輯值。5.如權(quán)利要求l所述的邏輯門電路，其特征在于改變所述第三輸入端接收的所述控制指令，動(dòng)態(tài)轉(zhuǎn)換所述邏輯門電路的邏輯功能。6.如權(quán)利要求l所述的邏輯門電路，其特征在于改變所述第二輸入端接收的所述窗口門限值，動(dòng)態(tài)轉(zhuǎn)換所述邏輯門電路的邏輯功能。7.如權(quán)利要求1至6中任一項(xiàng)所述的邏輯門電路，其特征在于，該邏輯門電路進(jìn)一步包括存儲(chǔ)器，與所述第二輸入端相連，用于存儲(chǔ)所述加權(quán)系數(shù)及窗口門限值。8.如權(quán)利要求1所述的邏輯門電路，其特征在于，所述運(yùn)算電路包括第一電源、第二電源、第一放大器、第二放大器、第三放大器、第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第一二極管、第二二極管以及肖特基二極管，其中所述第一放大器的同相輸入端經(jīng)所述第三電阻，接入第一輸入信號(hào)；所述第一放大器的同相輸入端經(jīng)所述第四電阻，接入第二輸入信號(hào)；所述第一放大器的反相輸入端經(jīng)所述第一電阻，接入所述控制指令；所述第一放大器的同相輸入端，還經(jīng)所述第二電阻接地；所述第一放大器的反相輸入端經(jīng)所述第五電阻后，與所述第一放大器的輸出端連接；所述第一放大器的輸出端經(jīng)所述第六電阻，連接所述第二放大器的反相輸入端，并經(jīng)所述第九電阻連接所述第三放大器的同相輸入端；所述第一電源及第二電源均為直流電源；所述第二放大器的同相輸入端經(jīng)所述第七電阻，連接所述第一電源的負(fù)極；所述第三放大器的反相輸入端經(jīng)所述第八電阻，連接所述第二電源的正極；所述第一電源的正極及所述第二電源的負(fù)極接地；所述第二放大器的輸出端連接所述第一二極管的正極；所述第三放大器的輸出端連接所述第二二極管的正極；所述第一二極管的負(fù)極連接所述第二二極管的負(fù)極后，連接所述第十電阻的一端；所述第三二極管的正極接地，負(fù)極連接所述第十電阻的另一端；所述第三二極管的負(fù)極為所述邏輯門電路的輸出端，輸出第一輸出信號(hào)。9.如權(quán)利要求8所述的邏輯門電路，其特征在于，所述邏輯門電路進(jìn)一步包括反相器，輸入所述第一輸出信號(hào)，輸出第二輸出信號(hào)，所述第二輸出信號(hào)與所述第一輸出信號(hào)反相。10.如權(quán)利要求8或9所述的邏輯門電路，其特征在于所述第五電阻的阻值與所述第三電阻的阻值的比值，等于第一加權(quán)系數(shù)，所述第五電阻的阻值與所述第四電阻的阻值的比值，等于第二加權(quán)系數(shù)，所述第一電源及第二電源的電壓值等于所述窗口門限值；所述第一電阻的阻值等于所述第五電阻的阻值，所述第六電阻、第七電阻、第八電阻及第九電阻的阻值，分別等于所述第五電阻的阻值；所述第二電阻、第四電阻及第十電阻的阻值等于所述第五電阻的兩倍；所述第一加權(quán)系數(shù)用于對(duì)所述第一輸入信號(hào)進(jìn)行加權(quán)，所述第二加權(quán)系數(shù)用于對(duì)所述第二輸入信號(hào)進(jìn)行加權(quán)。全文摘要本發(fā)明公開了一種可重構(gòu)動(dòng)態(tài)邏輯門電路，能夠在多種邏輯之間進(jìn)行動(dòng)態(tài)轉(zhuǎn)換，該電路包括第一輸入端，用于接收輸入信號(hào)；第二輸入端，用于接收窗口門限值，以及對(duì)輸入信號(hào)進(jìn)行加權(quán)處理的加權(quán)系數(shù)；第三輸入端，用于接收控制指令；運(yùn)算電路，分別與第一輸入端、第二輸入端及第三輸入端相連，用于根據(jù)輸入信號(hào)、加權(quán)系數(shù)、窗口門限值以及控制指令，獲得動(dòng)態(tài)邏輯門電路的邏輯運(yùn)算結(jié)果；輸出端，與運(yùn)算電路相連，用于輸出邏輯運(yùn)算結(jié)果。本發(fā)明實(shí)現(xiàn)了在多種邏輯之間進(jìn)行快速轉(zhuǎn)換的動(dòng)態(tài)邏輯門電路的技術(shù)，本發(fā)明技術(shù)方案具有較高的邏輯轉(zhuǎn)換速度，而且邏輯結(jié)果豐富多樣。文檔編號(hào)H03K19/00GK101783670SQ20101000052公開日2010年7月21日申請(qǐng)日期2010年1月12日優(yōu)先權(quán)日2010年1月12日發(fā)明者彭海朋,李麗香,楊義先,肖井華,胡崗申請(qǐng)人:北京郵電大學(xué)