本發(fā)明涉及一種高性能數(shù)字輸出端口電路，適用于電源域領(lǐng)域。

背景技術(shù)：

在多電源域系統(tǒng)中，數(shù)字輸出端日主要實(shí)現(xiàn)低電源域到高電源域邏輯之間的電平轉(zhuǎn)換以及提供輸出驅(qū)動(dòng)能力等功能.數(shù)字輸出端日的速度、功耗與噪聲性能是高速、低電壓、低功耗系統(tǒng)設(shè)計(jì)的重要環(huán)節(jié)。傳統(tǒng)多電源系統(tǒng)數(shù)字輸出端口主要包括電平轉(zhuǎn)換和輸出驅(qū)動(dòng)2個(gè)部分。其中，數(shù)字輸出端日用于實(shí)現(xiàn)系統(tǒng)內(nèi)部的1. 8 V邏輯信號(hào)到端日3. 3 V信號(hào)的切換；輸出驅(qū)動(dòng)實(shí)現(xiàn)對(duì)信號(hào)的輸出，中傳統(tǒng)低轉(zhuǎn)高電平轉(zhuǎn)換單元為了解決上拉、下拉競(jìng)爭(zhēng)的問(wèn)題，需設(shè)計(jì)NMOS管的尺寸為PMOS管的4倍左右，從而使輸出存在上升沿與下降沿的嚴(yán)重不對(duì)稱(chēng)。因此，傳統(tǒng)的電平轉(zhuǎn)換電路結(jié)構(gòu)存在較大的延時(shí)功耗積。而使電平轉(zhuǎn)換的上升沿與下降沿對(duì)稱(chēng)能有效降低電平轉(zhuǎn)換電路的延時(shí)功耗積，提升端口的傳輸性能。但電源線上會(huì)產(chǎn)生SSN噪聲，當(dāng)這個(gè)電壓波動(dòng)的值足夠大時(shí)，就會(huì)影響信號(hào)的完整性導(dǎo)致寄存器和邏輯電路的誤觸發(fā)，惡化時(shí)鐘性能(時(shí)鐘脈沖漏失或增插)等，降低單個(gè)端口的地彈噪聲電壓Vg可以有效降低SSN噪聲電壓NVg，抑制端口對(duì)系統(tǒng)電源及地的干擾，同時(shí)提高輸出信號(hào)的質(zhì)量。隨著電路規(guī)模的增大，工作頻率的增加，如何有效降低高速開(kāi)關(guān)電路的SSN噪聲已成為提升系統(tǒng)性能的關(guān)鍵。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種高性能數(shù)字輸出端口電路，電路解決了傳統(tǒng)結(jié)構(gòu)上升沿與下降沿不對(duì)稱(chēng)的問(wèn)題，降低了電平轉(zhuǎn)換單元的延時(shí)功耗積，改善了輸出端日的傳輸性能，降低了端日的同步開(kāi)關(guān)噪聲(SSN)，提高了端日輸出信號(hào)的傳輸質(zhì)量。

本發(fā)明所采用的技術(shù)方案是：高性能數(shù)字輸出端口電路包括新型快速低轉(zhuǎn)高電平轉(zhuǎn)換電路、新型抗地彈效應(yīng)輸出驅(qū)動(dòng)電路。通過(guò)改進(jìn)傳統(tǒng)低轉(zhuǎn)高電平轉(zhuǎn)換單元，解決了傳統(tǒng)結(jié)構(gòu)上升沿與下降沿不對(duì)稱(chēng)的問(wèn)題，降低了電平轉(zhuǎn)換單元的延時(shí)功耗積，改善了輸出端日的傳輸性能；同時(shí)，增加了抗地彈效應(yīng)電路，降低了端日的同步開(kāi)關(guān)噪聲(SSN)，提高了端日輸出信號(hào)的傳輸質(zhì)量。

所述新型快速低轉(zhuǎn)高電平轉(zhuǎn)換電路中，其實(shí)線部分為傳統(tǒng)電平轉(zhuǎn)換電路，M1和M2為低閾值NMOS,M3～M6構(gòu)成保護(hù)M1與M2的耐壓?jiǎn)卧琈7和M8為高閾值PMOS。電路增加了加速上拉單元，即虛線部分，其中，M11/M12管在VDL/ VDR下拉時(shí)關(guān)閉，不與M1 /M2管構(gòu)成競(jìng)爭(zhēng)；而在VDL/ VDR上拉時(shí)開(kāi)啟，提升電路的上拉能力，從而達(dá)到在增強(qiáng)上拉的同時(shí)，不用同時(shí)增強(qiáng)下拉來(lái)對(duì)抗上拉競(jìng)爭(zhēng)的目的，降低了提升轉(zhuǎn)換速度所需的功耗，有效降低了功耗延時(shí)積，設(shè)計(jì)M11/M12管尺寸為M7/M8管9倍即可使上拉能力與下拉能力相當(dāng)。

所述新型抗地彈效應(yīng)輸出驅(qū)動(dòng)電路主要包括控制邏輯和輸出驅(qū)動(dòng)2部分，其中，MP1管和MN1管為輸出驅(qū)動(dòng)管，MP2管和MN2管為輸出續(xù)流管，驅(qū)動(dòng)管的尺寸遠(yuǎn)大于續(xù)流管，該結(jié)構(gòu)利用PMOS控制邏輯模塊和NMOS控制邏輯模塊對(duì)輸出電壓采樣，實(shí)現(xiàn)對(duì)輸出管的切換。當(dāng)輸出電路輸出信號(hào)由高電平向低電平轉(zhuǎn)換時(shí)，連接預(yù)驅(qū)動(dòng)上、下節(jié)點(diǎn)(A,D)的電壓由高電平轉(zhuǎn)向低電平，此時(shí)MP1管和MP2管關(guān)斷.同時(shí)節(jié)點(diǎn)(D)的信號(hào)通過(guò)反相器以及傳輸門(mén)傳輸?shù)組N1管的柵極，MN1開(kāi)啟，輸出電路輸出電壓開(kāi)始下降；通過(guò)對(duì)輸出信號(hào)采樣，關(guān)斷傳輸門(mén)，即關(guān)斷大尺寸管MN1，同時(shí)開(kāi)啟小尺寸管MN2，此時(shí)，大尺寸管MN1上出現(xiàn)一個(gè)大的負(fù)電流變化率，小尺寸管MN2上出現(xiàn)一個(gè)小正電流變化率，有效的降低了整體的電流變化率，同時(shí)本結(jié)構(gòu)采用大尺寸管MN1提供大的泄放電流，采用小尺寸管MN2續(xù)流，滿(mǎn)足了電路對(duì)于延時(shí)的要求。

本發(fā)明的有益效果是：電路結(jié)構(gòu)緊湊，降低了電平轉(zhuǎn)換單元的延時(shí)功耗積，改善了輸出端日的傳輸性能；降低了端日的同步開(kāi)關(guān)噪聲(SSN)，提高了端日輸出信號(hào)的傳輸質(zhì)量。

附圖說(shuō)明

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)一步說(shuō)明。

圖1是本發(fā)明的新型快速低轉(zhuǎn)高電平轉(zhuǎn)換單元。

圖2是本發(fā)明的新型抗地彈效應(yīng)輸出驅(qū)動(dòng)電路。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。

如圖1，新型快速低轉(zhuǎn)高電平轉(zhuǎn)換電路中，其實(shí)線部分為傳統(tǒng)電平轉(zhuǎn)換電路，M1和M2為低閾值NMOS,M3～M6構(gòu)成保護(hù)M1與M2的耐壓?jiǎn)卧?，M7和M8為高閾值PMOS。電路增加了加速上拉單元，即虛線部分，其中，M11/M12管在VDL/ VDR下拉時(shí)關(guān)閉，不與M1/M2管構(gòu)成競(jìng)爭(zhēng)；而在VDL/ VDR上拉時(shí)開(kāi)啟，提升電路的上拉能力，從而達(dá)到在增強(qiáng)上拉的同時(shí)，不用同時(shí)增強(qiáng)下拉來(lái)對(duì)抗上拉競(jìng)爭(zhēng)的目的，降低了提升轉(zhuǎn)換速度所需的功耗，有效降低了功耗延時(shí)積，設(shè)計(jì)M11/M12管尺寸為M7/M8管9倍即可使上拉能力與下拉能力相當(dāng)。

如圖2，新型抗地彈效應(yīng)輸出驅(qū)動(dòng)電路主要包括控制邏輯和輸出驅(qū)動(dòng)2部分，其中，MP1管和MN1管為輸出驅(qū)動(dòng)管，MP2管和MN2管為輸出續(xù)流管，驅(qū)動(dòng)管的尺寸遠(yuǎn)大于續(xù)流管，該結(jié)構(gòu)利用PMOS控制邏輯模塊和NMOS控制邏輯模塊對(duì)輸出電壓采樣，實(shí)現(xiàn)對(duì)輸出管的切換。當(dāng)輸出電路輸出信號(hào)由高電平向低電平轉(zhuǎn)換時(shí)，連接預(yù)驅(qū)動(dòng)上、下節(jié)點(diǎn)(A,D)的電壓由高電平轉(zhuǎn)向低電平，此時(shí)MP1管和MP2管關(guān)斷.同時(shí)節(jié)點(diǎn)(D)的信號(hào)通過(guò)反相器以及傳輸門(mén)傳輸?shù)組N1管的柵極，MN1開(kāi)啟，輸出電路輸出電壓開(kāi)始下降；通過(guò)對(duì)輸出信號(hào)采樣，關(guān)斷傳輸門(mén)，即關(guān)斷大尺寸管MN1，同時(shí)開(kāi)啟小尺寸管MN2，此時(shí)，大尺寸管MN1上出現(xiàn)一個(gè)大的負(fù)電流變化率，小尺寸管MN2上出現(xiàn)一個(gè)小正電流變化率，有效的降低了整體的電流變化率，同時(shí)本結(jié)構(gòu)采用大尺寸管MN1提供大的泄放電流，采用小尺寸管MN2續(xù)流，滿(mǎn)足了電路對(duì)于延時(shí)的要求。