本發(fā)明涉及一種IGBT驅(qū)動(dòng)電路，尤其是一種基于FPGA的高可靠IGBT驅(qū)動(dòng)電路，屬于IGBT驅(qū)動(dòng)電路技術(shù)領(lǐng)域。

背景技術(shù)：

IGBT驅(qū)動(dòng)電路，用于實(shí)現(xiàn)IGBT的開通與關(guān)斷。在航天機(jī)電伺服系統(tǒng)中，伺服控制驅(qū)動(dòng)器用于驅(qū)動(dòng)伺服電機(jī)，而IGBT驅(qū)動(dòng)電路又是伺服控制驅(qū)動(dòng)器中關(guān)鍵電路，其可靠運(yùn)行對(duì)于系統(tǒng)來說至關(guān)重要。

隨著機(jī)電伺服功率等級(jí)的提升，機(jī)電伺服驅(qū)動(dòng)器的工作電壓和三相電流在不斷攀升，在航天應(yīng)用中，目前伺服驅(qū)動(dòng)器最高工作電壓達(dá)到400VDC，相電流可以達(dá)到200Arms，在功率器件IGBT關(guān)斷過程中，由于母線回路的雜散電感的存在，會(huì)在功率管CE極間產(chǎn)生尖峰電壓，此尖峰電壓與相電流變化率成正比，即工作電流越大、變化越快，尖峰電壓越高，在IGBT發(fā)生短路故障的時(shí)候此電壓會(huì)更高，對(duì)IGBT的器件安全運(yùn)行產(chǎn)生很大威脅。

因此，對(duì)于工作電壓高、相電流大的機(jī)電伺服驅(qū)動(dòng)器，需要進(jìn)行尖峰電壓的有效抑制，確保高壓大電流伺服驅(qū)動(dòng)器的高可靠運(yùn)行。

IGBT的門極開通電平為+15V，門極關(guān)斷電平為-8V，常用的關(guān)斷過程是驅(qū)動(dòng)電路在接收到低電平輸入后直接輸出-8V對(duì)IGBT進(jìn)行關(guān)斷，這樣的問題是，如果關(guān)斷前相電流很大，那么關(guān)斷后形成的電流變化率di/dt將很大，由公式△V＝L*(di/dt)可知，尖峰電壓△V將很大，如果超過IGBT耐壓值，將發(fā)生功率器件的擊穿。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的技術(shù)問題為：克服現(xiàn)有技術(shù)不足，提供一種基于FPGA的高可靠IGBT驅(qū)動(dòng)電路，對(duì)于工作電壓高、相電流大的機(jī)電伺服驅(qū)動(dòng)器，進(jìn)行了尖峰電壓的有效抑制，確保了高壓大電流伺服驅(qū)動(dòng)器的高可靠運(yùn)行。

本發(fā)明解決的技術(shù)方案為：一種基于FPGA的高可靠IGBT驅(qū)動(dòng)電路，包括：FPGA、晶振、比較器A1、放大器A2、功率放大模塊、功率放大器A3、NMOS管M1、NMOS管M2、電阻R、NMOS管M3、電容C、齊納二極管ZD、受控電流源1、受控電流源2、電源管理模塊；

FPGA包括一個(gè)與門和邏輯處理模塊、檢測(cè)控制模塊；

與門的一個(gè)輸入連接控制信號(hào)IN_PWM，晶振給FPGA提供時(shí)鐘，邏輯處理電路的輸入連接與門的輸出，邏輯處理模塊能夠輸出兩路信號(hào)，其中第一路信號(hào)與輸入信號(hào)電平相同；邏輯處理模塊的兩路輸出分別作為功率放大模塊的兩路輸入，功率放大模塊對(duì)兩路輸入的信號(hào)進(jìn)行功率放大后，輸出兩路放大后的信號(hào)，其中第一路送至NMOS管M1的柵極，第二路送至NMOS管M2的柵極；NMOS管M1的漏極連接外部+15V電源，NMOS管M2的源極連接外部-8V電源，NMOS管M1的源極和NMOS管M2的漏級(jí)相連，作為基于FPGA的高可靠IGBT驅(qū)動(dòng)電路的輸出端OUT，電阻R并聯(lián)在NMOS管M2的漏級(jí)和源極之間；

FPGA的檢測(cè)控制模塊的一個(gè)輸出連接電源管理模塊，為電源管理模塊提供選擇指令信號(hào)

檢測(cè)控制模塊的一個(gè)輸入連接控制信號(hào)IN_PWM，檢測(cè)控制模塊的另一個(gè)輸出連接放大器A2的輸入，放大器A2的輸出連接NMOS管M3的柵極，檢測(cè)控制模塊的輸出選擇指令信號(hào)連接至電源管理模塊的輸入，電源管理模塊的一個(gè)輸出連接到受控電流源1的輸入，另一個(gè)輸出連接到受控電流源2的輸入，受控電流源1的輸出和受控電流源2的輸出連接到NMOS管M3的漏級(jí)和比較器A1的正輸入端，NMOS管M3的源級(jí)接地，電容C并聯(lián)在NMOS管M3的漏級(jí)和源級(jí)之間，齊納二極管ZD的正極連接NMOS管M3的源級(jí)，齊納二極管ZD的負(fù)極連接NMOS管M3的漏級(jí)；比較器A1的負(fù)輸入端連接外部+7V電源，NMOS管M3的漏級(jí)還連接功率放大器A3的輸入，功率放大器A3的輸出連接到基于FPGA的高可靠IGBT驅(qū)動(dòng)電路的輸出端OUT，比較器A1的輸出連接與門的另一個(gè)輸入端和檢測(cè)控制模塊的另一個(gè)輸入。

所述輸出端OUT為IGBT提供驅(qū)動(dòng)信號(hào)。

所述當(dāng)FPGA的檢測(cè)控制模塊檢測(cè)到IN_PWM輸入高電平時(shí)，發(fā)出控制信號(hào)經(jīng)過放大器A2放大送至NMOS管M3的柵極，使NMOS管M3開通，對(duì)電容C進(jìn)行放電，放電時(shí)間在FPGA中設(shè)定，確保電容完全放電，然后FPGA的檢測(cè)控制模塊發(fā)出關(guān)斷信號(hào)，經(jīng)過放大器A2放大后送至NMOS管M3的柵極，使NMOS管M3關(guān)斷，同時(shí)FPGA的檢測(cè)控制模塊發(fā)出選擇指令信號(hào)給電源管理模塊，電源管理模塊輸出控制受控電流源1提供恒流源為電容C進(jìn)行充電，當(dāng)電容C上的電壓超過7V后，比較器A1輸出電平的變化被FPGA的檢測(cè)控制模塊檢測(cè)到后，F(xiàn)PGA的檢測(cè)控制模塊向電源管理模塊重新發(fā)出選擇指令信號(hào)，電源管理模塊輸出信號(hào)切斷受控電流源1的輸出，并開啟受控電流源2的輸出，受控電流源2的電流比受控電流源1的輸出電流大，將電容C的電壓充至齊納二極管的穩(wěn)壓值，在開啟受控電流源2的輸出后，經(jīng)過設(shè)定的確保電容C充至穩(wěn)壓值的時(shí)間后，F(xiàn)PGA的邏輯處理模塊發(fā)出驅(qū)動(dòng)信號(hào)經(jīng)過功率放大模塊放大后送至NMOS管M1的柵極，將NMOS管M1打開，并將NMOS管M2關(guān)斷，OUT輸出高電平+15V，驅(qū)動(dòng)外部IGBT打開。

從所述NMOS管M3開通的同時(shí)FPGA利用晶振提供的時(shí)鐘開始進(jìn)行計(jì)時(shí)，到所述開啟受控電流源2的輸出后電容C充至穩(wěn)壓值后停止計(jì)時(shí)，記改時(shí)間為t；

當(dāng)IN_PWM輸入低電平給FPGA的與門后，與門輸出給邏輯處理模塊的輸入，邏輯處理模塊輸出經(jīng)過功率放大模塊放大后輸出的第一路放大后的信號(hào)送至NMOS管M1的柵極，關(guān)斷NMOS管M1，此時(shí)OUT輸出由+15V降落到齊納二極管ZD上的穩(wěn)壓值，即中間電平，同時(shí)FPGA通過晶振開始計(jì)時(shí)，經(jīng)過t時(shí)間的中間電平保持后，F(xiàn)PGA的邏輯處理模塊輸出高電平，經(jīng)過功率放大模塊放大后輸出的第二路放大后的信號(hào)送至NMOS管M2的柵極，開通NMOS管M2，將OUT輸出拉低到-8V。完成了一個(gè)開通關(guān)斷周期。

一種基于FPGA的高可靠IGBT驅(qū)動(dòng)電路的驅(qū)動(dòng)控制方法，步驟如下：

(1)當(dāng)FPGA的檢測(cè)控制模塊檢測(cè)到IN_PWM輸入高電平時(shí)，發(fā)出控制信號(hào)經(jīng)過放大器A2放大送至NMOS管M3的柵極，使NMOS管M3開通，對(duì)電容C進(jìn)行放電，放電時(shí)間在FPGA中設(shè)定，確保電容完全放電；

(2)然后FPGA的檢測(cè)控制模塊發(fā)出關(guān)斷信號(hào)，經(jīng)過放大器A2放大后送至NMOS管M3的柵極，使NMOS管M3關(guān)斷；

(3)進(jìn)行步驟(2)的同時(shí)，F(xiàn)PGA的檢測(cè)控制模塊發(fā)出選擇指令信號(hào)給電源管理模塊，電源管理模塊控制受控電流源1提供恒流源為電容C進(jìn)行充電，當(dāng)電容C上的電壓超過7V后，比較器A1輸出電平的變化被FPGA的檢測(cè)控制模塊檢測(cè)到后，F(xiàn)PGA的檢測(cè)控制模塊向電源管理模塊重新發(fā)出選擇指令信號(hào)，電源管理模塊切斷受控電流源1的輸出，并開啟受控電流源2的輸出；

(4)受控電流源2的電流比受控電流源1的輸出電流大，將電容C的電壓充至齊納二極管的穩(wěn)壓值，在開啟受控電流源2的輸出后，經(jīng)過設(shè)定的確保電容C充至穩(wěn)壓值的時(shí)間后，F(xiàn)PGA的邏輯處理模塊發(fā)出驅(qū)動(dòng)信號(hào)經(jīng)過功率放大模塊放大后送至NMOS管M1的柵極，將NMOS管M1打開，并將NMOS管M2關(guān)斷，OUT輸出高電平+15V，驅(qū)動(dòng)外部IGBT打開。

(5)從所述NMOS管M3開通的同時(shí)FPGA利用晶振提供的時(shí)鐘開始進(jìn)行計(jì)時(shí)，到所述開啟受控電流源2的輸出后電容C充至穩(wěn)壓值后停止計(jì)時(shí)，記改時(shí)間為t；

(6)當(dāng)IN_PWM輸入低電平給FPGA的與門后，與門輸出給邏輯處理模塊的輸入，邏輯處理模塊輸出經(jīng)過功率放大模塊放大后輸出的第一路放大后的信號(hào)送至NMOS管M1的柵極，關(guān)斷NMOS管M1，此時(shí)OUT輸出由+15V降落到齊納二極管ZD上的穩(wěn)壓值，即中間電平；

(7)關(guān)斷NMOS管M1后，F(xiàn)PGA通過晶振開始計(jì)時(shí)，經(jīng)過t時(shí)間的中間電平保持后，F(xiàn)PGA的邏輯處理模塊輸出高電平，經(jīng)過功率放大模塊放大后輸出的第二路放大后的信號(hào)送至NMOS管M2的柵極，開通NMOS管M2，將OUT輸出拉低到-8V，完成了一個(gè)開通關(guān)斷周期。

本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于：

(1)本發(fā)明考慮到不同工況的要求，IGBT驅(qū)動(dòng)電路的中間電平及其保持時(shí)間要實(shí)現(xiàn)方便可配置，本發(fā)明通過NMOS管M3、電容C、齊納二極管ZD的并聯(lián)電路配置、及與受控電流源1、受控電流源2、FPGA和晶振的模塊組合，實(shí)現(xiàn)了電容C的充放電，且在電容C充電過程中同時(shí)完成了充電時(shí)間計(jì)時(shí)和齊納二極管ZD穩(wěn)壓值的到達(dá)，電容C的充電過程是在輸入型號(hào)IN_PWM變?yōu)楦唠娖胶笙冉?jīng)放電后再開始的，當(dāng)充電過程結(jié)束后，OUT輸出信號(hào)才隨著IN_PWM由低電平變?yōu)楦唠娖?，即中間存在一個(gè)時(shí)延，當(dāng)輸入信號(hào)IN_PWM由高電平變?yōu)榈碗娖胶?，OUT輸出也應(yīng)經(jīng)過同樣的時(shí)延再由高變低，這是為了避免兩個(gè)IGBT組成一個(gè)橋臂的拓?fù)浣Y(jié)構(gòu)中一個(gè)IGBT還未關(guān)斷、另一個(gè)已經(jīng)開通而導(dǎo)致橋臂直通發(fā)生損壞的可能，于是可以將IN_PWM變?yōu)榈碗娖胶蟮絆UT輸出低電平這段時(shí)延用于輸出中間電平，如此，中間電平的保持時(shí)間即與電容C的充電時(shí)間相同，即確定了電容C的充電時(shí)間，也就確定了中間電平的保持時(shí)間，同時(shí)，齊納二極管ZD的穩(wěn)壓值即為中間電平的值。通過所述電路配置，使用者可根據(jù)自身需要通過更換電容C的容值和齊納二極管ZD的穩(wěn)壓值來確定中間電平保持時(shí)間和中間電平大小。

(2)本發(fā)明考慮要將中間電平在輸入IN_PWM變?yōu)榈碗娖胶笤贗GBT驅(qū)動(dòng)電路的輸出端OUT輸出，采用了邏輯處理模塊、功率放大模塊、NMOS管M1、NMOS管M2和放大器A2的模塊組合和邏輯處理方法來實(shí)現(xiàn)，通常情況下NMOS管M1和NMOS管M2的柵極輸入為互補(bǔ)信號(hào)，即NMOS管M1的柵極為高電平時(shí)，NMOS管M2的柵極輸入為低電平，反之亦然。本發(fā)明中引入中間電平的信號(hào)，需要在OUT由高變?yōu)榈偷倪^程中先輸出中間電平，將放大器A2的輸出端連接值NMOS管M1的源級(jí)，在輸入信號(hào)IN_PWM由高電平變?yōu)榈碗娖綍r(shí)，有邏輯處理模塊處理輸出兩路信號(hào)均為低電平經(jīng)由功率放大模塊送至NMOS管M1的柵極和NMOS管M2的柵極，關(guān)斷NMOS管M1和NMOS管M2，使得放大器A2的輸出值成為OUT值，即輸出中間電平，隨后經(jīng)過t時(shí)間，邏輯處理模塊處理輸出一路低電平、另一路高電平經(jīng)由功率放大器將低電平送至NMOS管M1的柵極、高電平送至NMOS管M2的柵極，即關(guān)斷NMOS管M1、開通NMOS管M2，使得OUT通過NMOS管M2拉至-8V，完成輸出OUT值先輸出中間電平再降至關(guān)斷-8V電平的關(guān)斷過程。

(3)本發(fā)明采用了檢測(cè)控制模塊、電源管理模塊、受控電流源1、受控電流源2、比較器A1的模塊組合，形成了為電容C充電的充電電路，由公式I×t＝C×△U，當(dāng)充電電流I一定時(shí)，充電時(shí)間t與電容C的值和電壓變化△U有關(guān)，因此如果使用者設(shè)定不同的中間電平，即配置穩(wěn)壓值不同的齊納二極管ZD，則會(huì)使△U發(fā)生變化，那么為了保證同樣的中間電平保持時(shí)間、即充電時(shí)間t，還需要調(diào)整電容C的容值，對(duì)于使用不甚方便。因此在電路中設(shè)置兩個(gè)受控電流源，即受控電流源1和受控電流源2，其中受控電流源1的電流較小，受控電流源2的電流較受控電流源1的電流大，當(dāng)電容C完成放電后，由受控電流源1率先對(duì)電容C進(jìn)行充電，當(dāng)電容C上的電壓超過已設(shè)定的7V參考電平后，受控電流源1關(guān)斷，受控電流源2開啟，由于受控電流源2電流較受控電流源1大，可以迅速將電容C充至齊納二極管ZD的穩(wěn)壓值，這段充電時(shí)間可以在FPGA中設(shè)定成固定值，以確保電容C上的電壓可以充至齊納二極管ZD的穩(wěn)壓值。因此充電時(shí)間t由所述設(shè)定的固定時(shí)間值和電容C充電至7V的時(shí)間決定，即充電時(shí)間、也即中間電平保持時(shí)間t只與電容C的容值有關(guān)，如此可方便使用者設(shè)定中間電平保持時(shí)間。

附圖說明

圖1為本發(fā)明的電路圖。

圖2為采用傳統(tǒng)的IGBT驅(qū)動(dòng)電路對(duì)IGBT進(jìn)行驅(qū)動(dòng)時(shí)，測(cè)試波形

圖3為本發(fā)明的IGBT驅(qū)動(dòng)電路對(duì)IGBT進(jìn)行驅(qū)動(dòng)時(shí)，測(cè)試波形

具體實(shí)施方式

本發(fā)明的基本思路為：一種基于FPGA的高可靠IGBT驅(qū)動(dòng)電路，使驅(qū)動(dòng)電路在接收到低電平輸入后，不直接輸出-8V電平進(jìn)行關(guān)斷，而是輸出一小段時(shí)間的+14.5V和+7V間的某一個(gè)中間電平，比如+9V，再輸出-8V進(jìn)行關(guān)斷。由于IGBT的集電極電流與門極開通電壓成正比，+9V的門極電平會(huì)將IGBT的集電極電流限制在一個(gè)較低的值，隨后驅(qū)動(dòng)電路再輸出-8V關(guān)斷IGBT時(shí)，產(chǎn)生的電流變化率就不會(huì)過大，即實(shí)現(xiàn)了對(duì)尖峰電壓的抑制，保護(hù)了IGBT的安全。

下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述。

本發(fā)明的一種基于FPGA的高可靠IGBT驅(qū)動(dòng)電路，包括：FPGA、晶振、比較器A1、放大器A2、功率放大模塊、功率放大器A3、NMOS管M1、NMOS管M2、電阻R、NMOS管M3、電容C、齊納二極管ZD、受控電流源1、受控電流源2、電源管理模塊；

FPGA包括一個(gè)與門、邏輯處理模塊和檢測(cè)控制模塊；如圖1所示。

與門的一個(gè)輸入連接控制信號(hào)IN_PWM，晶振給FPGA提供時(shí)鐘，邏輯處理電路的輸入連接與門的輸出，邏輯處理模塊能夠輸出兩路信號(hào)，其中第一路信號(hào)與輸入信號(hào)電平相同，第二路信號(hào)在輸入信號(hào)為高時(shí)與輸入信號(hào)的電平相反，在輸入信號(hào)為低時(shí)先為低電平后變?yōu)楦唠娖?，低電平期間即中間電平輸出階段，當(dāng)這兩路信號(hào)為互補(bǔ)輸出時(shí)，兩者輸出有延時(shí)差，保證輸出信號(hào)不同時(shí)為高電平，以避免NMOS管M1和NMOS管M2不因同時(shí)開通而造成短路損壞，邏輯處理模塊通過晶振提供的時(shí)鐘來控制；邏輯處理模塊的兩路輸出分別作為功率放大模塊的兩路輸入，功率放大模塊對(duì)兩路輸入的信號(hào)進(jìn)行功率放大后，輸出兩路放大后的信號(hào)，其中第一路送至NMOS管M1的柵極，第二路送至NMOS管M2的柵極，分別用于對(duì)NMOS管M1和NMOS管M2進(jìn)行開通和關(guān)斷；NMOS管M1的漏極連接外部+15V電源，NMOS管M2的源極連接外部-8V電源，NMOS管M1的源極和NMOS管M2的漏級(jí)相連，作為基于FPGA的高可靠IGBT驅(qū)動(dòng)電路的輸出端OUT，電阻R并聯(lián)在NMOS管M2的漏級(jí)和源極之間，電阻R存在的意義在于當(dāng)輸入信號(hào)IN_PWM為不定狀態(tài)時(shí)，OUT可以通過電阻R而被固定在-8V電平狀態(tài)，以確保驅(qū)動(dòng)電路所驅(qū)動(dòng)的IGBT處于安全的關(guān)斷狀態(tài)；

FPGA的檢測(cè)控制模塊的一個(gè)輸出連接電源管理模塊，為電源管理模塊提供選擇指令信號(hào)。

檢測(cè)控制模塊的一個(gè)輸入連接控制信號(hào)IN_PWM，檢測(cè)控制模塊的另一個(gè)輸出連接放大器A2的輸入，放大器A2的輸出連接NMOS管M3的柵極，檢測(cè)控制模塊的輸出選擇指令信號(hào)連接至電源管理模塊的輸入，電源管理模塊的一個(gè)輸出連接到受控電流源1的輸入，另一個(gè)輸出連接到受控電流源2的輸入，受控電流源1的輸出和受控電流源2的輸出連接到NMOS管M3的漏級(jí)和比較器A1的正輸入端，NMOS管M3的源級(jí)接地，電容C并聯(lián)在NMOS管M3的漏級(jí)和源級(jí)之間，齊納二極管ZD的正極連接NMOS管M3的源級(jí)，齊納二極管ZD的負(fù)極連接NMOS管M3的漏級(jí)；比較器A1的負(fù)輸入端連接外部+7V電源，比較器A1的輸出連接與門的另一個(gè)輸入端和檢測(cè)控制模塊的另一個(gè)輸入。

上述電路配置主要用于實(shí)現(xiàn)電容C的充放電，記錄電容C的充電時(shí)間，并使電容C電壓充至齊納二極管ZD的穩(wěn)壓值。所述當(dāng)FPGA的檢測(cè)控制模塊檢測(cè)到IN_PWM輸入高電平時(shí)，發(fā)出控制信號(hào)經(jīng)過放大器A2放大送至NMOS管M3的柵極，使NMOS管M3開通，對(duì)電容C進(jìn)行放電，放電時(shí)間在FPGA中設(shè)定，確保電容完全放電，然后FPGA的檢測(cè)控制模塊發(fā)出關(guān)斷信號(hào)，經(jīng)過放大器A2放大后送至NMOS管M3的柵極，使NMOS管M3關(guān)斷，同時(shí)FPGA的檢測(cè)控制模塊發(fā)出選擇指令信號(hào)給電源管理模塊，電源管理模塊輸出控制受控電流源1提供恒流源為電容C進(jìn)行充電，當(dāng)電容C上的電壓超過7V后，比較器A1輸出電平的變化被FPGA的檢測(cè)控制模塊檢測(cè)到后，F(xiàn)PGA的檢測(cè)控制模塊向電源管理模塊重新發(fā)出選擇指令信號(hào)，電源管理模塊輸出信號(hào)切斷受控電流源1的輸出，并開啟受控電流源2的輸出，受控電流源2的電流比受控電流源1的輸出電流大，將電容C的電壓充至齊納二極管的穩(wěn)壓值，在開啟受控電流源2的輸出后，經(jīng)過設(shè)定的確保電容C充至穩(wěn)壓值的時(shí)間后，完成電容C的充電，從所述NMOS管M3開通的同時(shí)FPGA利用晶振提供的時(shí)鐘開始進(jìn)行計(jì)時(shí)，到所述開啟受控電流源2的輸出后電容C充至穩(wěn)壓值后停止計(jì)時(shí)，記該時(shí)間為t，這個(gè)t時(shí)間即中間電平的保持時(shí)間，電容C充至的穩(wěn)壓值即中間電平的值。

NMOS管M3的漏級(jí)還連接功率放大器A3的輸入，功率放大器A3的輸出連接到基于FPGA的高可靠IGBT驅(qū)動(dòng)電路的輸出端OUT，上述電路配置用于實(shí)現(xiàn)中間電平的輸出。當(dāng)IN_PWM輸入低電平給FPGA的與門后，與門輸出給邏輯處理模塊的輸入，邏輯處理模塊輸出經(jīng)過功率放大模塊放大后輸出的第一路放大后的信號(hào)送至NMOS管M1的柵極，關(guān)斷NMOS管M1，此時(shí)OUT輸出由功率放大器A3的輸出提供，功率放大器A3的輸入為NMOS管M3的漏極，即齊納二極管ZD的穩(wěn)壓值、也即中間電平，經(jīng)過功率放大器A3進(jìn)行功率放大后提供給輸出OUT。同時(shí)FPGA通過晶振開始計(jì)時(shí)，經(jīng)過t時(shí)間的中間電平保持后，F(xiàn)PGA的邏輯處理模塊輸出高電平，經(jīng)過功率放大模塊放大后輸出的第二路放大后的信號(hào)送至NMOS管M2的柵極，開通NMOS管M2，將OUT輸出拉低到-8V。完成了一個(gè)開通關(guān)斷周期。

優(yōu)選的，比較器A1的反向輸入端供給了7V的參考電平，即中間電平選擇被限制在7V到15V之間，理論上，所述參考電平值在0到15V之間選擇電路都可正常工作，本發(fā)明中選擇7V作為參考電平基于以下考慮：

功率器件IGBT的門極電平與IGBT的集電極電流存在一定的關(guān)系，即當(dāng)IGBT的門極電平低于一門限值時(shí)，IGBT處于截止?fàn)顟B(tài)，集電極電流為0，如果中間電平設(shè)置為低于門限值的電平則IGBT將被關(guān)斷，并不能起到減小集電極電流變化率進(jìn)而減小尖峰電壓的作用，因此中間電平應(yīng)當(dāng)設(shè)置為高于門限值的電平。對(duì)于IGBT，其門限值通常為5到7V，即中間電平選擇大于7V的情況下一定不會(huì)直接將IGBT關(guān)斷，且可以限制IGBT集電極電流變化率，因此所述參考電平不能設(shè)置為7V到15V之間的值，因?yàn)檫@樣會(huì)限制中間電平的選擇。對(duì)于參考電平在0V到7V之間的選擇問題，如果選擇參考電平過低，在受控電流源2介入對(duì)電容C充電后，充到相同中間電平所需要的時(shí)間就要變長，這無形中增加了中間電平保持時(shí)間的最小值，限制了使用者對(duì)于中間電平保持時(shí)間設(shè)定的自由度，因此這段充電時(shí)間應(yīng)當(dāng)越短越好，即參考電平應(yīng)當(dāng)選擇盡量大，即選擇7V作為參考電平。綜上，7V參考電平的設(shè)定增加了中間電平及中間電平保持時(shí)間的選擇自由度。

優(yōu)選的，受控電流源1的電流選擇百微安級(jí)，電容C的容值選擇百pF級(jí)別的，受控電流源2的電流選擇為毫安級(jí)。以上選擇基于下述考慮：

因?yàn)橹虚g電平的引入，造成了輸出對(duì)輸入信號(hào)的延遲響應(yīng)，由于IGBT的短路時(shí)間不能超過10us，否則將損壞IGBT，因此輸出對(duì)輸入信號(hào)的延遲也不能夠大于10us，否則將無法在10us內(nèi)將處于短路狀態(tài)的IGBT恢復(fù)到正常狀態(tài)，因此中間電平保持時(shí)間設(shè)定值不可超過10us，通常為微秒級(jí)。電容C的容值影響中間電平保持時(shí)間的設(shè)定，電容C的容值應(yīng)該盡量小，因?yàn)殡娙軨容值越大將導(dǎo)致在電容C通過NMOS管M3放電時(shí)需要的時(shí)間越長，也就增加了中間電平保持時(shí)間的最小值，限制了設(shè)定自由度，因此選擇pF級(jí)的電容，由于十pF級(jí)別的電容很少，不利于中間電平保持時(shí)間的精確設(shè)定，因此選擇百pF級(jí)別的電容。由公式I×t＝C×△U，△U為0V電平到參考電平7V的電壓差，即△U＝7V，t為微秒級(jí)，C為百pF級(jí)，可確定I的取值在百微安級(jí)別。為保證受控電流源2介入后能迅速將電容C充電至齊納二極管ZD的穩(wěn)壓值，即保證充電所需時(shí)間對(duì)于受控電流源1將電容C充電至參考電平7V的時(shí)間可以忽略不及，該充電時(shí)間至少要設(shè)定在百納秒級(jí)別，齊納二極管ZD的穩(wěn)壓值選擇范圍為7V到14.5V之間，即△U最大為7.5V，因此受控電流源2的電流應(yīng)當(dāng)設(shè)定在毫安級(jí)別。對(duì)受控電流源1和受控電流源2以及電容C容值的限定，有效地增強(qiáng)了中間電平保持時(shí)間設(shè)定的自由度和準(zhǔn)確度，有利于電路充分發(fā)揮抑制尖峰電壓的作用。

本發(fā)明的一種基于FPGA的高可靠IGBT驅(qū)動(dòng)電路的驅(qū)動(dòng)控制方法，步驟如下：

(1)當(dāng)FPGA的檢測(cè)控制模塊檢測(cè)到IN_PWM輸入高電平時(shí)，發(fā)出控制信號(hào)經(jīng)過放大器A2放大送至NMOS管M3的柵極，使NMOS管M3開通，對(duì)電容C進(jìn)行放電，放電時(shí)間在FPGA中設(shè)定，確保電容完全放電；

(2)然后FPGA的檢測(cè)控制模塊發(fā)出關(guān)斷信號(hào)，經(jīng)過放大器A2放大后送至NMOS管M3的柵極，使NMOS管M3關(guān)斷；

(3)進(jìn)行步驟(2)的同時(shí)，F(xiàn)PGA的檢測(cè)控制模塊發(fā)出選擇指令信號(hào)給電源管理模塊，電源管理模塊控制受控電流源1提供恒流源為電容C進(jìn)行充電，當(dāng)電容C上的電壓超過7V后，比較器A1輸出電平的變化被FPGA的檢測(cè)控制模塊檢測(cè)到后，F(xiàn)PGA的檢測(cè)控制模塊向電源管理模塊重新發(fā)出選擇指令信號(hào)，電源管理模塊切斷受控電流源1的輸出，并開啟受控電流源2的輸出；

(4)受控電流源2的電流比受控電流源1的輸出電流大，將電容C的電壓充至齊納二極管的穩(wěn)壓值，在開啟受控電流源2的輸出后，經(jīng)過設(shè)定的確保電容C充至穩(wěn)壓值的時(shí)間后，F(xiàn)PGA的邏輯處理模塊發(fā)出驅(qū)動(dòng)信號(hào)經(jīng)過功率放大模塊放大后送至NMOS管M1的柵極，將NMOS管M1打開，并將NMOS管M2關(guān)斷，OUT輸出高電平+15V，驅(qū)動(dòng)外部IGBT打開。

(5)從所述NMOS管M3開通的同時(shí)FPGA利用晶振提供的時(shí)鐘開始進(jìn)行計(jì)時(shí)，到所述開啟受控電流源2的輸出后電容C充至穩(wěn)壓值后停止計(jì)時(shí)，記改時(shí)間為t；

(6)當(dāng)IN_PWM輸入低電平給FPGA的與門后，與門輸出給邏輯處理模塊的輸入，邏輯處理模塊輸出經(jīng)過功率放大模塊放大后輸出的第一路放大后的信號(hào)送至NMOS管M1的柵極，關(guān)斷NMOS管M1，此時(shí)OUT輸出由+15V降落到齊納二極管ZD上的穩(wěn)壓值，即中間電平；

(7)關(guān)斷NMOS管M1后，F(xiàn)PGA通過晶振開始計(jì)時(shí)，經(jīng)過t時(shí)間的中間電平保持后，F(xiàn)PGA的邏輯處理模塊輸出高電平，經(jīng)過功率放大模塊放大后輸出的第二路放大后的信號(hào)送至NMOS管M2的柵極，開通NMOS管M2，將OUT輸出拉低到-8V，完成了一個(gè)開通關(guān)斷周期。

本發(fā)明提出了基于FPGA的高可靠IGBT驅(qū)動(dòng)電路，與傳統(tǒng)的IGBT驅(qū)動(dòng)電路進(jìn)行了試驗(yàn)對(duì)比。

試驗(yàn)中，本發(fā)明克服采用傳統(tǒng)的IGBT驅(qū)動(dòng)電路對(duì)IGBT進(jìn)行驅(qū)動(dòng)時(shí)，測(cè)試波形如圖2所示的問題。

如圖2所示,其中V_GE為IGBT門極電平，I_C為IGBT的集電極電流，Vce為IGBT集電極和發(fā)射機(jī)之間的電壓。由圖可知，當(dāng)VGE由+15V電平變?yōu)?8V電平后，IC從150A開始迅速下降，產(chǎn)生較大集電極電流變化率，同時(shí)產(chǎn)生較高的Vce尖峰電壓，達(dá)到了+700V，遠(yuǎn)高于工作電壓+400V，對(duì)IGBT的耐壓能力形成沖擊，當(dāng)集電極電流變化率更大時(shí)，如短路保護(hù)中，可能出現(xiàn)更大的尖峰電壓擊穿IGBT，擊穿IGBT，導(dǎo)致電路的不可靠。

采用本發(fā)明提出了基于FPGA的高可靠IGBT驅(qū)動(dòng)電路進(jìn)行同樣的試驗(yàn)，測(cè)到波形如圖3所示。

V_GE為IGBT門極電平，即本發(fā)明電路中輸出信號(hào)OUT，當(dāng)關(guān)斷輸入指令發(fā)出后，V_GE由+15V先變?yōu)橹虚g電平，試驗(yàn)中設(shè)定中間電平為9V，在此過程中，I_C電流由于受到門極電平變低的影響開始以較緩的速度下降，經(jīng)過一個(gè)中間電平保持時(shí)間4us后，V_GE由9V變?yōu)?8V，此時(shí)的I_C從遠(yuǎn)低于150A的電流值下降到0A，產(chǎn)生的集電極電流變化率大幅降低，實(shí)測(cè)中，Vce尖峰電壓僅到490V，對(duì)于IGBT耐壓沖擊很小，大幅提高了IGBT運(yùn)行的可靠性。