本發(fā)明涉及電子技術(shù)領(lǐng)域，特別涉及一種d觸發(fā)器。

背景技術(shù)：

在數(shù)字系統(tǒng)中，觸發(fā)器是一個(gè)極其重要的組成部分，它影響著系統(tǒng)的各項(xiàng)性能，如面積、功耗、速度等?，F(xiàn)代超大規(guī)模集成電路(verylargescaleintegration，vlsi)電路設(shè)計(jì)中，如何提高芯片的工作速度、降低芯片的功耗以及節(jié)省硅片的面積越來(lái)越重要，作為系統(tǒng)的重要組成部分，如何改進(jìn)觸發(fā)器的設(shè)計(jì)方案、設(shè)計(jì)低功耗和高速度的觸發(fā)器是增強(qiáng)整個(gè)系統(tǒng)性能設(shè)計(jì)中最主要的任務(wù)。傳統(tǒng)的主從觸發(fā)器具有復(fù)雜的電路結(jié)構(gòu)和正的建立時(shí)間等特點(diǎn)，很難實(shí)現(xiàn)較高的速度。d觸發(fā)器是最常用的觸發(fā)器之一，其中，雙邊沿型d觸發(fā)器由于其抗干擾性較強(qiáng)而應(yīng)用廣泛。

現(xiàn)有技術(shù)的雙邊沿d觸發(fā)器，其主流結(jié)構(gòu)是由單邊沿主從型觸發(fā)器并聯(lián)構(gòu)成，該d觸發(fā)器有兩部分構(gòu)成，分別為時(shí)鐘上升沿觸發(fā)的d觸發(fā)器和時(shí)鐘下降沿觸發(fā)的d觸發(fā)器。此結(jié)構(gòu)的d觸發(fā)器功耗較大，建立時(shí)間為正值。

現(xiàn)有技術(shù)中還存在一種脈沖式雙邊沿d觸發(fā)器，由脈沖信號(hào)產(chǎn)生電路和鎖存器組成。響應(yīng)于時(shí)鐘信號(hào)的上升沿和下降沿，所述脈沖信號(hào)產(chǎn)生電路分別產(chǎn)生一個(gè)窄脈沖信號(hào)，所述鎖存器對(duì)所述d觸發(fā)器的輸入信號(hào)進(jìn)行采樣，所述鎖存器的輸出端有兩個(gè)相互耦合的反相器對(duì)所述d觸發(fā)器的輸出信號(hào)進(jìn)行鎖存。此結(jié)構(gòu)的d觸發(fā)器的建立時(shí)間為負(fù)值，有利于應(yīng)用于高速電路，但是容易產(chǎn)生冗余的窄脈沖信號(hào)增加了電路功耗。

因此，現(xiàn)有技術(shù)中的d觸發(fā)器仍然面臨著功耗較大的問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的技術(shù)問(wèn)題是如何進(jìn)一步降低現(xiàn)有技術(shù)中的d觸發(fā)器的功耗。

為解決上述技術(shù)問(wèn)題，本發(fā)明實(shí)施例提供一種d觸發(fā)器，適于輸入第一時(shí)鐘信號(hào)和第一數(shù)據(jù)信號(hào)，輸出第二數(shù)據(jù)信號(hào)和第三數(shù)據(jù)信號(hào)，所述第三數(shù) 據(jù)信號(hào)與所述第二數(shù)據(jù)信號(hào)相反；所述d觸發(fā)器包括：

脈沖信號(hào)發(fā)生電路，適于輸入所述第一時(shí)鐘信號(hào)、第一數(shù)據(jù)信號(hào)、第二數(shù)據(jù)信號(hào)和第三數(shù)據(jù)信號(hào)并產(chǎn)生時(shí)鐘脈沖信號(hào)，其中，響應(yīng)于所述第一時(shí)鐘信號(hào)的上升沿和下降沿，如果所述第一數(shù)據(jù)信號(hào)與第二數(shù)據(jù)信號(hào)相反，則所述脈沖信號(hào)發(fā)生電路生成的時(shí)鐘脈沖信號(hào)為脈沖信號(hào)，否則所述時(shí)鐘脈沖信號(hào)保持低電平；

鎖存電路，適于當(dāng)所述時(shí)鐘脈沖信號(hào)為低電平時(shí)，鎖存所述第二數(shù)據(jù)信號(hào)和第三數(shù)據(jù)信號(hào)，當(dāng)所述時(shí)鐘脈沖信號(hào)為高電平時(shí)，采樣并傳輸所述第一數(shù)據(jù)信號(hào)和與所述第一數(shù)據(jù)信號(hào)相反的數(shù)據(jù)信號(hào)，以分別作為所述第二數(shù)據(jù)信號(hào)和第三數(shù)據(jù)信號(hào)。

可選的，所述脈沖信號(hào)發(fā)生器包括：

充放電節(jié)點(diǎn)，與電源電連接；

第一時(shí)鐘開啟電路，所述第一時(shí)鐘開啟電路的輸入端連接所述充放電節(jié)點(diǎn)，響應(yīng)于所述第一時(shí)鐘信號(hào)的上升沿，所述第一時(shí)鐘開啟電路的輸出端和輸入端之間的通路在第一預(yù)設(shè)時(shí)間窗口內(nèi)導(dǎo)通；

第二時(shí)鐘開啟電路，所述第二時(shí)鐘開啟電路的輸入端連接所述充放電節(jié)點(diǎn)，其輸出端連接所述第一時(shí)鐘開啟電路的輸出端，響應(yīng)于所述第一時(shí)鐘信號(hào)的下降沿，所述第二時(shí)鐘開啟電路的輸出端和輸入端之間的通路在第二預(yù)設(shè)時(shí)間窗口內(nèi)導(dǎo)通；

脈沖翻轉(zhuǎn)控制電路，所述脈沖翻轉(zhuǎn)控制電路的輸入端連接所述第一時(shí)鐘開啟電路和第二時(shí)鐘開啟電路的輸出端，所述脈沖翻轉(zhuǎn)控制電路的輸出端接地，當(dāng)所述第一數(shù)據(jù)信號(hào)與前一周期的第二數(shù)據(jù)信號(hào)相反時(shí)，所述脈沖翻轉(zhuǎn)控制電路的輸出端和輸入端之間的通路導(dǎo)通；

第一反相器，所述第一反相器的輸入端連接所述充放電節(jié)點(diǎn)，所述第一反相器的輸出端輸出所述時(shí)鐘脈沖信號(hào)。

可選的，所述脈沖翻轉(zhuǎn)控制電路包括：

第一數(shù)據(jù)開啟電路和第二數(shù)據(jù)開啟電路，其中，

所述第一數(shù)據(jù)開啟電路的第一端和第二數(shù)據(jù)開啟電路的第一端相連，并作為所述脈沖翻轉(zhuǎn)控制電路的輸入端；

所述第一數(shù)據(jù)開啟電路的第二端和第二數(shù)據(jù)開啟電路的第二端相連并接地；

所述第一數(shù)據(jù)開啟電路適于輸入所述第一數(shù)據(jù)信號(hào)和第三數(shù)據(jù)信號(hào)；

所述第二數(shù)據(jù)開啟電路適于輸入所述第二數(shù)據(jù)信號(hào)和第四數(shù)據(jù)信號(hào)，所述第四數(shù)據(jù)信號(hào)與所述第一數(shù)據(jù)信號(hào)相反。

可選的，所述第一數(shù)據(jù)開啟電路包括：

第一nmos晶體管和第二nmos晶體管；其中，

所述第一nmos晶體管的柵極適于輸入所述第一數(shù)據(jù)信號(hào)，所述第一nmos晶體管的源極連接所述第二nmos晶體管的漏極，所述第一nmos晶體管的漏極連接所述脈沖翻轉(zhuǎn)控制電路的輸入端；

所述第二nmos晶體管的柵極適于輸入所述第三數(shù)據(jù)信號(hào)，所述第二nmos晶體管的源極接地。

可選的，所述第二數(shù)據(jù)開啟電路包括：

第三nmos晶體管和第四nmos晶體管；其中，

所述第三nmos晶體管的柵極適于輸入所述第四數(shù)據(jù)信號(hào)，所述第三nmos晶體管的源極連接所述第四nmos晶體管的漏極，所述第三nmos晶體管的漏極連接所述脈沖翻轉(zhuǎn)控制電路的輸入端；

所述第四nmos晶體管的柵極適于輸入所述第二數(shù)據(jù)信號(hào)，所述第四nmos晶體管的源極接地。

可選的，所述充放電節(jié)點(diǎn)經(jīng)由第一pmos晶體管連接至電源，所述第一pmos晶體管的源極接電源，所述第一pmos晶體管的柵極接地，所述第一pmos晶體管的漏極連接所述充放電節(jié)點(diǎn)。

可選的，所述第一時(shí)鐘開啟電路包括：

第五nmos晶體管和第六nmos晶體管；其中，

所述第五nmos晶體管的漏極連接所述充放電節(jié)點(diǎn)，所述第五nmos晶體管的柵極適于輸入所述第一時(shí)鐘信號(hào)，所述第五nmos晶體管的源極連接所述第六nmos晶體管的漏極；

所述第六nmos晶體管的源極連接所述脈沖翻轉(zhuǎn)控制電路的輸入端，所述第六nmos晶體管的柵極適于輸入第四時(shí)鐘信號(hào)，所述第四時(shí)鐘信號(hào)與第一時(shí)鐘信號(hào)反相，并且所述第四時(shí)鐘信號(hào)相對(duì)于所述第一時(shí)鐘信號(hào)具有第三延時(shí)。

可選的，所述第二時(shí)鐘開啟電路包括：

第七nmos晶體管和第八nmos晶體管；其中，

所述第七nmos晶體管的漏極連接所述充放電節(jié)點(diǎn)，所述第七nmos晶體管的柵極適于輸入第二時(shí)鐘信號(hào)，所述第七nmos晶體管的源極連接所述第八nmos晶體管的漏極，所述第二時(shí)鐘信號(hào)與第一時(shí)鐘信號(hào)反相，并且所述第二時(shí)鐘信號(hào)相對(duì)于所述第一時(shí)鐘信號(hào)具有第一延時(shí)，所述第一延時(shí)小于所述第三延時(shí)；

所述第八nmos晶體管的源極連接所述脈沖翻轉(zhuǎn)控制電路的輸入端，所述第八nmos晶體管的柵極適于輸入第五時(shí)鐘信號(hào)，所述第五時(shí)鐘信號(hào)與所述第一時(shí)鐘信號(hào)同相，并且所述第五時(shí)鐘信號(hào)相對(duì)于所述第一時(shí)鐘信號(hào)具有第四延時(shí)，所述第四延時(shí)大于所述第三延時(shí)。

可選的，所述第一時(shí)鐘信號(hào)經(jīng)第二反相器輸出所述第二時(shí)鐘信號(hào)，所述第二時(shí)鐘信號(hào)經(jīng)第三反相器輸出第三時(shí)鐘信號(hào)，所述第三時(shí)鐘信號(hào)經(jīng)第四反相器輸出所述第四時(shí)鐘信號(hào)，所述第四時(shí)鐘信號(hào)經(jīng)第五反相器輸出所述第五時(shí)鐘信號(hào)。

可選的，所述第二反向器包括：

第二pmos晶體管、第九nmos晶體管和第十nmos晶體管；其中，

所述第二pmos晶體管的柵極連接第九nmos晶體管的柵極連接并作為所述第二反相器的輸入端，所述第二pmos晶體管的源極接電源，所述第二pmos晶體管的漏極連接所述第九nmos晶體管的漏極并作為所述第二反相 器的輸出端；

所述第九nmos晶體管的源極連接所述第十nmos晶體管的漏極；

所述第十nmos晶體管的柵極接電源，所述第十nmos晶體管的源極接地。

可選的，所述鎖存電路包括：

第六反相器，適于對(duì)所述第一數(shù)據(jù)信號(hào)進(jìn)行反相以輸出第四數(shù)據(jù)信號(hào)；

相互連接的傳輸電路和鎖存器，其中，

當(dāng)所述時(shí)鐘脈沖信號(hào)為高電平時(shí)，所述傳輸電路對(duì)所述第一數(shù)據(jù)信號(hào)采樣并傳輸至所述鎖存器的第一輸出端以作為所述第二數(shù)據(jù)信號(hào)，對(duì)所述第四數(shù)據(jù)信號(hào)采樣并傳輸至所述鎖存器的第二輸出端以作為所述第三數(shù)據(jù)信號(hào)；

當(dāng)所述時(shí)鐘脈沖信號(hào)為低電平時(shí)，所述鎖存器對(duì)所述第二數(shù)據(jù)信號(hào)和第三數(shù)據(jù)信號(hào)進(jìn)行鎖存。

可選的，所述鎖存器的電源端經(jīng)由脈沖導(dǎo)通電路連接電源，所述脈沖導(dǎo)通電路在所述時(shí)鐘脈沖信號(hào)為低電平時(shí)導(dǎo)通，在所述時(shí)鐘脈沖信號(hào)為高電平時(shí)關(guān)斷。

可選的，所述傳輸電路包括：

第十一nmos晶體管和第十二nmos晶體管；其中，

所述第十一nmos晶體管的柵極適于輸入所述時(shí)鐘脈沖信號(hào)，所述第十一nmos晶體管的漏極連接所述第六反相器的輸入端，所述第十一nmos晶體管的源極適于輸出所述第二數(shù)據(jù)信號(hào)；

所述第十二nmos晶體管的柵極適于輸入所述時(shí)鐘脈沖信號(hào)，所述第十二nmos晶體管的漏極連接所述第六反相器的輸出端，所述第十二nmos晶體管的源極適于輸出所述第三數(shù)據(jù)信號(hào)。

可選的，所述鎖存器包括：

第三pmos晶體管、第四pmos晶體管、第十三nmos晶體管和第十四nmos晶體管；其中，

所述第三pmos晶體管的柵極連接所述第十三nmos晶體管的柵極并適于接收所述第二數(shù)據(jù)信號(hào)，所述第三pmos晶體管的源極連接所述第四pmos晶體管的源極，并作為所述鎖存器的電源端，所述第三pmos晶體管的漏極連接所述第十三nmos晶體管的漏極和所述第四pmos晶體管的柵極；

所述第四pmos晶體管的柵極連接所述第十四nmos晶體管的柵極并適于接收所述第三數(shù)據(jù)信號(hào)，所述第四pmos晶體管的漏極連接所述第十四nmos晶體管的漏極和所述第三pmos晶體管的柵極；

所述第十三nmos晶體管的源極接地；

所述第十四nmos晶體管的源極接地。

可選的，所述脈沖導(dǎo)通電路包括：

第五pmos晶體管，所述第五pmos晶體管的柵極適于輸入所述時(shí)鐘脈沖信號(hào)，所述第五pmos晶體管的源極接電源，所述第五pmos晶體管的漏極連接所述鎖存器的電源端。

與現(xiàn)有技術(shù)相比，本發(fā)明實(shí)施例的技術(shù)方案具有以下有益效果：

本發(fā)明實(shí)施例d觸發(fā)器，適于輸入第一時(shí)鐘信號(hào)和第一數(shù)據(jù)信號(hào)，輸出第二數(shù)據(jù)信號(hào)和與所述第二數(shù)據(jù)信號(hào)相反的第三數(shù)據(jù)信號(hào)；所述d觸發(fā)器包括脈沖信號(hào)發(fā)生電路和鎖存電路；所述鎖存電路適于鎖存所述第二數(shù)據(jù)信號(hào)和第三數(shù)據(jù)信號(hào)，或響應(yīng)于所述時(shí)鐘脈沖信號(hào)，采樣并傳輸所述第一數(shù)據(jù)信號(hào)和與所述第一數(shù)據(jù)信號(hào)相反的數(shù)據(jù)信號(hào)；所述脈沖信號(hào)發(fā)生電路響應(yīng)于所述第一時(shí)鐘信號(hào)的上升沿和下降沿，如果所述第一數(shù)據(jù)信號(hào)與第二數(shù)據(jù)信號(hào)相反，則所述脈沖信號(hào)發(fā)生電路生成的時(shí)鐘脈沖信號(hào)為脈沖信號(hào)，否則所述時(shí)鐘脈沖信號(hào)保持低電平。本發(fā)明實(shí)施例在所述脈沖信號(hào)發(fā)生電路的輸入端引入所述d觸發(fā)器的輸入信號(hào)和輸出信號(hào)；相比于現(xiàn)有技術(shù)的d觸發(fā)器僅響應(yīng)于所述時(shí)鐘信號(hào)的上升沿和下降沿，在所述時(shí)鐘信號(hào)的上升沿和下降沿均產(chǎn)生所述時(shí)鐘脈沖信號(hào)，而本發(fā)明實(shí)施例d觸發(fā)器僅當(dāng)所述第一數(shù)據(jù)信號(hào)與上一時(shí)鐘周期的第二數(shù)據(jù)信號(hào)相反時(shí)，產(chǎn)生所述時(shí)鐘脈沖信號(hào)，若所述第一數(shù)據(jù)信號(hào)與上一時(shí)鐘周期的第二數(shù)據(jù)信號(hào)相同時(shí)，由于d觸發(fā)器的輸出信號(hào)不翻轉(zhuǎn)，產(chǎn)生的時(shí)鐘脈沖信號(hào)即為冗余。本發(fā)明實(shí)施例通過(guò)抑制冗余的窄脈 沖信號(hào)的產(chǎn)生，可以有效的控制所述脈沖信號(hào)發(fā)生電路中內(nèi)部動(dòng)態(tài)節(jié)點(diǎn)的冗余跳變，使d觸發(fā)器的功耗降低。

進(jìn)一步，本發(fā)明實(shí)施例的鎖存電路響應(yīng)于所述時(shí)鐘脈沖信號(hào)，對(duì)所述d觸發(fā)器的輸入信號(hào)(也即，第一數(shù)據(jù)信號(hào))和所述輸入信號(hào)相反的信號(hào)進(jìn)行采樣，并通過(guò)傳輸電路傳輸至所述d觸發(fā)器的輸出端，數(shù)據(jù)的傳輸延時(shí)由所述傳輸電路中的單個(gè)傳輸管決定，相比于現(xiàn)有技術(shù)中的反相器，本發(fā)明實(shí)施例具有更小的輸入到輸出的傳輸延時(shí)，提高了電路的工作速度；此外，所述鎖存電路晶體管數(shù)量更少，功耗更小，并具有負(fù)的建立時(shí)間。

附圖說(shuō)明

圖1是現(xiàn)有技術(shù)中一種d觸發(fā)器的電路圖；

圖2(a)是現(xiàn)有技術(shù)另一種d觸發(fā)器的雙邊沿脈沖信號(hào)發(fā)生器的電路圖；

圖2(b)是現(xiàn)有技術(shù)另一種d觸發(fā)器的鎖存器的電路圖；

圖3是本發(fā)明實(shí)施例d觸發(fā)器的示意性結(jié)構(gòu)框圖；

圖4是本發(fā)明實(shí)施例脈沖信號(hào)發(fā)生電路的電路圖；

圖5是本發(fā)明實(shí)施例用于產(chǎn)生第二時(shí)鐘信號(hào)、第四時(shí)鐘信號(hào)和第五時(shí)鐘信號(hào)的電路的電路圖；

圖6是本發(fā)明實(shí)施例第二反相器的電路圖；

圖7是本發(fā)明實(shí)施例鎖存電路的電路圖。

具體實(shí)施方式

如背景技術(shù)部分所述，現(xiàn)有技術(shù)的d觸發(fā)器具有功耗較大的問(wèn)題。

本申請(qǐng)發(fā)明人對(duì)現(xiàn)有技術(shù)進(jìn)行了分析。圖1是現(xiàn)有技術(shù)中一種d觸發(fā)器的電路圖；如圖1所示，在現(xiàn)有技術(shù)中，存在一種由單邊沿主從型觸發(fā)器并聯(lián)構(gòu)成的雙邊沿d觸發(fā)器，包括傳輸門t1至t10、反相器i1至i9。該觸發(fā)器可以分為兩部分：分別為時(shí)鐘上升沿觸發(fā)的d觸發(fā)器和時(shí)鐘下降沿觸發(fā)的d觸發(fā)器。當(dāng)clk為低電平時(shí)，上升沿觸發(fā)的d觸發(fā)器的主鎖存器對(duì)輸入信號(hào)進(jìn)行響應(yīng)，從鎖存器處于鎖存狀態(tài)；下降沿觸發(fā)的d觸發(fā)器的主鎖存器處 于鎖存狀態(tài)，從鎖存器接受來(lái)自主鎖存器的中間信號(hào)db，完成d到q的傳輸；當(dāng)clk為高電平時(shí)，上升沿觸發(fā)的d觸發(fā)器的主鎖存器處于鎖存狀態(tài)，從鎖存器接受來(lái)自主鎖存器的中間信號(hào)db，完成d到q的傳輸；下降沿觸發(fā)的d觸發(fā)器的主鎖存器對(duì)輸入信號(hào)進(jìn)行響應(yīng)，從鎖存器處于鎖存狀態(tài)。

一方面，這種簡(jiǎn)單的并聯(lián)電路結(jié)構(gòu)復(fù)雜，由10個(gè)傳輸門和9個(gè)反相器組成，所用晶體管的數(shù)目達(dá)到38個(gè)，對(duì)應(yīng)的電路面積很大，同時(shí)功耗損失也會(huì)相應(yīng)增加許多；另一方面該結(jié)構(gòu)具有較長(zhǎng)的建立時(shí)間和較大的傳輸延時(shí)，無(wú)法滿足日益提高的運(yùn)算速度的要求，從圖1所示的觸發(fā)器結(jié)構(gòu)中可以看出，其建立時(shí)間為整數(shù)，tsetup＝tt1+ti2-ti1，clk到q的延遲時(shí)間為tckq＝tt3+ti4+tt5+ti1。

圖2(a)和圖2(b)分別是現(xiàn)有技術(shù)另一種d觸發(fā)器中的雙邊沿脈沖信號(hào)發(fā)生器和鎖存器的電路圖；如圖2(a)和圖2(b)所示的d觸發(fā)器是一種利用條件放電技術(shù)的新型脈沖式雙邊沿d觸發(fā)器。在所述雙邊沿脈沖信號(hào)發(fā)生器中，pmos管p1的柵極連接到gnd，對(duì)節(jié)點(diǎn)y進(jìn)行充電，當(dāng)時(shí)鐘信號(hào)clk的上升沿到來(lái)時(shí)，由于反相器i1、i2和i3的延遲作用，nmos管n1和nmos管n2同時(shí)導(dǎo)通一段很短的時(shí)間，此時(shí)y點(diǎn)放電至低電位，并在輸出端產(chǎn)生一個(gè)窄脈沖信號(hào)cp_pulse；當(dāng)時(shí)鐘信號(hào)clk的下降沿到來(lái)時(shí)，由于反相器i2、i3和i4的延遲作用，nmos管n3和nmos管n4同時(shí)導(dǎo)通一段很短的時(shí)間，同樣y點(diǎn)放電至低電位，在輸出端產(chǎn)生一個(gè)窄脈沖信號(hào)cp_pulse；于是，在時(shí)鐘信號(hào)的上升沿和下降沿，雙邊沿脈沖信號(hào)發(fā)生器都會(huì)輸出一個(gè)窄脈沖信號(hào)。在所述鎖存器中，當(dāng)窄脈沖信號(hào)cp_pulse為低電平時(shí)，nmos管n9截止，pmos管p3導(dǎo)通，內(nèi)部節(jié)點(diǎn)x通過(guò)pmos管p3預(yù)充電到高電平，受x點(diǎn)控制的pmos管p4截止，所述d觸發(fā)器的輸出信號(hào)通過(guò)一對(duì)交差耦合的反相器保持穩(wěn)定。當(dāng)窄脈沖信號(hào)cp_pulse由低電平轉(zhuǎn)變?yōu)楦唠娖綍r(shí)，nmos管n9導(dǎo)通，pmos管p3截止，所述d觸發(fā)器對(duì)輸入信號(hào)進(jìn)行求值響應(yīng)，如果其輸入信號(hào)d為高電平，同時(shí)上一個(gè)周期的輸出信號(hào)q與該周期的輸入信號(hào)d相反，即上一個(gè)周期d觸發(fā)器的輸出信號(hào)q＝0，qb＝1，則nmos管n6和nmos管n7導(dǎo)通，節(jié)點(diǎn)x通過(guò)nmos管n6、nmos管n7和nmos管n9放電至低電平，此時(shí)受x點(diǎn)控制的pmos管p4導(dǎo)通，z點(diǎn)被充電至高電平，輸出信號(hào)q＝1，qb＝0；如果輸入信號(hào)d為低電平，則db為高電平，nmos 管n8導(dǎo)通，z點(diǎn)放電至低電平，輸出信號(hào)q＝0，qb＝1；于是，整個(gè)觸發(fā)器完成了對(duì)輸入信號(hào)的響應(yīng)：q＝d。

一方面，這種結(jié)構(gòu)的觸發(fā)器采用條件放電技術(shù)，通過(guò)n7去除節(jié)點(diǎn)x的冗余轉(zhuǎn)換，降低了電路的功耗；另一方面，這種結(jié)構(gòu)的觸發(fā)器在反相器鏈的延遲足夠大時(shí)，輸入信號(hào)可以在時(shí)鐘信號(hào)有效沿到來(lái)之后達(dá)到穩(wěn)定狀態(tài)，因此電路的建立時(shí)間可以為負(fù)值，電路的這種結(jié)構(gòu)特性降低了對(duì)輸入信號(hào)的時(shí)序要求，有利于被應(yīng)用到高速電路中，但是容易產(chǎn)生冗余的窄脈沖信號(hào)增加了不必要的電路功耗。

根據(jù)以上分析可知，現(xiàn)有技術(shù)的d觸發(fā)器仍然存在功耗較大的問(wèn)題。

圖3所示，本發(fā)明實(shí)施例提出一種d觸發(fā)器100，具有較低的功耗。

所述d觸發(fā)器100，適于輸入第一時(shí)鐘信號(hào)cp和第一數(shù)據(jù)信號(hào)d，輸出第二數(shù)據(jù)信號(hào)q和第三數(shù)據(jù)信號(hào)qb，所述第三數(shù)據(jù)信號(hào)qb與所述第二數(shù)據(jù)信號(hào)q相反。

所述d觸發(fā)器100可以包括：脈沖信號(hào)發(fā)生電路10，所述脈沖信號(hào)發(fā)生電路10適于輸入所述第一時(shí)鐘信號(hào)cp、第一數(shù)據(jù)信號(hào)d、第二數(shù)據(jù)信號(hào)q和第三數(shù)據(jù)信號(hào)qb并產(chǎn)生時(shí)鐘脈沖信號(hào)cp_pulse，其中，響應(yīng)于所述第一時(shí)鐘信號(hào)cp的上升沿和下降沿，如果所述第一數(shù)據(jù)信號(hào)d與第二數(shù)據(jù)信號(hào)q相反，則所述脈沖信號(hào)發(fā)生電路10生成的時(shí)鐘脈沖信號(hào)cp_pulse為脈沖信號(hào)，否則所述時(shí)鐘脈沖信號(hào)cp_pulse保持低電平。

所述d觸發(fā)器100還可以包括：鎖存電路20，響應(yīng)于所述時(shí)鐘脈沖信號(hào)cp_pulse，當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse為低電平時(shí)，鎖存所述第二數(shù)據(jù)信號(hào)q和第三數(shù)據(jù)信號(hào)qb，當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse為高電平時(shí)，采樣并傳輸所述第一數(shù)據(jù)信號(hào)d和與所述第一數(shù)據(jù)信號(hào)d相反的數(shù)據(jù)信號(hào)，經(jīng)過(guò)傳輸?shù)乃龅谝粩?shù)據(jù)信號(hào)d和第一數(shù)據(jù)信號(hào)d的反相信號(hào)分別作為所述第二數(shù)據(jù)信號(hào)q和第三數(shù)據(jù)信號(hào)qb。

本發(fā)明實(shí)施例在所述脈沖信號(hào)發(fā)生電路10的輸入端引入所述d觸發(fā)器100的輸入信號(hào)和輸出信號(hào)，響應(yīng)于所述第一時(shí)鐘信號(hào)cp的上升沿和下降沿，僅當(dāng)所述第一數(shù)據(jù)信號(hào)d與所述第一時(shí)鐘信號(hào)cp的上一時(shí)鐘周期的第二數(shù) 據(jù)信號(hào)q相反時(shí)，產(chǎn)生所述時(shí)鐘脈沖信號(hào)cp_pulse，若所述第一數(shù)據(jù)信號(hào)與上一時(shí)鐘周期的第二數(shù)據(jù)信號(hào)相同，由于d觸發(fā)器的輸出信號(hào)不翻轉(zhuǎn)，產(chǎn)生的時(shí)鐘脈沖信號(hào)即為冗余，通過(guò)抑制冗余的窄脈沖信號(hào)的產(chǎn)生，可以使d觸發(fā)器的功耗降低。

為使本發(fā)明的上述目的、特征和有益效果能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說(shuō)明。

圖4是本發(fā)明實(shí)施例脈沖信號(hào)發(fā)生電路10的電路圖。

如圖4所示，在本發(fā)明實(shí)施例中，所述脈沖信號(hào)發(fā)生器10可以包括：

充放電節(jié)點(diǎn)y，與電源電連接；

第一時(shí)鐘開啟電路(圖中未示出)，所述第一時(shí)鐘開啟電路的輸入端連接所述充放電節(jié)點(diǎn)y，響應(yīng)于所述第一時(shí)鐘信號(hào)cp的上升沿，所述第一時(shí)鐘開啟電路的輸出端和輸入端之間的通路在第一預(yù)設(shè)時(shí)間窗口內(nèi)導(dǎo)通；

第二時(shí)鐘開啟電路(圖中未示出)，所述第二時(shí)鐘開啟電路的輸入端連接所述充放電節(jié)點(diǎn)y，其輸出端連接所述第一時(shí)鐘開啟電路的輸出端，響應(yīng)于所述第一時(shí)鐘信號(hào)cp的下降沿，所述第二時(shí)鐘開啟電路的輸出端和輸入端之間的通路在第二預(yù)設(shè)時(shí)間窗口內(nèi)導(dǎo)通；

脈沖翻轉(zhuǎn)控制電路(圖中未示出)，所述脈沖翻轉(zhuǎn)控制電路的輸入端連接所述第一時(shí)鐘開啟電路和第二時(shí)鐘開啟電路的輸出端，所述脈沖翻轉(zhuǎn)控制電路的輸出端接地，當(dāng)所述第一數(shù)據(jù)信號(hào)d與前一周期的第二數(shù)據(jù)信號(hào)q相反時(shí)，所述脈沖翻轉(zhuǎn)控制電路的輸出端和輸入端之間的通路導(dǎo)通；

第一反相器i1，所述第一反相器i1的輸入端連接所述充放電節(jié)點(diǎn)y，所述第一反相器i1的輸出端輸出所述時(shí)鐘脈沖信號(hào)cp_pulse。

所述第一反相器i1為通用的反相器結(jié)構(gòu)，為本領(lǐng)域技術(shù)人員所熟知。參見(jiàn)圖4，所述第一反相器i1可以包括：第六pmos晶體管p6和第十五nmos晶體管n15。

其中，所述第六pmos晶體管p6的源極接電源，所述第六pmos晶體管p6的柵極連接所述第十五nmos晶體管n15的柵極并連接所述第一導(dǎo)通 電路的輸出端，所述第六pmos晶體管p6的漏極連接所述第十五nmos晶體管n15的漏極并輸出所述時(shí)鐘脈沖信號(hào)cp_pulse；所述第十五nmos晶體管n15的源極接地。

繼續(xù)參見(jiàn)圖4，在本發(fā)明實(shí)施例中，所述脈沖翻轉(zhuǎn)控制電路可以包括：第一數(shù)據(jù)開啟電路(圖中未示出)和第二數(shù)據(jù)開啟電路(圖中未示出)。

其中，所述第一數(shù)據(jù)開啟電路的第一端和第二數(shù)據(jù)開啟電路的第一端相連，并作為所述脈沖翻轉(zhuǎn)控制電路的輸入端；所述第一數(shù)據(jù)開啟電路的第二端和第二數(shù)據(jù)開啟電路的第二端相連并接地；所述第一數(shù)據(jù)開啟電路適于輸入所述第一數(shù)據(jù)信號(hào)d和第三數(shù)據(jù)信號(hào)qb；所述第二數(shù)據(jù)開啟電路適于輸入所述第二數(shù)據(jù)信號(hào)q和第四數(shù)據(jù)信號(hào)db，所述第四數(shù)據(jù)信號(hào)db與所述第一數(shù)據(jù)信號(hào)d相反。

繼續(xù)參見(jiàn)圖4，在具體實(shí)施中，所述第一數(shù)據(jù)開啟電路可以包括：第一nmos晶體管n1和第二nmos晶體管n2。

其中，所述第一nmos晶體管n1的柵極適于輸入所述第一數(shù)據(jù)信號(hào)d，所述第一nmos晶體管n1的源極連接所述第二nmos晶體管n2的漏極，所述第一nmos晶體管n1的漏極連接所述脈沖翻轉(zhuǎn)控制電路的輸入端；所述第二nmos晶體管n2的柵極適于輸入所述第三數(shù)據(jù)信號(hào)qb，所述第二nmos晶體管n2的源極接地。

在具體實(shí)施中，所述第二數(shù)據(jù)開啟電路可以包括：第三nmos晶體管n3和第四nmos晶體管n4。

其中，所述第三nmos晶體管n3的柵極適于輸入所述第四數(shù)據(jù)信號(hào)db，所述第三nmos晶體管n3的源極連接所述第四nmos晶體管n4的漏極，所述第三nmos晶體管n3的漏極連接所述脈沖翻轉(zhuǎn)控制電路的輸入端；所述第四nmos晶體管n4的柵極適于輸入所述第二數(shù)據(jù)信號(hào)q，所述第四nmos晶體管n4的源極接地。

在本發(fā)明實(shí)施例中，所述第一數(shù)據(jù)開啟電路和所述第二數(shù)據(jù)開啟電路組成所述脈沖翻轉(zhuǎn)控制電路，在具體實(shí)施中，分別設(shè)置為各包含兩個(gè)nmos晶體管，由于需要響應(yīng)于所述第一至第四數(shù)據(jù)信號(hào)，從數(shù)量上設(shè)置為四個(gè)nmos 晶體管，其功能為當(dāng)所述第一數(shù)據(jù)信號(hào)和第三數(shù)據(jù)信號(hào)共同為高電平時(shí)，所述第一數(shù)據(jù)開啟電路導(dǎo)通，當(dāng)所述第二數(shù)據(jù)信號(hào)和第四數(shù)據(jù)信號(hào)共同為高電平時(shí)，所述第二數(shù)據(jù)開啟電路導(dǎo)通。因此，本實(shí)施例中的所述脈沖翻轉(zhuǎn)控制電路僅以四個(gè)nmos晶體管為例，卻不以此為限，還可以采用數(shù)量大于等于四個(gè)的高電平可控導(dǎo)通的元件來(lái)實(shí)現(xiàn)。

繼續(xù)參見(jiàn)圖4，在具體實(shí)施中，所述充放電節(jié)點(diǎn)y可以經(jīng)由第一pmos晶體管p1連接至電源。所述第一pmos晶體管p1的源極接電源，所述第一pmos晶體管p1的柵極接地，所述第一pmos晶體管p1的漏極連接所述充放電節(jié)點(diǎn)y。

以上所述的電路連接方式使所述第一pmos晶體管p1始終導(dǎo)通，使所述充放電節(jié)點(diǎn)y在上電時(shí)處于高電平(近似于電源電壓)，而在本實(shí)施例中，所述充放電節(jié)點(diǎn)y也可以經(jīng)由例如電阻與電源連接，本實(shí)施例不加以限制。

在具體實(shí)施中，所述第一時(shí)鐘開啟電路可以包括：第五nmos晶體管n5和第六nmos晶體管n6。

其中，所述第五nmos晶體管n5的漏極連接所述充放電節(jié)點(diǎn)y，所述第五nmos晶體管n5的柵極適于輸入所述第一時(shí)鐘信號(hào)cp，所述第五nmos晶體管n5的源極連接所述第六nmos晶體管n6的漏極；所述第六nmos晶體管n6的源極連接所述脈沖翻轉(zhuǎn)控制電路的輸入端，所述第六nmos晶體管n6的柵極適于輸入第四時(shí)鐘信號(hào)cp3b，所述第四時(shí)鐘信號(hào)cp3b與第一時(shí)鐘信號(hào)cp反相，并且所述第四時(shí)鐘信號(hào)cp3b相對(duì)于所述第一時(shí)鐘信號(hào)cp具有第三延時(shí)。

在具體實(shí)施中，所述第二時(shí)鐘開啟電路可以包括：第七nmos晶體管n7和第八nmos晶體管n8。

其中，所述第七nmos晶體管n7的漏極連接所述充放電節(jié)點(diǎn)y，所述第七nmos晶體管n7的柵極適于輸入第二時(shí)鐘信號(hào)cpb，所述第七nmos晶體管n7的源極連接所述第八nmos晶體管n8的漏極，所述第二時(shí)鐘信號(hào)cpb與第一時(shí)鐘信號(hào)cp反相，并且所述第二時(shí)鐘信號(hào)cpb相對(duì)于所述第一時(shí)鐘信號(hào)cp具有第一延時(shí)，所述第一延時(shí)小于所述第三延時(shí)。

所述第八nmos晶體管n8的源極連接所述脈沖翻轉(zhuǎn)控制電路的輸入端，所述第八nmos晶體管n8的柵極適于輸入第五時(shí)鐘信號(hào)cp4b，所述第五時(shí)鐘信號(hào)cp4b與所述第一時(shí)鐘信號(hào)cp同相，并且所述第五時(shí)鐘信號(hào)cp4b相對(duì)于所述第一時(shí)鐘信號(hào)cp具有第四延時(shí)，所述第四延時(shí)大于所述第三延時(shí)。

在本發(fā)明實(shí)施例中，所述第一時(shí)鐘開啟電路和所述第二時(shí)鐘開啟電路分別設(shè)置為各包含兩個(gè)nmos晶體管，由于需要響應(yīng)于所述第一、第二、第四和第五時(shí)鐘信號(hào)，其實(shí)現(xiàn)的功能為當(dāng)所述第一時(shí)鐘信號(hào)和第四時(shí)鐘信號(hào)共同為高電平時(shí)，所述第一時(shí)鐘開啟電路導(dǎo)通，當(dāng)所述第二數(shù)據(jù)信號(hào)和第四數(shù)據(jù)信號(hào)共同為高電平時(shí)，所述第二時(shí)鐘開啟電路導(dǎo)通。因此，本實(shí)施例中的所述第一時(shí)鐘開啟電路和所述第二時(shí)鐘開啟電路僅以分別包含兩個(gè)nmos晶體管為例，卻不以此為限，分別還可以采用數(shù)量大于等于兩個(gè)的高電平可控導(dǎo)通的元件來(lái)實(shí)現(xiàn)。

圖5是本發(fā)明實(shí)施例用于產(chǎn)生第二時(shí)鐘信號(hào)cpb、第四時(shí)鐘信號(hào)cp3b和第五時(shí)鐘信號(hào)cp4b的電路的電路圖。如圖5所示，所述第一時(shí)鐘信號(hào)cp可以經(jīng)第二反相器i2輸出所述第二時(shí)鐘信號(hào)cpb，所述第二時(shí)鐘信號(hào)cpb可以經(jīng)第三反相器i3輸出第三時(shí)鐘信號(hào)cp2b，所述第三時(shí)鐘信號(hào)cp2b可以經(jīng)第四反相器i4輸出所述第四時(shí)鐘信號(hào)cp3b，所述第四時(shí)鐘信號(hào)cp3b可以經(jīng)第五反相器i5輸出所述第五時(shí)鐘信號(hào)cp4b。

參照?qǐng)D5，在本發(fā)明實(shí)施例中，所述第二時(shí)鐘信號(hào)cpb相對(duì)于所述第一時(shí)鐘信號(hào)cp的所述第一延時(shí)為所述第二反相器i2的器件延時(shí)；所述第四時(shí)鐘信號(hào)cp3b相對(duì)于所述第一時(shí)鐘信號(hào)cp的所述第三延時(shí)為所述第二反相器i2、第三反相器i3和第四反相器i4的器件延時(shí)之和；所述第五時(shí)鐘信號(hào)cp4b相對(duì)于所述第一時(shí)鐘信號(hào)cp的所述第四延時(shí)為所述第二反相器i2、第三反相器i3、第四反相器i4和第五反相器i5的器件延時(shí)之和。

理論上，每一個(gè)反相器的器件延時(shí)相同，則所述第三延時(shí)為所述第一延時(shí)的三倍，所述第四延時(shí)為所述第一延時(shí)的四倍；且對(duì)應(yīng)地，所述第一預(yù)設(shè)時(shí)間窗口和第二預(yù)設(shè)時(shí)間窗口相同，且所述第一預(yù)設(shè)時(shí)間窗口或第二預(yù)設(shè)時(shí)間窗口對(duì)應(yīng)于所述時(shí)鐘脈沖信號(hào)cp_pulse的脈寬。但實(shí)際上，每一個(gè)反相器的器件延時(shí)不盡相同，因此并不能限制所述第一延時(shí)、第三延時(shí)和第四延時(shí) 之間，以及所述第一預(yù)設(shè)時(shí)間窗口和第二預(yù)設(shè)時(shí)間窗口的關(guān)系。

并且，本發(fā)明實(shí)施例不限制所述第二時(shí)鐘信號(hào)、第三時(shí)鐘信號(hào)和第五時(shí)鐘信號(hào)的產(chǎn)生方式，本實(shí)施例僅以通用的反相器為例，但在本實(shí)施中，任何具有反相功能并具有滿足本實(shí)施例的延時(shí)功能的元件或若干元件的組合均可滿足本發(fā)明的需求。

圖6是本發(fā)明實(shí)施例第二反相器i2的電路圖。

如圖6所示，在具體實(shí)施中，所述第二反向器i2可以包括：第二pmos晶體管p2、第九nmos晶體管n9和第十nmos晶體管n10。

其中，所述第二pmos晶體管p2的柵極連接第九nmos晶體管n9的柵極連接并作為所述第二反相器i2的輸入端，所述第二pmos晶體管p2的源極接電源，所述第二pmos晶體管p2的漏極連接所述第九nmos晶體管n9的漏極并作為所述第二反相器i2的輸出端。

所述第九nmos晶體管n9的源極連接所述第十nmos晶體管n10的漏極；所述第十nmos晶體管n10的柵極接電源，所述第十nmos晶體管n10的源極接地。

本發(fā)明實(shí)施例中的反相器i2可以采用圖4所示的所述第一反相器i1的結(jié)構(gòu)，也可以采用圖6所示的電路結(jié)構(gòu)。而相對(duì)優(yōu)選地，如圖6所示，所述第十nmos晶體管n10的柵極連接高電平，因此所述第十nmos晶體管n10可以等效為電阻，其阻值可以通過(guò)其半導(dǎo)體工藝中的溝道長(zhǎng)度進(jìn)行調(diào)節(jié)，從而可以根據(jù)需要調(diào)節(jié)以上所述的反相器鏈的延遲，從而滿足所述d觸發(fā)器100對(duì)不同的建立時(shí)間的需求。

參見(jiàn)圖4和圖5，所述脈沖信號(hào)產(chǎn)生電路10的工作機(jī)制如下：第一pmos晶體管p1的柵極連接到地，對(duì)所述充放電節(jié)點(diǎn)y進(jìn)行充電。當(dāng)所述第一時(shí)鐘信號(hào)cp的上升沿到來(lái)時(shí)，由于所述第二反相器i2、第三反相器i3和第四反相器i4的延遲作用，所述第五nmos晶體管n5和第六nmos晶體管n6同時(shí)導(dǎo)通一段很短的時(shí)間，如果此時(shí)當(dāng)前的所述第一數(shù)據(jù)信號(hào)d與上一個(gè)時(shí)鐘周期的所述第二數(shù)據(jù)信號(hào)q相反，那么所述第一數(shù)據(jù)導(dǎo)通電路(第一nmos晶體管n1和第二nmos晶體管n2)和所述第二數(shù)據(jù)導(dǎo)通電路(第三nmos 晶體管n3和第四nmos晶體管n4)總有一路導(dǎo)通，因此所述充放電節(jié)點(diǎn)y放電至低電位，并在所述第一反相器i1的輸出端產(chǎn)生一個(gè)窄脈沖信號(hào)，即所述時(shí)鐘脈沖信號(hào)cp_pulse。同理，當(dāng)所述第一時(shí)鐘信號(hào)cp的下降沿到來(lái)時(shí)，由于所述第三反相器i3、第四反相器i4和第五反相器i5的延遲作用，所述第七nmos晶體管n7和第八nmos晶體管n8同時(shí)導(dǎo)通一段很短的時(shí)間，如果此時(shí)當(dāng)前的所述第一數(shù)據(jù)信號(hào)d與上一個(gè)時(shí)鐘周期的所述第二數(shù)據(jù)信號(hào)q相反，那么所述第一數(shù)據(jù)導(dǎo)通電路和所述第二數(shù)據(jù)導(dǎo)通電路總有一路導(dǎo)通，因此所述充放電節(jié)點(diǎn)y放電至低電位，并在所述第一反相器i1的輸出端產(chǎn)生一個(gè)窄脈沖信號(hào)，即所述時(shí)鐘脈沖信號(hào)cp_pulse。然而，所述第一數(shù)據(jù)信號(hào)d與上一個(gè)時(shí)鐘周期的所述第二數(shù)據(jù)信號(hào)q一致時(shí)，無(wú)論所述第一時(shí)鐘信號(hào)cp如何變化，所述第一nmos晶體管n1、第二nmos晶體管n2、第三nmos晶體管n3和第四nmos晶體管n4時(shí)鐘截止，所述充放電節(jié)點(diǎn)y始終為高電平，因此所述時(shí)鐘脈沖信號(hào)cp_pulse始終為低電平。

圖7是本發(fā)明實(shí)施例鎖存電路的電路圖。如圖7所示，本發(fā)明實(shí)施例中的所述鎖存電路20包括：

第六反相器i6，適于對(duì)所述第一數(shù)據(jù)信號(hào)d進(jìn)行反相以輸出第四數(shù)據(jù)信號(hào)db；

相互連接的傳輸電路(圖中未示出)和鎖存器(圖中未示出)，其中，

當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse為高電平時(shí)，所述傳輸電路對(duì)所述第一數(shù)據(jù)信號(hào)d采樣并傳輸至所述鎖存器的第一輸出端以作為所述第二數(shù)據(jù)信號(hào)q，對(duì)所述第四數(shù)據(jù)信號(hào)db采樣并傳輸至所述鎖存器的第二輸出端以作為所述第三數(shù)據(jù)信號(hào)qb；

當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse為低電平時(shí)，所述鎖存器對(duì)所述第二數(shù)據(jù)信號(hào)q和第三數(shù)據(jù)信號(hào)qb進(jìn)行鎖存。

所述第六反相器i6的實(shí)施方式可以參考圖4中所述第一反相器i1，此處不再贅述。

繼續(xù)參見(jiàn)圖7，在具體實(shí)施中，所述鎖存器的電源端可以經(jīng)由脈沖導(dǎo)通電路(圖中未示出)連接電源，所述脈沖導(dǎo)通電路在所述時(shí)鐘脈沖信號(hào)cp_pulse 為低電平時(shí)導(dǎo)通，在所述時(shí)鐘脈沖信號(hào)cp_pulse為高電平時(shí)關(guān)斷。

在具體實(shí)施中，所述傳輸電路可以包括：第十一nmos晶體管n11和第十二nmos晶體管n12。

其中，所述第十一nmos晶體管n11的柵極適于輸入所述時(shí)鐘脈沖信號(hào)cp_pulse，所述第十一nmos晶體管n11的漏極連接所述第六反相器i6的輸入端，所述第十一nmos晶體管n11的源極適于輸出所述第二數(shù)據(jù)信號(hào)q。

所述第十二nmos晶體管n12的柵極適于輸入所述時(shí)鐘脈沖信號(hào)cp_pulse，所述第十二nmos晶體管n12的漏極連接所述第六反相器i6的輸出端，所述第十二nmos晶體管n12的源極適于輸出所述第三數(shù)據(jù)信號(hào)qb。

本發(fā)明實(shí)施例并不對(duì)所述傳輸電路的具體實(shí)施方式加以限制，在數(shù)字電路中，響應(yīng)于所述時(shí)鐘脈沖信號(hào)，可以對(duì)高電平或低電平進(jìn)行傳輸?shù)碾娮釉螂娮釉慕M合眾多，如mos晶體管、三極管、傳輸門等。而本實(shí)施例優(yōu)選單一的mos晶體管作為傳輸電路的組成，這樣可以保證本實(shí)施例具有較小的傳輸時(shí)間，可以提高本實(shí)施例的電路速度。

在具體實(shí)施中，所述鎖存器可以包括：

第三pmos晶體管p3、第四pmos晶體管p4、第十三nmos晶體管n13和第十四nmos晶體管n14。

其中，所述第三pmos晶體管p3的柵極連接所述第十三nmos晶體管n13的柵極并適于接收所述第二數(shù)據(jù)信號(hào)q，所述第三pmos晶體管p3的源極連接所述第四pmos晶體管p4的源極，并作為所述鎖存器的電源端，所述第三pmos晶體管p3的漏極連接所述第十三nmos晶體管n13的漏極和所述第四pmos晶體管p4的柵極；

所述第四pmos晶體管p4的柵極連接所述第十四nmos晶體管n14的柵極并適于接收所述第三數(shù)據(jù)信號(hào)qb，所述第四pmos晶體管p4的漏極連接所述第十四nmos晶體管n14的漏極和所述第三pmos晶體管p3的柵極；

所述第十三nmos晶體管n13的源極接地；所述第十四nmos晶體管n14的源極接地。

在本發(fā)明實(shí)施例中，所述鎖存電路還可以采用圖2(b)所示的雙反相器的鎖存電路，實(shí)現(xiàn)對(duì)數(shù)據(jù)信號(hào)的鎖存功能，因此，本實(shí)施例對(duì)所述鎖存電路的電路結(jié)構(gòu)不加以限制。

在具體實(shí)施中，所述脈沖導(dǎo)通電路可以包括：

第五pmos晶體管，所述第五pmos晶體管的柵極適于輸入所述時(shí)鐘脈沖信號(hào)，所述第五pmos晶體管的源極接電源，所述第五pmos晶體管的漏極連接所述鎖存器的電源端。

在本發(fā)明實(shí)施例中，所述脈沖導(dǎo)通電路響應(yīng)于所述時(shí)鐘脈沖信號(hào)cp_pulse，當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse為低電平時(shí)導(dǎo)通，當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse為高電平時(shí)關(guān)斷，本發(fā)明實(shí)施例以pmos晶體管為例，卻不以此為限，任何能夠響應(yīng)于所述時(shí)鐘脈沖信號(hào)cp_pulse且低電平有效的電子元件或電子元件的組合均適用于本實(shí)施例。

繼續(xù)參見(jiàn)圖7，所述鎖存電路20的工作機(jī)制如下：所述時(shí)鐘脈沖信號(hào)cp_pulse輸入至所述第十一nmos管n11和第十二nmos晶體管n12和所述第五pmos晶體管p5的柵端。當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse為低電平時(shí)，所述第十一nmos管n11和第十二nmos晶體管n12截止，所述第五pmos晶體管p5導(dǎo)通，包括兩個(gè)相互耦合的反相器的所述鎖存器處于鎖存狀態(tài)。當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse為高電平，所述第十一nmos管n11和第十二nmos晶體管n12導(dǎo)通，所述第五pmos晶體管p5截止，此時(shí)，所述第一數(shù)據(jù)信號(hào)d和經(jīng)過(guò)所述第六反相器i6的與所述第一數(shù)據(jù)信號(hào)d相反的數(shù)據(jù)信號(hào)——第四數(shù)據(jù)信號(hào)db分別通過(guò)所述第十一nmos管n11和第十二nmos晶體管n12傳輸?shù)剿鲦i存電路20的輸出端，輸出所述第二數(shù)據(jù)信號(hào)q和第三數(shù)據(jù)信號(hào)qb。在本實(shí)施例中，所述第十一nmos管n11和第十二nmos晶體管n12在傳輸“高電平”數(shù)據(jù)時(shí)會(huì)存在閾值損失，但所述鎖存器處于鎖存時(shí)，輸出信號(hào)的高電平將被拉伸至電源電壓，將所述閾值損失消除。

本發(fā)明實(shí)施例d觸發(fā)器100的建立時(shí)間可以表示為tsetup＝ti6+tn12-ton，其中，ti6表示反相器i6的延時(shí)，tn12表示作為傳輸管的第十二nmos晶體管n12的傳輸延時(shí)，ton表示在所述脈沖信號(hào)發(fā)生電路10上所述第一時(shí)鐘信號(hào)cp的延 時(shí)(主要包括4個(gè)反相器)。當(dāng)所述時(shí)鐘脈沖信號(hào)cp_pulse從高電平變?yōu)榈碗娖綍r(shí)，所述時(shí)鐘脈沖信號(hào)cp_pulse成為所述第十一nmos管n11和第十二nmos晶體管n12的關(guān)斷信號(hào)，只要所述關(guān)斷信號(hào)到來(lái)之前，所述第十二nmos晶體管n12柵極的輸入信號(hào)能夠建立成功，則tsetup即為負(fù)值，即本發(fā)明實(shí)施例具有負(fù)的建立時(shí)間。而實(shí)際上，ton明顯大于ti6和tn12。并且所述建立時(shí)間tsetup的大小可以通過(guò)所述第二反相器i2進(jìn)行調(diào)節(jié)。

從所述鎖存電路20的電路結(jié)構(gòu)可以看出，所述鎖存電路20的傳輸延時(shí)由單個(gè)傳輸管決定，與反相器相比，本發(fā)明實(shí)施例減小了傳輸延時(shí)，提高了電路的工作速度。此外，本發(fā)明實(shí)施例d觸發(fā)器100包含的晶體管數(shù)量更少，可以進(jìn)一步降低所述d觸發(fā)器100的功耗。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。