一種具有二輸入或邏輯功能的憶阻邏輯電路的制作方法
【專利摘要】本實用新型一種具有二輸入或邏輯功能的憶阻邏輯電路，由三個憶阻器件構(gòu)成；結(jié)合多個CMOS(Complementary Metal-Oxide-Semiconductor)開關(guān)，以保證憶阻之間的獨立工作。通過四個輸入in2、in3、in4和in5分別受四個不同的v2、v3、v4和v1驅(qū)動四個時序電壓，具有二輸入或邏輯功能的憶阻邏輯電路能夠以流水方式工作；憶阻邏輯電路可以有效地實現(xiàn)二輸入或邏輯功能。
【專利說明】一種具有二輸入或邏輯功能的憶阻邏輯電路

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及憶阻邏輯電路，具體涉及一種可以用流水方式工作實現(xiàn)或邏輯功能的憶阻邏輯電路。

【背景技術(shù)】
[0002]2008年，第一個記憶電阻(憶阻)在惠普實驗室被尋獲；此后又出現(xiàn)了許多憶阻器件，例如:密歇根大學Jo等人的Ag/a-Si/p-Si憶阻；NIST的Al/Ti02/Al柔性憶阻；清華大學的Cao等人基于Ag/ZnO:Mn/Pt的阻變雙穩(wěn)態(tài)現(xiàn)象制造的憶阻。
[0003]憶阻是一種邏輯計算和存儲機理迥異于CMOS (ComplementaryMetal-Oxide-Semiconductor)的納米級器件，由惠普實驗室于2008年在《nature》撰文宣布尋獲。國家自然科學基金委于2012年出版的《未來十年中國學科發(fā)展戰(zhàn)略.信息科學》中指出:憶阻將使計算機、高密度存儲和現(xiàn)場可編程門陣列等領(lǐng)域產(chǎn)生重大變革。由于具有全新的邏輯計算和存儲機理，針對憶阻的研究未來必將突破器件概念和理論范疇，產(chǎn)生全新的功能電路(即基于憶阻的功能電路，簡稱憶阻電路)。
[0004]由于憶阻器件具有迥異于CMOS器件的工作機理，導致現(xiàn)有用于設(shè)計CMOS電路的設(shè)計方法未必適用與憶阻電路；因此如何充分發(fā)揮憶阻器件優(yōu)勢，設(shè)計邏輯電路是業(yè)界研究的熱點?；趹涀铇?gòu)建邏輯電路的可行性由惠普實驗室于2010年在《nature》撰文證明可行。這是由于惠普實驗室在該文中基于憶阻設(shè)計了一個NAND門，而通過NAND門可以實現(xiàn)任何邏輯電路；此后:2011年，Shin等人提出基于憶阻的NOR門；2012年，國防科學技術(shù)大學張娜等人提出基于憶阻的AND門；2012年，西南大學段書凱等人提出基于憶阻的二值存儲電路；2013年，Shin等人提出基于憶阻的信號乘電路；2013年，國防科學技術(shù)大學zhu等人提出基于憶阻的內(nèi)存復制電路。
[0005]實際應用中，憶阻邏輯電路是由多個基本邏輯器件搭建而成，并且往往要求電路能以流水的方式工作。據(jù)此，本實用新型提出一種可以用流水方式工作實現(xiàn)或邏輯功能的憶阻邏輯電路。


【發(fā)明內(nèi)容】

[0006]令系統(tǒng)時鐘為clkO，有周期T = Ι/clkO，本實用新型具有以下功能:
[0007](I)實現(xiàn)二輸入或邏輯功能；
[0008](2)憶阻邏輯電路中的每個憶阻器件均能以4T為周期流水工作。
[0009]以上功能具體實現(xiàn)為:
[0010]一種具有二輸入或邏輯功能的憶阻邏輯電路，其特征在于它由CMOS (Complementary Metal-Oxide-Semiconductor)開關(guān) I,憶阻 2, CMOS 開關(guān) 3, CMOS 開關(guān)4，電阻5，地端6，電阻7，憶阻8、CMOS開關(guān)9、憶阻10、電阻11和CMOS開關(guān)12組成；CM0S開關(guān)I的輸入端，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入ini ；CM0S開關(guān)4的輸入端，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in6 ；CM0S開關(guān)I的控制端、CMOS開關(guān)4和CMOS開關(guān)12的控制端相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in2 ；憶阻2的正極和憶阻8的正極相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in3 ；CMOS開關(guān)3的控制端和CMOS開關(guān)9的控制端相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in4 ；電阻5的輸出端、電阻7的輸出端和電阻11的輸出端接到地端6 ；CM0S開關(guān)1的輸出端、CMOS開關(guān)3的輸入端、憶阻2的負極和電阻5的輸入端相連；CM0S開關(guān)4的輸出端、CMOS開關(guān)9的輸入端、憶阻8的負極和電阻7的輸入端相連；CM0S開關(guān)3的輸出端、CMOS開關(guān)9的輸出端、憶阻10的正極、電阻11的輸入端和CMOS開關(guān)12的輸入端相連；憶阻10的負極，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in5 ；CM0S開關(guān)12的輸出端，作為具有二輸入或邏輯功能的憶阻邏輯電路的輸出outl。
[0011]一種具有二輸入或邏輯功能的憶阻邏輯電路，其特征在于它的輸入in2、in3、in4和in5受vpvyvjp ￥4驅(qū)動a電壓的時序為0、ν_!、ν—、νΜ ；ν2電壓的時序為ν#、ν—、
^set、^set ; 電壓的時序為 Vclear、Vset、。、^cond ;乂4 電壓的時序為
Vset、Vset、Vset、Vciear ;V"1、V2 λ Vg
和V4的重復周期均為4T ;單獨作用于憶阻時，vcond是可以讀憶阻器件狀態(tài)的電壓是可以將憶阻2和憶阻8設(shè)定為高阻態(tài)，并將憶阻10設(shè)定為低阻態(tài)的電壓;vset是可以將憶阻2和憶阻8設(shè)定為低阻態(tài)并將憶阻10設(shè)定為高阻態(tài)的電壓。
[0012]一種具有二輸入或邏輯功能的憶阻邏輯電路，其特征在于當v2、v3、v4和Vl分別等于vset、vcond> vclear和vsrt時，憶阻10的狀態(tài)根據(jù)憶阻2和憶阻8的狀態(tài)完成或邏輯。

【專利附圖】

【附圖說明】
[0013]附圖1為具有二輸入或邏輯功能的憶阻邏輯電路圖。
[0014]具體實施方法
[0015]上述功能實現(xiàn)的技術(shù)方案結(jié)合附圖進行進一步的描述如下:
[0016]圖1所示的具有二輸入或邏輯功能的憶阻邏輯電路由CMOS (ComplementaryMetal-0xide-Semiconductor)開關(guān) 1,憶阻 2, CMOS 開關(guān) 3, CMOS 開關(guān) 4,電阻 5，地端 6,電阻7，憶阻8、CMOS開關(guān)9、憶阻10、電阻11和CMOS開關(guān)12組成；CM0S開關(guān)1的輸入端，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入ini ;CM0S開關(guān)4的輸入端，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in6 ；CM0S開關(guān)1的控制端、CMOS開關(guān)4和CMOS開關(guān)12的控制端相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in2 ;憶阻2的正極和憶阻8的正極相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in3 ；CM0S開關(guān)3的控制端和CMOS開關(guān)9的控制端相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in4 ；電阻5的輸出端、電阻7的輸出端和電阻11的輸出端接到地端6 ；CM0S開關(guān)1的輸出端、CMOS開關(guān)3的輸入端、憶阻2的負極和電阻5的輸入端相連；CM0S開關(guān)4的輸出端、CMOS開關(guān)9的輸入端、憶阻8的負極和電阻7的輸入端相連；CM0S開關(guān)3的輸出端、CMOS開關(guān)9的輸出端、憶阻10的正極、電阻11的輸入端和CMOS開關(guān)12的輸入端相連；憶阻10的負極，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in5 ；CM0S開關(guān)12的輸出端，作為具有二輸入或邏輯功能的憶阻邏輯電路的輸出outl。
[0017]具有二輸入或邏輯功能的憶阻邏輯電路的輸入in2、in3、in4和in5分別受v2、v3、v4和Vl驅(qū)動；Vl電壓的時序為0、


Vcond、Vclear、^set ?2

電壓的時序為
Vset、Vclear、Vset、Vset ?電壓的時序為

Vclear、Vset、0、Vcond ;乂4

電壓的時序為



Vset、Vset、Vset、^clear ?Λ Λ
和V4的重復周期均為4T ;單獨作用于憶阻時，^-是可以讀憶阻器件狀態(tài)的電壓；Vc;1■是可以將憶阻2和憶阻8設(shè)定為高阻態(tài)，并將憶阻10設(shè)定為低阻態(tài)的電壓；vset是可以將憶阻2和憶阻8設(shè)定為低阻態(tài)并將憶阻10設(shè)定為高阻態(tài)的電壓。
[0018]具有二輸入或邏輯功能的憶阻邏輯電路，當V2、V3、V4和V1分別等于Vset、V_d、Vc;lear和Vset時，憶阻10的狀態(tài)根據(jù)憶阻2和憶阻8的狀態(tài)完成或邏輯。
[0019]使用實例:
[0020]根據(jù)狀態(tài)邏輯，通過ini和in6將憶阻2和憶阻8全部設(shè)定為高阻態(tài)，當v2、v3、v4和V1分別等于Vset、Vrand、Velem和Vset時,憶阻10的狀態(tài)被設(shè)定位高阻態(tài)；通過ini將憶阻2設(shè)定為高阻態(tài)，通過in6將憶阻8設(shè)定為低阻態(tài),當v2、v3、V4和V1分別等于vse;t、v_d、
和Vset時，憶阻10的狀態(tài)被設(shè)定位低阻態(tài)；通過ini將憶阻2設(shè)定為低阻態(tài)，通過in6將憶阻8設(shè)定為高阻態(tài)，當v2、v3> V4和V1分別等于Vset、Vcond> Vclear和Vset時,憶阻10的狀態(tài)被設(shè)定位低阻態(tài)；通過ini將憶阻2設(shè)定為低阻態(tài)，通過in6將憶阻8設(shè)定為低阻態(tài)，當v2、v3、V4和V1分別等于vse;t、Vcond> Vclear和Vsrt時,憶阻10的狀態(tài)被設(shè)定位低阻態(tài)。
【權(quán)利要求】
1.一種具有二輸入或邏輯功能的憶阻邏輯電路，其特征在于它由第一CMOS (Complementary Metal-Oxi de-Semi conductor)開關(guān)(1)，第一憶阻(2),第二 CMOS 開關(guān)(3)，第三CMOS開關(guān)(4)，第一電阻(5)，第一地端(6)，第二電阻(7)，第二憶阻(8)、第四CMOS開關(guān)(9)、第三憶阻(10)、第三電阻(11)和第五CMOS開關(guān)(12)組成；第一 CMOS開關(guān)(I)的輸入端，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入ini ;第三CMOS開關(guān)(4)的輸入端，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in6 ;第一 CMOS開關(guān)(I)的控制端、第三CMOS開關(guān)(4)和第五CMOS開關(guān)(12)的控制端相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in2 ;第一憶阻(2)的正極和第二憶阻(8)的正極相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in3 ;第二 CMOS開關(guān)(3)的控制端和第四CMOS開關(guān)(9)的控制端相連，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in4 ;第一電阻(5)的輸出端、第二電阻⑵的輸出端和第三電阻(11)的輸出端接到第一地端(6);第一CMOS開關(guān)(I)的輸出端、第二 CMOS開關(guān)(3)的輸入端、第一憶阻(2)的負極和第一電阻(5)的輸入端相連；第三CMOS開關(guān)(4)的輸出端、第四CMOS開關(guān)(9)的輸入端、第二憶阻⑶的負極和第二電阻⑵的輸入端相連；第二 CMOS開關(guān)(3)的輸出端、第四CMOS開關(guān)(9)的輸出端、第三憶阻(10)的正極、第三電阻(11)的輸入端和第五CMOS開關(guān)(12)的輸入端相連；第三憶阻(10)的負極，作為具有二輸入或邏輯功能的憶阻邏輯電路輸入in5 ;第五CMOS開關(guān)(12)的輸出端，作為具有二輸入或邏輯功能的憶阻邏輯電路的輸出outl。
2.根據(jù)權(quán)利要求1所述的一種具有二輸入或邏輯功能的憶阻邏輯電路，其特征在于它的輸入 in2、in3、in4 和 in5 受 V1' v2、V3 和 v4 驅(qū)動！V1 電壓的時序為 O、Vcond> Vclear> vset ；v2電壓的時序為 ^set、VcIear、^set、Vset ； Vg 電壓的時序為



Vclear、Vset、O、Vcond ;乂4電壓的時序為Vsrt、Vset> Vset, Vclear ;V1、V2、V3和V4的重復周期均為4T ;單獨作用于憶阻時，'^是可以讀憶阻器件狀態(tài)的電壓；Vdem是可以將第一憶阻(2)和第二憶阻(8)設(shè)定為高阻態(tài)，并將第三憶阻(10)設(shè)定為低阻態(tài)的電壓；vsrt是可以將第一憶阻(2)和第二憶阻⑶設(shè)定為低阻態(tài)并將第三憶阻(10)設(shè)定為高阻態(tài)的電壓。
3.根據(jù)權(quán)利要求2所述的一種具有二輸入或邏輯功能的憶阻邏輯電路，其特征在于當V2> V3> V4和V1分別等于vse;t、Vcond> Vclear和Vsrt時,第三憶阻(10)的狀態(tài)根據(jù)第一憶阻(2)和第二憶阻(8)的狀態(tài)完成或邏輯。
【文檔編號】H03K19/20GK204103895SQ201420551766
【公開日】2015年1月14日 申請日期:2014年9月24日 優(yōu)先權(quán)日:2014年9月24日
【發(fā)明者】張黎莎, 謝東福 申請人:嘉興學院, 謝東福