基于電荷再分配的 10 位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明提供一種基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其中所述模數(shù)轉(zhuǎn)換器包括：采樣網(wǎng)絡(luò)、與采樣網(wǎng)絡(luò)連接的差分電容陣列、與差分電容陣列連接的比較器、與比較器連接的逐次逼近控制邏輯；差分電容陣列包括連接比較器電路正相輸入端的第一電容陣列和連接比較器電路反相輸入端的第二電容陣列；第一電容陣列和第二電容陣列均由9組二進(jìn)制結(jié)構(gòu)的電容組成，且所有冗余電容的下極板選擇連接共模電壓或地，其余的8組電容選擇連接共模電壓、電源電壓或地；逐次逼近控制邏輯的輸出端控制差分電容陣列的電容開關(guān)的切換選擇連接電壓；第一電容陣列和第二電容陣列對輸入信號進(jìn)行采樣且輸入至比較器，比較器的比較結(jié)果輸入至逐次逼近控制邏輯。
【專利說明】基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及數(shù)?；旌霞呻娐吩O(shè)計領(lǐng)域，尤其涉及基于電荷再分配的超低功耗逐 次逼近型模數(shù)轉(zhuǎn)換器。

【背景技術(shù)】
[0002] 逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC)是一種中等精度中等采樣速率的模數(shù)轉(zhuǎn)換器類 型，它具有結(jié)構(gòu)簡單、面積小、功耗低的優(yōu)點(diǎn)，因而廣泛應(yīng)用于各種醫(yī)療、便攜式電子設(shè)備和 通信系統(tǒng)中。由于逐次逼近模數(shù)轉(zhuǎn)換器不需要諸如運(yùn)算放大器等線性增益模塊，使得SAR ADC能夠較好地適應(yīng)特征尺寸的減小和電源電壓降低的工藝演化趨勢。隨著工藝的進(jìn)步， SAR ADC所能達(dá)到的轉(zhuǎn)換速率也增加到數(shù)百兆，從而可以和流水線型模數(shù)轉(zhuǎn)換器媲美，并且 有著更高的功耗利用率。
[0003] 逐次逼近型模數(shù)轉(zhuǎn)換器主要由數(shù)模（D/A)轉(zhuǎn)換器、比較器和逐次逼近寄存器組 成，其中D/A轉(zhuǎn)換器一般為二進(jìn)制電容式結(jié)構(gòu)。電荷重分配型D/A轉(zhuǎn)換器由于其開關(guān)控制 的簡易性和高效性得到了廣泛應(yīng)用。
[0004] 對于傳統(tǒng)的基于電容陣列的逐次逼近型模數(shù)轉(zhuǎn)換器，由于電容陣列相對較大的面 積，導(dǎo)致了傳統(tǒng)逐次逼近型模數(shù)轉(zhuǎn)換器的精度無法做到很高，同時，較大的電容面積，會引 起功耗的增加。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換 器，解決傳統(tǒng)的基于電容陣列的逐次逼近型模數(shù)轉(zhuǎn)換器，由于電容陣列相對較大的面積，導(dǎo) 致了傳統(tǒng)逐次逼近型模數(shù)轉(zhuǎn)換器的精度無法做到很高，并且會引起功耗的增加的問題。
[0006] 為了解決上述技術(shù)問題，本發(fā)明實(shí)施例提供的基于電荷再分配的10位超低功耗 逐次逼近型模數(shù)轉(zhuǎn)換器，其中，包括：采樣網(wǎng)絡(luò)、與所述采樣網(wǎng)絡(luò)連接的差分電容陣列、與所 述差分電容陣列連接的比較器、與所述比較器的輸出端連接的逐次逼近控制邏輯；其中
[0007] 所述差分電容陣列包括連接所述比較器電路正相輸入端的第一電容陣列和連接 所述比較器電路反相輸入端的第二電容陣列；其中
[0008] 所述第一電容陣列和所述第二電容陣列均由9組二進(jìn)制結(jié)構(gòu)的電容組成，其中所 述第一電容陣列的冗余電容和所述第二電容陣列的冗余電容的下極板選擇連接共模電壓 V?或者地GND，其余的8組電容選擇連接共模電壓Vc*、電源電壓VKEF或者地GND ;
[0009] 所述逐次逼近控制邏輯的輸出端控制所述差分電容陣列的電容開關(guān)的切換選擇 連接電壓；
[0010] 其中，所述第一電容陣列和所述第二電容陣列對輸入信號進(jìn)行米樣，并將米樣結(jié) 果輸入至所述比較器，所述比較器的比較結(jié)果輸入至所述逐次逼近控制邏輯，實(shí)現(xiàn)對輸入 信號的逐次逼近。
[0011] 進(jìn)一步的，所述逐次逼近控制邏輯包括：與所述比較器連接的移位寄存器以及與 所述移位寄存器連接D觸發(fā)器DFF，所述D觸發(fā)器DFF的輸出端輸出轉(zhuǎn)換完成信號ΕΝ。 [0012] 進(jìn)一步的，所述移位寄存器包括9個串聯(lián)連接的子單元，
[0013] 其中所述子單元的第一輸入端均與比較完成信號Valid連接，上一個子單元的第 一輸出端均與下一個子單元的第二輸入端連接；
[0014] 第一個子單元的第二輸入端與采樣時鐘信號Sample的非連接，最后一個子單元 的第一輸入端連接于所述D觸發(fā)器DFF的第一輸入端，且最后一個子單兀的第一輸出端還 連接于所述D觸發(fā)器DFF的第二輸入端連接；
[0015] 所述子單元的第二輸出端均與第一下極板開關(guān)信號（Pi)連接，所述子單元的第三 輸出端均與第二下極板開關(guān)信號（Ni)連接，其中，i為1 = i = 9的自然數(shù)；
[0016] 所述子單元的第四輸出端均與比較器第一輸出信號Voutp連接，所述子單元的第 五輸出端均與比較器第二輸出信號Voutn連接。
[0017] 進(jìn)一步的，所述逐次逼近控制邏輯中的子單元包括：第十八M0S晶體管M18,第 十九M0S晶體管M19,第二十M0S晶體管M20,第二i^一 M0S晶體管M21，第二十二M0S晶體 管M22,第二十三M0S晶體管M23,第二十四M0S晶體管M24,第二十五M0S晶體管M25,第 二十六M0S晶體管M26,第二十七M(jìn)0S晶體管M27,第二十八M0S晶體管M28,第二十九M0S 晶體管M29,第三十M0S晶體管M30 ;
[0018] 所述第十八M0S晶體管M18的柵極連接于第一端口 D ;所述第十八M0S晶體管M18 的柵極還連接于所述第二十M0S晶體管M20的柵極；
[0019] 所述第二十M0S晶體管M20的源極接地連接，所述第二十M0S晶體管M20的漏極 連接于所述第十九M0S晶體管M19的源極；
[0020] 所述第十九M0S晶體管M19的柵極連接于所述比較完成信號Valid，所述第十九 M0S晶體管M19的漏極連接于所述第十八M0S晶體管M18的漏極，所述第十八M0S晶體管 M18的源極和所述第二i^一 M0S晶體管M21的源極連接于電源電壓VKEF ;
[0021] 所述第二i^一 M0S晶體管M21的柵極連接于所述第十八M0S晶體管M18的漏極， 所述第十八M0S晶體管M18的漏極產(chǎn)生第一時鐘信號CLl ;
[0022] 所述第二十一 M0S晶體管M21的柵極還連接于所述第二十三M0S晶體管M23的柵 極，所述第二十三M0S晶體管M23的源極接地；
[0023] 所述第二十三M0S晶體管M23的漏極連接于所述第二十二M0S晶體管M22的漏 極，所述第二十二M0S晶體管M22的柵極連接于所述第十九M0S晶體管M19的柵極，所述第 二十二M0S晶體管M22的源極連接于所述第二i^一 M0S晶體管M21的漏極；
[0024] 所述第二十二M0S晶體管M22的漏極連接于所述第二十七M(jìn)0S晶體管M27的柵極， 所述第二十二M0S晶體管M22的漏極的輸出信號給所述第二十七M(jìn)0S晶體管M27的柵極， 所述第二十七M(jìn)0S晶體管M27的漏極連接于所述第二十九M0S晶體管M29的漏極，所述第 二十九M0S晶體管M29的源極接地連接，所述第二十九M0S晶體管M29的柵極連接于所述 第十八M0S晶體管M18的漏極，所述第二十九M0S晶體管M29的漏極還連接于所述第二下 極板開關(guān)信號隊；
[0025] 所述第三十M0S晶體管M30的源極接地連接，所述第三十M0S晶體管M30的柵極 連接于所述第十八M0S晶體管M18的漏極，所述第三十M0S晶體管M30的漏極連接于所述 第一下極板開關(guān)信號Pi，所述第三十M0S晶體管M30的漏極還連接于所述第二十八M0S晶 體管M28的漏極，所述第二十八MOS晶體管M28的柵極還連接于所述第二十七M(jìn)OS晶體管 M27的柵極；
[0026] 所述第二十七M(jìn)0S晶體管M27的源極連接于所述第二十五M0S晶體管M25的漏極， 所述第二十五M0S晶體管M25的柵極連接于所述比較器第一輸出信號Voutp ;
[0027] 所述第二十五MOS晶體管M25的源極連接于所述第二十六MOS晶體管M26的源極， 所述第二十六M0S晶體管M26的柵極連接于所述比較器第二輸出信號Voutn，所述第二十六 M0S晶體管M26的漏極連接于所述第二十八M0S晶體管M28的源極；
[0028] 所述第二十六M0S晶體管M26的源極還連接于所述第二十四M0S晶體管M24的漏 極，所述第二十四M0S晶體管M24的源極連接于所述電源電壓V KEF，所述第二十四M0S晶體 管M24的柵極連接于所述第十八M0S晶體管M18的漏極，其中，i為1蘭i蘭9的自然數(shù)。
[0029] 進(jìn)一步的，所述第一電容陣列包括：第一上極板，第一下極板以及連接在所述第一 上極板與所述第一下極板之間的第一至第九并排排列的電容以及與所述第一至第九電容 一一對應(yīng)連接的電容開關(guān)；
[0030] 所述第二電容陣列包括：第二上極板，第二下極板以及連接在所述第二上極板與 所述第二下極板之間的第一至第九并排排列的電容以及與所述第一至第九電容一一對應(yīng) 連接的電容開關(guān)；
[0031] 所述比較器的正極輸入端與所述第一上極板連接，負(fù)極輸入端與所述第二上極板 連接；
[0032] 所述第一上極板并通過所述采樣網(wǎng)絡(luò)的第一自舉開關(guān)&連接正相差分模擬輸入 信號V P ;
[0033] 所述第二上極板并通過所述采樣網(wǎng)絡(luò)的第二自舉開關(guān)1(2連接反相差分模擬輸入 信號v N;
[0034] 所述第一電容陣列的所述第一下極板分別通過開關(guān)選擇連接共模電壓VCM和地 GND以及除第一電容陣列的冗余電容Q外的其他電容下極板通過開關(guān)選擇連接電源電壓 Vref ;
[0035] 所述第二電容陣列的所述第二下極板分別通過開關(guān)選擇連接共模電壓VCM和地 GND以及除第二電容陣列的冗余電容〇/外的其他電容下極板通過開關(guān)選擇連接電源電壓 Vref。
[0036] 進(jìn)一步的，所述第一電容陣列的第一電容Q的電容值為C，第二電容的電容值 等于第一電容Q的電容值C，第三電容(： 2至第九電容C8的電容值為Ci+1 = 2Q，其中，i為 1彡i彡7的自然數(shù)；
[0037] 所述第二電容陣列的第一電容〇/的電容值為C，第二電容C/的電容值等于第 一電容〇/的電容值C，第三電容(： 2'至第九電容C8'的電容值為Ci+1' = 2C/，其中，i為 1彡i彡7的自然數(shù)。
[0038] 進(jìn)一步的，所述第一電容陣列和所述第二電容陣列的開關(guān)時序包括：
[0039] 所述第二自舉開關(guān)K2和第二自舉開關(guān)K2對正相差分模擬輸入信號V P和反相差分 模擬輸入信號VN進(jìn)行采樣，得到正相輸入信號和反相輸入信號；
[0040] 多次比較所述正向輸入信號和所述反相輸入信號，在初次所述正向輸入信號小于 /大于所述反相輸入信號時，控制第一 /第二電容陣列的最大電容值的一組電容的下極板 的共模電壓veM切換為電源電壓VKEF，所述第二/第一電容陣列的最大電容值的一組電容的 下極板的共模電壓VeM切換為地GND。
[0041] 進(jìn)一步的，所述第一電容陣列和所述第二電容陣列的開關(guān)時序還包括：
[0042] 如果初次比較階段時正向輸入信號小于反向輸入信號，那么后續(xù)比較過程中，若 正向輸入信號小于反向輸入信號，貝 1J第一電容陣列對應(yīng)的位電容下極板的地GND切換為電 源電壓VKEF ;若正向輸入信號大于反向輸入信號，則第二電容陣列對應(yīng)的位電容下極板接法 不變，對應(yīng)位電容的前一個位電容下極板的地GND切換為共模電壓Vc* ;
[0043] 在初次所述正向輸入信號大于所述反相輸入信號時，在后續(xù)比較中，若正向輸入 信號小于反向輸入信號時，則所述第一電容陣列對應(yīng)位的電容下極板接法不變，對應(yīng)位的 前一個位電容下極板的地GND切換為共模電壓V。!!;若所述正向輸入信號大于所述反向輸入 信號時，則第二電容陣列對應(yīng)的位電容下極板的地GND切換為V KEF ;
[0044] 在最后一次比較時，若正向輸入信號小于/大于反向輸入信號，貝1J第一 /第二電 容陣列的冗余電容的地GND切換共模電壓Vc*，第二/第一電容陣列對應(yīng)的位電容接法不 變；
[0045] 輸出比較得到的二進(jìn)制碼和轉(zhuǎn)換完成信號。
[0046] 進(jìn)一步的，所述比較器包括：第一M0S晶體管M1，第二M0S晶體管M2,第三M0S晶體 管M3,第四M0S晶體管M4,第五M0S晶體管M5,第六M0S晶體管M6,第七M(jìn)0S晶體管M7,第 八M0S晶體管M8,第九M0S晶體管M9,第十M0S晶體管M10,第i^一 M0S晶體管M11，第十二 M0S晶體管M12,第十三M0S晶體管M13,第十四M0S晶體管M14,第十五M0S晶體管M15,第 十六M0S晶體管M16,第十七M(jìn)0S晶體管M17,其中
[0047] 所述第一 M0S晶體管Ml的漏極與所述第二M0S晶體管M2的漏極連接，且所述第 一 M0S晶體管Ml的漏極連接于所述比較器第一輸出信號Voutp ;
[0048] 所述第一 M0S晶體管Ml的源極與所述第三M0S晶體管M3的源極電源連接，所述 第三M0S晶體管M3的漏極與所述第四M0S晶體管M4的漏極連接，且所述第四M0S晶體管 M4的漏極還連接于所述第一 M0S晶體管Ml的柵極；
[0049] 所述第一 M0S晶體管Ml的柵極與所述第二M0S晶體管M2的柵極連接，所述第二 M0S晶體管M2的源極與所述第四M0S晶體管M4的源極接地連接，所述第四M0S晶體管M4 的柵極與所述第三M0S晶體管M3的柵極連接；
[0050] 所述第四M0S晶體管M4的柵極還連接于所述第七M(jìn)0S晶體管M7的漏極，所述第 七M(jìn)0S晶體管M7的漏極還連接于所述第六M0S晶體管M6的漏極和所述第五M0S晶體管M5 的漏極；
[0051] 所述第五M0S晶體管M5的柵極連接于比較器第二時鐘控制信號CLK，所述第五 M0S晶體管M5的源極與所述第六M0S晶體管M6的源極電源連接；
[0052] 所述第六M0S晶體管M6的柵極與所述第七M(jìn)0S晶體管M7的柵極連接，所述第七 M0S晶體管M7的源極與所述第八M0S晶體管M8的漏極連接；
[0053] 所述第八M0S晶體管M8的柵極連接于比較器的第二輸入端VINN，所述比較器的第 二輸入端VINN與所述第二電容陣列的第二下極板反相差分模擬輸入信號V N相連接，所述 第八M0S晶體管M8的源極與所述第十M0S晶體管M10的源極連接，且所述第十M0S晶體管 M10的源極與所述第九M0S晶體管M9的漏極連接；
[0054] 所述第九M0S晶體管M9的柵極連接于所述比較器第二時鐘控制信號CLK，所述第 九M0S晶體管M9的漏極接地連接；
[0055] 所述第十M0S晶體管M10的柵極連接于比較器的第一輸入端VINP所述比較器的 第一輸入端VINP與所述第一電容陣列的第一下極板正相差分模擬輸入信號V P相連接，所 述第十M0S晶體管M10的漏極連接于所述第i^一 M0S晶體管Ml 1的源極，所述第i^一 M0S晶 體管Mil的漏極連接于所述第十二M0S晶體管M12的漏極,所述第^^一 M0S晶體管Mil的 柵極連接于所述第十二M0S晶體管M12的柵極，且所述第十二M0S晶體管M12的柵極連接 于所述第七M(jìn)0S晶體管M7的漏極；
[0056] 所述第十二M0S晶體管M12的漏極還連接于所述第七M(jìn)0S晶體管M7的柵極，所述 第十二M0S晶體管M12的源極與所述第十三M0S晶體管M13的源極電源連接；
[0057] 所述第十三M0S晶體管M13的柵極連接于所述比較器第二時鐘控制信號CLK，所述 第十三M0S晶體管M13的漏極連接于所述第十二M0S晶體管M12的漏極；
[0058] 所述第十二M0S晶體管M12的漏極還連接于所述第十四M0S晶體管M14的柵極，且 所述第十四M0S晶體管M14的柵極與所述第十五M0S晶體管M15的柵極連接，所述第十五 M0S晶體管M15的源極接地連接；
[0059] 所述第十五M0S晶體管M15的漏極與所述第十四M0S晶體管M14的漏極連接，且 所述第十五M0S晶體管M15的漏極連接于所述第十六M0S晶體管M16的柵極，所述第十六 M0S晶體管M16的柵極與所述第十七M(jìn)0S晶體管M17的柵極連接，所述第十七M(jìn)0S晶體管 M17的源極接地連接；
[0060] 所述第十七M(jìn)0S晶體管M17的漏極與所述第十六M0S晶體管M16的漏極連接，且所 述第十六M0S晶體管M16的漏極連接于所述比較器第二輸出信號Voutn，所述第十六M0S 晶體管M16的源極與所述第十四M0S晶體管M14的源極電源連接。
[0061] 本發(fā)明的上述技術(shù)方案的有益效果如下：
[0062] 本發(fā)明的方案中，通過采用9組二進(jìn)制結(jié)構(gòu)的電容組成10位逐次逼近型模數(shù)轉(zhuǎn)換 器，并將最后一位冗余電容應(yīng)用了二進(jìn)制轉(zhuǎn)換，這樣節(jié)約了一半的電容，節(jié)約了電容陣列的 面積，同時通過逐次逼近控制邏輯，來控制差分電容陣列的電容開關(guān)的切換選擇連接電壓 的開關(guān)時序，極大的節(jié)省了電容陣列的面積和功耗，從而實(shí)現(xiàn)基于電荷再分配的10位超低 功耗的模數(shù)轉(zhuǎn)換器。

【專利附圖】

【附圖說明】
[0063] 圖1基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器結(jié)構(gòu)框圖；
[0064] 圖2為本發(fā)明實(shí)施例中可編程逐次逼近邏輯的結(jié)構(gòu)圖；
[0065] 圖3為本發(fā)明實(shí)施例中可編程逐次逼近邏輯中子單元的電路圖；
[0066] 圖4為基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器工作模式下差分 電容陣列的電路圖；
[0067] 圖5為本發(fā)明實(shí)施例中可編程逐次逼近邏輯中子單元的時序圖；
[0068] 圖6為本發(fā)明實(shí)施例中開關(guān)時序電路原理圖；
[0069] 圖7為圖6的開關(guān)時序電路原理圖的A部分不意圖；
[0070] 圖8為圖6的開關(guān)時序電路原理圖的B部分示意圖；
[0071] 圖9為圖6的開關(guān)時序電路原理圖的C部分不意圖；
[0072] 圖10為圖6的開關(guān)時序電路原理圖的D部分示意圖；
[0073] 圖11為本發(fā)明實(shí)施例中比較器的電路圖。

【具體實(shí)施方式】
[0074] 為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具 體實(shí)施例進(jìn)行詳細(xì)描述。
[0075] 本發(fā)明提供一種基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，通過 逐次逼近控制邏輯的輸出端控制所述差分電容陣列的電容開關(guān)的切換選擇連接電壓的開 關(guān)時序，可以極大的節(jié)省了電容陣列的面積和功耗，還可以通過將最后一個冗余電容，應(yīng) 用到模數(shù)轉(zhuǎn)換中，從而節(jié)約了 一半的電容。
[0076] 如圖1至11所示，本發(fā)明實(shí)施例提供的基于電荷再分配的10位超低功耗逐次逼 近型模數(shù)轉(zhuǎn)換器中，包括：采樣網(wǎng)絡(luò)、與所述采樣網(wǎng)絡(luò)連接的差分電容陣列、與所述差分電 容陣列連接的比較器、與所述比較器的輸出端連接的逐次逼近控制邏輯；其中
[0077] 所述差分電容陣列包括連接所述比較器電路正相輸入端的第一電容陣列和連接 所述比較器電路反相輸入端的第二電容陣列；其中
[0078] 所述第一電容陣列和所述第二電容陣列均由9組二進(jìn)制結(jié)構(gòu)的電容組成，其中所 述第一電容陣列的冗余電容和所述第二電容陣列的冗余電容的下極板選擇連接共模電壓 V?或者地GND，其余的8組電容選擇連接共模電壓Vc*、電源電壓VKEF或者地GND ;
[0079] 其中所述VKEF為電源電壓，共模電壓VCM = VKEF/2, GND為地電壓。
[0080] 所述逐次逼近控制邏輯的輸出端控制所述差分電容陣列的電容開關(guān)的切換選擇 連接電壓；
[0081] 其中上述的逐次逼近控制邏輯接收比較器的比較結(jié)果以及比較完成信號，分別相 應(yīng)地依次切換第一、第二電容陣列的每組位電容直至完成逐次逼近過程，同時鎖存并輸出 每次比較結(jié)果，并且在下一次采樣時把所有電容的下極板復(fù)位到初始值。
[0082] 其中，所述第一電容陣列和所述第二電容陣列對輸入信號進(jìn)行采樣，并將采樣結(jié) 果輸入至所述比較器，所述比較器的比較結(jié)果輸入至所述逐次逼近控制邏輯，實(shí)現(xiàn)對輸入 信號的逐次逼近。
[0083] 如圖1所示，基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器由采樣網(wǎng) 絡(luò)，差分電容陣列，比較器，逐次逼近控制邏輯和輸出鎖存器組成。上述的采樣網(wǎng)絡(luò)由自舉 開關(guān)和差分電容陣列組成，其中所述差分電容陣列由全二進(jìn)制結(jié)構(gòu)的電容組構(gòu)成，實(shí)質(zhì)為 一個可配置的電容型數(shù)模轉(zhuǎn)換器；所述比較器由單級放大鎖存電路構(gòu)成，用于比較差分電 容陣列的電壓值，即通過比較第一電容陣列和第二電容陣列上極板的電壓，輸出比較結(jié)果 以及比較完成信號；所述逐次逼近控制邏輯，產(chǎn)生控制信號完成模數(shù)轉(zhuǎn)換器的逐次逼近過 程；輸出鎖存器鎖存并輸出轉(zhuǎn)換完成得到的數(shù)字輸出碼，所述輸出鎖存器在完成每一次采 樣轉(zhuǎn)換后統(tǒng)一鎖存前述逐次逼近控制邏輯的數(shù)字碼并輸出到片外。
[0084] 為了將傳統(tǒng)時序中并不參與實(shí)際切換的冗余電容（也就是最后一組單位電容）利 用起來，不僅相對于傳統(tǒng)時序節(jié)省了一半的電容數(shù)量（面積），而且也節(jié)省了功耗。
[0085] 如圖2所示，本發(fā)明的又一實(shí)施例的基于電荷再分配的10位超低功耗逐次逼近型 模數(shù)轉(zhuǎn)換器中，所述逐次逼近控制邏輯包括：與所述比較器連接的移位寄存器以及與所述 移位寄存器連接D觸發(fā)器DFF，所述D觸發(fā)器DFF的輸出端輸出轉(zhuǎn)換完成信號EN。
[0086] 9個子單元串聯(lián)連接實(shí)質(zhì)上構(gòu)成了一個移位寄存器，每一次比較完成后，觸發(fā)比較 完成信號Valid由低變高，進(jìn)而子單兀電路對比較器第一輸出信號Voutp，比較器第二輸出 信號Voutn進(jìn)行采樣，并產(chǎn)生第一下極板開關(guān)信號Ρρ第二下極板開關(guān)隊信號（Ρρ隊是控 制電容陣列下級板開關(guān)的信號）輸入到差分電容陣列的下級板控制開關(guān)完成逐次逼近的 過程。整個轉(zhuǎn)換完成后由DFF輸出一個轉(zhuǎn)換完成信號EN，觸發(fā)輸出鎖存器對數(shù)據(jù)進(jìn)行鎖存。
[0087] 如圖2所示，本發(fā)明的又一實(shí)施例的基于電荷再分配的10位超低功耗逐次逼近型 模數(shù)轉(zhuǎn)換器中，所述移位寄存器包括9個串聯(lián)連接的子單元，
[0088] 其中所述子單元的第一輸入端均與比較完成信號Valid連接，上一個子單元的第 一輸出端均與下一個子單元的第二輸入端連接；
[0089] 第一個子單元的第二輸入端與采樣時鐘信號Sample的非連接，最后一個子單元 的第一輸入端連接于所述D觸發(fā)器DFF的第一輸入端，且最后一個子單兀的第一輸出端還 連接于所述D觸發(fā)器DFF的第二輸入端連接；
[0090] 所述子單元的第二輸出端均與第一下極板開關(guān)信號（Pi)連接，所述子單元的第三 輸出端均與第二下極板開關(guān)信號（Ni)連接，其中，i為1 = i = 9的自然數(shù)；
[0091] 所述子單元的第四輸出端均與比較器第一輸出信號Voutp連接，所述子單元的第 五輸出端均與比較器第二輸出信號Voutn連接；
[0092] 如圖3所示，本發(fā)明的又一實(shí)施例的基于電荷再分配的10位超低功耗逐次逼近 型模數(shù)轉(zhuǎn)換器中，所述逐次逼近控制邏輯中的子單元包括：第十八M0S晶體管M18,第十九 M0S晶體管M19，第二十M0S晶體管M20，第二^-一 M0S晶體管M21，第二十二M0S晶體管M22， 第二十三M0S晶體管M23,第二十四M0S晶體管M24,第二十五M0S晶體管M25,第二十六M0S 晶體管M26,第二十七M(jìn)0S晶體管M27,第二十八M0S晶體管M28,第二十九M0S晶體管M29， 第三十M0S晶體管M30 ;
[0093] 所述第十八M0S晶體管M18的柵極連接于第一端口 D ;所述第十八M0S晶體管M18 的柵極還連接于所述第二十M0S晶體管M20的柵極；
[0094] 所述第二十M0S晶體管M20的源極接地連接，所述第二十M0S晶體管M20的漏極 連接于所述第十九M0S晶體管M19的源極；
[0095] 所述第十九M0S晶體管M19的柵極連接于所述比較完成信號Valid，所述第十九 M0S晶體管M19的漏極連接于所述第十八M0S晶體管M18的漏極，所述第十八M0S晶體管 M18的源極和所述第二i^一 M0S晶體管M21的源極連接于電源電壓VKEF ;
[0096] 所述第二i^一 M0S晶體管M21的柵極連接于所述第十八M0S晶體管M18的漏極， 所述第十八M0S晶體管M18的漏極產(chǎn)生第一時鐘信號CLl ;
[0097] 所述第二十一 M0S晶體管M21的柵極還連接于所述第二十三M0S晶體管M23的柵 極，所述第二十三M0S晶體管M23的源極接地；
[0098] 所述第二十三M0S晶體管M23的漏極連接于所述第二十二M0S晶體管M22的漏 極，所述第二十二M0S晶體管M22的柵極連接于所述第十九M0S晶體管M19的柵極，所述第 二十二M0S晶體管M22的源極連接于所述第二i^一 M0S晶體管M21的漏極；
[0099] 所述第二十二M0S晶體管M22的漏極連接于所述第二十七M(jìn)0S晶體管M27的柵極， 所述第二十二MOS晶體管M22的漏極的輸出信號給所述第二十七M(jìn)OS晶體管M27的柵極， 所述第二十七M(jìn)0S晶體管M27的漏極連接于所述第二十九M0S晶體管M29的漏極，所述第 二十九M0S晶體管M29的源極接地連接，所述第二十九M0S晶體管M29的柵極連接于所述 第十八M0S晶體管M18的漏極，所述第二十九M0S晶體管M29的漏極還連接于所述第二下 極板開關(guān)信號隊；
[0100] 所述第三十MOS晶體管M30的源極接地連接，所述第三十MOS晶體管M30的柵極 連接于所述第十八M0S晶體管M18的漏極，所述第三十M0S晶體管M30的漏極連接于所述 第一下極板開關(guān)信號Pi，所述第三十M0S晶體管M30的漏極還連接于所述第二十八M0S晶 體管M28的漏極，所述第二十八M0S晶體管M28的柵極還連接于所述第二十七M(jìn)0S晶體管 M27的柵極；
[0101] 所述第二十七M(jìn)0S晶體管M27的源極連接于所述第二十五M0S晶體管M25的漏極， 所述第二十五M0S晶體管M25的柵極連接于所述比較器第一輸出信號Voutp ;
[0102] 所述第二十五M0S晶體管M25的源極連接于所述第二十六M0S晶體管M26的源極， 所述第二十六M0S晶體管M26的柵極連接于所述比較器第二輸出信號Voutn，所述第二十六 M0S晶體管M26的漏極連接于所述第二十八M0S晶體管M28的源極；
[0103] 所述第二十六M0S晶體管M26的源極還連接于所述第二十四M0S晶體管M24的漏 極，所述第二十四M0S晶體管M24的源極連接于所述電源電壓V KEF，所述第二十四M0S晶體 管M24的柵極連接于所述第十八M0S晶體管M18的漏極，其中，i為1蘭i蘭9的自然數(shù)。
[0104] 上述逼近控制邏輯的連接方式只是為了實(shí)現(xiàn)本方案的開關(guān)時序相匹配的連接方 式，本發(fā)明的開關(guān)時序以優(yōu)化電容陣列的面積和功耗，完成設(shè)計在實(shí)際電路工作中是在控 制邏輯控制下產(chǎn)生設(shè)計的時序。對于最后一組單位電容，在控制邏輯控制下，只有兩種切換 狀態(tài)，分別是共模電壓V eM或地GND，造成在結(jié)構(gòu)與前8組不同，因此為了完成本發(fā)明的開關(guān) 時序的控制，不僅僅是本方案的逼近控制邏輯的電路，任何可以完成本發(fā)明的開關(guān)時序的 控制電路，均屬于本發(fā)明的保護(hù)范圍，在此不一一舉例。
[0105] 如圖4所示，為了提高采樣線性度，差分電容陣列在采樣信號Sample的控制下通 過自舉開關(guān)對正向模擬輸入信號Vp和反向模擬輸入信號V N進(jìn)行米樣，因此本發(fā)明的又一實(shí) 施例的基于電荷再分配的10位中等速率逐次逼近型模數(shù)轉(zhuǎn)換器中，所述第一電容陣列包 括：第一上極板，第一下極板以及連接在所述第一上極板與所述第一下極板之間的第一至 第九并排排列的電容以及與所述第一至第九電容一一對應(yīng)連接的電容開關(guān)；
[0106] 所述第二電容陣列包括：第二上極板，第二下極板以及連接在所述第二上極板與 所述第二下極板之間的第一至第九并排排列的電容以及與所述第一至第九電容一一對應(yīng) 連接的電容開關(guān)；
[0107] 所述比較器的正極輸入端與所述第一上極板連接，負(fù)極輸入端與所述第二上極板 連接；
[0108] 所述第一上極板并通過所述采樣網(wǎng)絡(luò)的第一自舉開關(guān)K1連接正相差分模擬輸入 信號Vp ;
[0109] 所述第二上極板并通過所述采樣網(wǎng)絡(luò)的第二自舉開關(guān)K2連接反相差分模擬輸入 信號vN;
[0110] 所述第一電容陣列的所述第一下極板分別通過開關(guān)選擇連接共模電壓VCM和地 GND以及除第一電容陣列的冗余電容Q外的其他電容下極板通過開關(guān)選擇連接電源電壓 Vref ;
[0111] 所述第二電容陣列的所述第二下極板分別通過開關(guān)選擇連接共模電壓VCM和地 GND以及除第二電容陣列的冗余電容(V外的其他電容下極板通過開關(guān)選擇連接電源電壓 Vref。
[0112] 其中所述第一電容陣列的第一電容（Q)的電容值為C，第二電容（q)的電容值等 于第一電容（Q)的電容值C，第三電容（C 2)至第九電容（C8)的電容值為Ci+1 = 2Ci，其中， i為1彡i彡7的自然數(shù)；
[0113] 所述第二電容陣列的第一電容（〇/)的電容值為C，第二電容（C/)的電容值等于 第一電容（〇/ )的電容值C，第三電容（C2'）至第九電容（C8'）的電容值為Ci+Γ = 2C/， 其中，i為1彡i彡7的自然數(shù)。
[0114] 工作模式下差分電容陣列由第一電容陣列和第二電容陣列組成，第一、第二電容 陣列均由第一電容Q至第九電容C 8，共9組二進(jìn)制結(jié)構(gòu)的位電容組成，其中第一電容Q，和 第二電容q為單位電容，第九電容C8至第二電容q每組位電容之間的電容值大小按照2倍 的關(guān)系依次遞減，第二電容Q到第九電容C 8位電容的下極板由逐次逼近控制邏輯的輸出通 過反相器控制。
[0115] 如圖5所示，本發(fā)明的又一實(shí)施例的基于電荷再分配的10位超低功耗逐次逼近型 模數(shù)轉(zhuǎn)換器中，所述第一電容陣列和所述第二電容陣列的開關(guān)時序包括：
[0116] 所述第二自舉開關(guān)K2和第二自舉開關(guān)K2對正相差分模擬輸入信號VP和反相差 分模擬輸入信號V N進(jìn)行采樣，得到正相輸入信號和反相輸入信號；
[0117] 多次比較所述正向輸入信號和所述反相輸入信號，在初次所述正向輸入信號小于 /大于所述反相輸入信號時，控制第一 /第二電容陣列的最大電容值的一組電容的下極板 的共模電壓veM切換為電源電壓VKEF，所述第二/第一電容陣列的最大電容值的一組電容的 下極板的共模電壓V eM切換為地GND。
[0118] 所述第一電容陣列和所述第二電容陣列的開關(guān)時序還包括：
[0119] 如果初次比較階段時正向輸入信號小于反向輸入信號，那么后續(xù)比較過程中，若 正向輸入信號小于反向輸入信號，則第一電容陣列對應(yīng)的位電容下極板的地（GND)切換為 電源電壓（v KEF);若正向輸入信號大于反向輸入信號，貝U第二電容陣列對應(yīng)的位電容下極板 接法不變，對應(yīng)位電容的前一個位電容下極板的地（GND)切換為共模電壓（Vc*);
[0120] 在初次所述正向輸入信號大于所述反相輸入信號時，在后續(xù)比較中，若正向輸入 信號小于反向輸入信號時，則所述第一電容陣列對應(yīng)位的電容下極板接法不變，對應(yīng)位的 前一個位電容下極板的地（GND)切換為共模電壓（V eM);若所述正向輸入信號大于所述反向 輸入信號時，則第二電容陣列對應(yīng)的位電容下極板的地（GND)切換為（V KEF);
[0121] 在最后一次比較時，若正向輸入信號小于/大于反向輸入信號，貝1J第一 /第二電容 陣列的冗余電容的地（GND)切換共模電壓（Vc*)，第二/第一電容陣列對應(yīng)的位電容接法不 變；
[0122] 輸出比較得到的二進(jìn)制碼和轉(zhuǎn)換完成信號。
[0123] 在采樣階段時，控制電容陣列下級板開關(guān)的信號第一下極板開關(guān)信號Ρρ第二下 極板開關(guān)信號隊和Q (Q是個輸出端口，Q輸出信號到下個子電路的D輸入端）均復(fù)位到地。 當(dāng)前子單元工作階段，D節(jié)點(diǎn)充電到電源電壓VKEF從而把第一時鐘信號CLKi下拉到地。當(dāng) 比較器第一輸出信號Voutp，比較器第二輸出信號Voutn有效時，輸出結(jié)果被第一下極板開 關(guān)信號Pi，第二下極板開關(guān)信號隊節(jié)點(diǎn)采樣，同時比較完成信號Valid變高，一個比較周期 完成。
[0124] 本發(fā)明的具體實(shí)施例的實(shí)現(xiàn)步驟如下。
[0125] 所述的逐次逼近過程主要包括如下階段：采樣階段：差分電容陣列的下極板復(fù)位 到初始值。
[0126] 第一、第二電容陣列的最大一組位電容的下極板均接VeM，剩余所有位電容的下極 板接GND，第一電容陣列的上極板通過一個自舉開關(guān)對差分輸入信號的正向信號進(jìn)行采樣， 第二電容陣列的上極板通過另一個自舉開關(guān)對差分輸入信號的反向信號進(jìn)行采樣；
[0127] 初次比較階段中：電容的上極板斷開與正向、反向模擬輸入信號的連接，當(dāng)正向輸 入信號小于反向輸入信號時，第一電容陣列的最大一組位電容下極板由接共模電壓'Μ切 換為接電源電壓V KEF，第二電容陣列的最大一組位電容由接共模電壓VeM切換為接地GND ;當(dāng) 正向輸入信號大于反向輸入信號時，第二電容陣列的最大一組位電容下極板由接共模電壓 VcM切換為接電源電壓VKEF，第一電容陣列的最大一組位電容由接共模電壓Vc*切換為接地 GND ；
[0128] 后續(xù)比較過程中：如果初次比較階段時正向輸入信號小于反向輸入信號，那么后 續(xù)比較過程中，若正向輸入信號小于反向輸入信號，則第一電容陣列對應(yīng)的位電容下極板 由地GND切換為電源電壓V KEF，第二電容陣列對應(yīng)的位電容接法不變；若正向輸入信號大于 反向輸入信號，則第一電容陣列對應(yīng)的位電容接法不變，第二電容陣列對應(yīng)的位電容下極 板接法不變，對應(yīng)位電容的前一個位電容下極板由地GND切換為共模電壓V eM，以此類推，在 最后一次比較時，若正向輸入信號小于反向輸入信號，則第一電容陣列的最后一位單位電 容由接地GND切換為共模電壓第二電容陣列對應(yīng)的位電容接法不變；若正向輸入信號 大于反向輸入信號，則第一電容陣列對應(yīng)的位電容接法不變，第二電容陣列的最后一位單 位電容由接地GND切換為共模電壓V eM ;
[0129] 如果初次比較階段時正向輸入信號大于反向輸入信號，那么后續(xù)比較過程中，若 正向輸入信號小于反向輸入信號，第一電容陣列對應(yīng)的位電容下極板接法不變，對應(yīng)位電 容的前一個位電容下極板由地GND切換為共模電壓Vc*，第二電容陣列對應(yīng)的位電容接法不 變；若正向輸入信號大于反向輸入信號，則第一電容陣列對應(yīng)的位電容接法不變，第二電容 陣列對應(yīng)的位電容下極板由地GND切換為電源電壓V KEF，以此類推，在最后一次比較時，若 正向輸入信號小于反向輸入信號，貝1J第一電容陣列的最后一位單位電容由接地GND切換為 共模電壓V。!!，第二電容陣列對應(yīng)的位電容接法不變；若正向輸入信號大于反向輸入信號， 則第一電容陣列對應(yīng)的位電容接法不變，第二電容陣列的最后一位單位電容由接地GND切 換為共模電壓V eM;
[0130] 完成一次逐次逼近過程后，輸出比較得到的二進(jìn)制碼和轉(zhuǎn)換完成信號，等待下一 次轉(zhuǎn)換。
[0131] 如圖6至10所示，本發(fā)明的具體實(shí)施例的實(shí)現(xiàn)以4位開關(guān)時序為例說明，4位進(jìn)行 逐次逼近比較四次。
[0132] 如圖6所示，第一次逐次逼近比較第一電容陣列和第二電容陣列的連接的電壓不 變化，第二次逐次逼近比較Vip是否大于Vin，如果第二次逐次逼近比較結(jié)果是大于，則第 一電容陣列的第三電容(：2由共模電壓VCM切換為地GND，第二電容陣列的第三電容C 2'由共 模電壓^切換為電源電壓vKEFdn果第二次逐次逼近比較結(jié)果是小于，則第一電容陣列的 第三電容(： 2由共模電壓VCM切換為電源電壓VKEF，第二電容陣列的第三電容C2'由共模電壓 V?切換為地GND ;
[0133] 如果在第二次逐次比較中Vip大于Vin，在第三次逐次逼近比較中，判斷Vip是否 大于1/2V KEF與Vin的和，如果第三次逐次逼近比較結(jié)果是大于，則如圖7所示，第二電容陣 列的第二電容C/由地GND切換至電源電壓V KEF，且在后續(xù)第四次比較中，判斷Vip是否大 于3/4VKEF與Vin的和，如果第四次逐次逼近比較結(jié)果是大于，第二電容陣列的第一電容〇/ 由地GND切換至共模電壓Vcm ;如果第四次逐次逼近比較結(jié)果是小于，則第一電容陣列的第 一電容Q由地GND切換至共模電壓VCM ;
[0134] 如果在第二次逐次比較中，Vip大于Vin，在第三次逐次逼近比較中，判斷Vip是 否大于1/2V KEF與Vin的和，如果第三次逐次逼近比較結(jié)果是小于，則如圖8所示，第一電容 陣列的第三電容C2由地GND切換至共模電壓Vcm，在后續(xù)第四次逐次逼近比較結(jié)果中，判斷 Vip是否大于Vin與1/4VEKF的和，如果第四次逐次逼近比較結(jié)果是大于，則第二電容陣列的 第一電容〇/由地GND切換至共模電壓Vcm;如果第四次逐次逼近比較結(jié)果是小于，則第一電 容陣列的第一電容（Q)由地GND切換至共模電壓V CM;
[0135] 如果在第二次逐次比較中，Vip小于Vin，在第三次逐次逼近比較中，判斷Vip是 否大于Vin與1/2V KEF的差，如果第三次逐次逼近比較結(jié)果是大于，則如圖9所示，第二電容 陣列的第三電容C2'由地GND切換至共模電壓V CM，在后續(xù)第四次比較中，判斷Vip是否大于 Vin與1/4VKEF的差，如果第四次逐次逼近比較結(jié)果是大于，則第二電容陣列的第一電容〇/ 的地GND切換至共模電壓να ;如果第四次逐次逼近比較結(jié)果是小于，則第一電容陣列的第 一電容Q的地GND切換至共模電壓VCM ;
[0136] 如果在第二次逐次比較中，Vip小于Vin，在第三次逐次逼近比較中，判斷Vip是否 大于Vin與1/2V KEF的差，如果第三次逐次逼近比較結(jié)果是小于，則如圖10所示，第一電容 陣列的第二電容Q由地GND切換為電源電壓V KEF，如果后續(xù)第四次逐次比較中，Vip是否大 于Vin與3/4VKEF的差，如果第四次逐次逼近比較結(jié)果是大于，則第二電容陣列的第一電容 (V由地GND切換至共模電壓Vcm ;如果第四次逐次逼近比較結(jié)果是小于，則第一電容陣列的 第一電容Q由地GND切換至共模電壓VCM。
[0137] 如圖11所示，基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器中，所述 比較器包括：第一 M0S晶體管Ml，第二M0S晶體管M2,第三M0S晶體管M3,第四M0S晶體管 M4,第五M0S晶體管M5,第六M0S晶體管M6,第七M(jìn)0S晶體管M7,第八M0S晶體管M8,第九 M0S晶體管M9,第十M0S晶體管M10,第i^一 M0S晶體管M11，第十二M0S晶體管M12,第十三 M0S晶體管M13,第十四M0S晶體管M14,第十五M0S晶體管M15,第十六M0S晶體管M16,第 十七M(jìn)0S晶體管M17,其中
[0138] 所述第一 M0S晶體管Ml的漏極與所述第二M0S晶體管M2的漏極連接，且所述第 一 M0S晶體管Ml的漏極連接于所述比較器第一輸出信號Voutp ;
[0139] 所述第一 M0S晶體管Ml的源極與所述第三M0S晶體管M3的源極電源連接，所述 第三M0S晶體管M3的漏極與所述第四M0S晶體管M4的漏極連接，且所述第四M0S晶體管 M4的漏極還連接于所述第一 MOS晶體管Ml的柵極；
[0140] 所述第一 M0S晶體管Ml的柵極與所述第二M0S晶體管M2的柵極連接，所述第二 M0S晶體管M2的源極與所述第四M0S晶體管M4的源極接地連接，所述第四M0S晶體管M4 的柵極與所述第三M0S晶體管M3的柵極連接；
[0141] 所述第四M0S晶體管M4的柵極還連接于所述第七M(jìn)0S晶體管M7的漏極，所述第 七M(jìn)0S晶體管M7的漏極還連接于所述第六M0S晶體管M6的漏極和所述第五M0S晶體管 M5的漏極；
[0142] 所述第五M0S晶體管M5的柵極連接于比較器第二時鐘控制信號CLK，所述第五 M0S晶體管M5的源極與所述第六M0S晶體管M6的源極電源連接；
[0143] 所述第六M0S晶體管M6的柵極與所述第七M(jìn)0S晶體管M7的柵極連接，所述第七 M0S晶體管M7的源極與所述第八M0S晶體管M8的漏極連接；
[0144] 所述第八M0S晶體管M8的柵極連接于比較器的第二輸入端VINN，所述比較器的第 二輸入端VINN與所述第二電容陣列的第二下極板反相差分模擬輸入信號V N相連接，所述 第八M0S晶體管M8的源極與所述第十M0S晶體管M10的源極連接，且所述第十M0S晶體管 M10的源極與所述第九M0S晶體管M9的漏極連接；
[0145] 所述第九M0S晶體管M9的柵極連接于所述比較器第二時鐘控制信號CLK，所述第 九M0S晶體管M9的漏極接地連接；
[0146] 所述第十M0S晶體管M10的柵極連接于比較器的第一輸入端VINP所述比較器的 第一輸入端VINP與所述第一電容陣列的第一下極板正相差分模擬輸入信號V P相連接，所 述第十M0S晶體管M10的漏極連接于所述第i^一 M0S晶體管Ml 1的源極，所述第i^一 M0S晶 體管Mil的漏極連接于所述第十二M0S晶體管M12的漏極,所述第^^一 M0S晶體管Mil的 柵極連接于所述第十二M0S晶體管M12的柵極，且所述第十二M0S晶體管M12的柵極連接 于所述第七M(jìn)0S晶體管M7的漏極；
[0147] 所述第十二M0S晶體管M12的漏極還連接于所述第七M(jìn)0S晶體管M7的柵極，所述 第十二M0S晶體管M12的源極與所述第十三M0S晶體管M13的源極電源連接；
[0148] 所述第十三M0S晶體管M13的柵極連接于所述比較器第二時鐘控制信號CLK，所述 第十三M0S晶體管M13的漏極連接于所述第十二M0S晶體管M12的漏極；
[0149] 所述第十二M0S晶體管M12的漏極還連接于所述第十四M0S晶體管M14的柵極，且 所述第十四M0S晶體管M14的柵極與所述第十五M0S晶體管M15的柵極連接，所述第十五 M0S晶體管M15的源極接地連接；
[0150] 所述第十五M0S晶體管M15的漏極與所述第十四M0S晶體管M14的漏極連接，且 所述第十五M0S晶體管M15的漏極連接于所述第十六M0S晶體管M16的柵極，所述第十六 M0S晶體管M16的柵極與所述第十七M(jìn)0S晶體管M17的柵極連接，所述第十七M(jìn)0S晶體管 M17的源極接地連接；
[0151] 所述第十七M(jìn)0S晶體管M17的漏極與所述第十六M0S晶體管M16的漏極連接，且 所述第十六M0S晶體管M16的漏極連接于所述比較器第二輸出信號Voutn，所述第十六M0S 晶體管M16的源極與所述第十四M0S晶體管M14的源極電源連接。
[0152] 本發(fā)明采用簡單的低功率鎖存型比較器，為了提高線性度，放大器部分采用恒流 尾電流源偏置，通過第二時鐘控信號CLK，在比較器不工作時關(guān)斷電源到地的通路，從而減 小了靜態(tài)功耗。
[0153] 以上所述是本發(fā)明的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員 來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也 應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 基于電荷再分配的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，包括：采樣 網(wǎng)絡(luò)、與所述采樣網(wǎng)絡(luò)連接的差分電容陣列、與所述差分電容陣列連接的比較器、與所述比 較器的輸出端連接的逐次逼近控制邏輯；其中 所述差分電容陣列包括連接所述比較器電路正相輸入端的第一電容陣列和連接所述 比較器電路反相輸入端的第二電容陣列；其中 所述第一電容陣列和所述第二電容陣列均由9組二進(jìn)制結(jié)構(gòu)的電容組成，其中所述第 一電容陣列的冗余電容和所述第二電容陣列的冗余電容的下極板選擇連接共模電壓（V 或者地（GND)，其余的8組電容選擇連接共模電壓（VCM)、電源電壓（VKEF)或者地（GND); 所述逐次逼近控制邏輯的輸出端控制所述差分電容陣列的電容開關(guān)的切換選擇連接 電壓； 其中，所述第一電容陣列和所述第二電容陣列對輸入信號進(jìn)行采樣，并將采樣結(jié)果輸 入至所述比較器，所述比較器的比較結(jié)果輸入至所述逐次逼近控制邏輯，實(shí)現(xiàn)對輸入信號 的逐次逼近。
2. 根據(jù)權(quán)利要求1所述的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，所述逐 次逼近控制邏輯包括：與所述比較器連接的移位寄存器以及與所述移位寄存器連接D觸發(fā) 器（DFF)，所述D觸發(fā)器（DFF)的輸出端輸出轉(zhuǎn)換完成信號（EN)。
3. 根據(jù)權(quán)利要求2所述的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征字在于，所述 移位寄存器包括9個串聯(lián)連接的子單元，其中所述子單元的第一輸入端均與比較完成信號 (Valid)連接，上一個子單元的第一輸出端均與下一個子單元的第二輸入端連接； 第一個子單元的第二輸入端與采樣時鐘信號（Sample)的非連接，最后一個子單元的 第一輸入端連接于所述D觸發(fā)器（DFF)的第一輸入端，且最后一個子單兀的第一輸出端還 連接于所述D觸發(fā)器（DFF)的第二輸入端連接； 所述子單元的第二輸出端均與第一下極板開關(guān)信號（Pi)連接，所述子單元的第三輸出 端均與第二下極板開關(guān)信號（隊）連接，其中，i為1 = i = 9的自然數(shù)； 所述子單元的第四輸出端均與比較器第一輸出信號（Voutp)連接，所述子單元的第五 輸出端均與比較器第二輸出信號（Voutn)連接。
4. 根據(jù)權(quán)利要求3所述的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征字在于，所述 逐次逼近控制邏輯中的子單元包括：第十八M0S晶體管（M18)，第十九M0S晶體管（M19)，第 二十M0S晶體管（M20)，第二i^一 M0S晶體管（M21)，第二十二M0S晶體管（M22)，第二十三 M0S晶體管（M23)，第二十四M0S晶體管（M24)，第二十五M0S晶體管（M25)，第二十六M0S 晶體管（M26)，第二十七M(jìn)0S晶體管（M27)，第二十八M0S晶體管（M28)，第二十九M0S晶體 管（M29)，第三十M0S晶體管（M30); 所述第十八M0S晶體管（M18)的柵極連接于第一端口（D);所述第十八M0S晶體管 (M18)的柵極還連接于所述第二十M0S晶體管（M20)的柵極； 所述第二十M0S晶體管（M20)的源極接地連接，所述第二十M0S晶體管（M20)的漏極 連接于所述第十九M0S晶體管（M19)的源極； 所述第十九M0S晶體管（M19)的柵極連接于所述比較完成信號（Valid)，所述第十九 M0S晶體管（M19)的漏極連接于所述第十八M0S晶體管（M18)的漏極，所述第十八M0S晶體 管（M18)的源極和所述第二十一 M0S晶體管（M21)的源極連接于電源電壓（VKEF); 所述第二十一 MOS晶體管（M21)的柵極連接于所述第十八MOS晶體管（M18)的漏極， 所述第十八M0S晶體管（M18)的漏極產(chǎn)生第一時鐘信號（CLig ; 所述第二十一 MOS晶體管（M21)的柵極還連接于所述第二十三MOS晶體管（M23)的柵 極，所述第二十三M0S晶體管（M23)的源極接地； 所述第二十三M0S晶體管（M23)的漏極連接于所述第二十二M0S晶體管（M22)的漏極， 所述第二十二M0S晶體管（M22)的柵極連接于所述第十九M0S晶體管（M19)的柵極，所述 第二十二M0S晶體管（M22)的源極連接于所述第二十一 M0S晶體管（M21)的漏極； 所述第二十二M0S晶體管（M22)的漏極連接于所述第二十七M(jìn)0S晶體管（M27)的柵極， 所述第二十二M0S晶體管（M22)的漏極的輸出信號給所述第二十七M(jìn)0S晶體管（M27)的柵 極，所述第二十七M(jìn)0S晶體管（M27)的漏極連接于所述第二十九M0S晶體管（M29)的漏極， 所述第二十九M0S晶體管（M29)的源極接地連接，所述第二十九M0S晶體管（M29)的柵極 連接于所述第十八M0S晶體管（M18)的漏極，所述第二十九M0S晶體管（M29)的漏極還連 接于所述第二下極板開關(guān)信號餌）； 所述第三十MOS晶體管（M30)的源極接地連接，所述第三十MOS晶體管（M30)的柵極 連接于所述第十八M0S晶體管（M18)的漏極，所述第三十M0S晶體管（M30)的漏極連接于所 述第一下極板開關(guān)信號的），所述第三十M0S晶體管（M30)的漏極還連接于所述第二十八 M0S晶體管（M28)的漏極，所述第二十八M0S晶體管（M28)的柵極還連接于所述第二十七 M0S晶體管（M27)的柵極； 所述第二十七M(jìn)0S晶體管（M27)的源極連接于所述第二十五M0S晶體管（M25)的漏極， 所述第二十五M0S晶體管（M25)的柵極連接于所述比較器第一輸出信號（Voutp); 所述第二十五MOS晶體管（M25)的源極連接于所述第二十六MOS晶體管（M26)的源 極，所述第二十六M0S晶體管（M26)的柵極連接于所述比較器第二輸出信號（Voutn)，所述 第二十六M0S晶體管（M26)的漏極連接于所述第二十八M0S晶體管（M28)的源極； 所述第二十六M0S晶體管（M26)的源極還連接于所述第二十四M0S晶體管（M24)的漏 極，所述第二十四M0S晶體管（M24)的源極連接于所述電源電壓（VKEF)，所述第二十四M0S 晶體管（M24)的柵極連接于所述第十八M0S晶體管（M18)的漏極，其中，i為1 = i = 9的 自然數(shù)。
5.根據(jù)權(quán)利要求4所述的10位中等速率逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，所述 第一電容陣列包括：第一上極板，第一下極板以及連接在所述第一上極板與所述第一下極 板之間的第一至第九并排排列的電容以及與所述第一至第九電容一一對應(yīng)連接的電容開 關(guān)； 所述第二電容陣列包括：第二上極板，第二下極板以及連接在所述第二上極板與所述 第二下極板之間的第一至第九并排排列的電容以及與所述第一至第九電容一一對應(yīng)連接 的電容開關(guān)； 所述比較器的正極輸入端與所述第一上極板連接，負(fù)極輸入端與所述第二上極板連 接； 所述第一上極板并通過所述采樣網(wǎng)絡(luò)的第一自舉開關(guān)og連接正相差分模擬輸入信 號（Vp); 所述第二上極板并通過所述采樣網(wǎng)絡(luò)的第二自舉開關(guān)（κ2)連接反相差分模擬輸入信 號（νΝ); 所述第一電容陣列的所述第一下極板分別通過開關(guān)選擇連接共模電壓（V和地 (GND)以及除第一電容陣列的冗余電容（Q)外的其他電容下極板通過開關(guān)選擇連接電源電 壓（Vref); 所述第二電容陣列的所述第二下極板分別通過開關(guān)選擇連接共模電壓（V和地 (GND)以及除第二電容陣列的冗余電容（〇/)外的其他電容下極板通過開關(guān)選擇連接電源 電壓（VKEF)。
6. 根據(jù)權(quán)利要求5所述的10位中等速率逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，所述第 一電容陣列的第一電容（Q)的電容值為C，第二電容（CJ的電容值等于第一電容（Q)的電 容值C，第三電容（C 2)至第九電容（C8)的電容值為Ci+1 = 2Ci，其中，i為1彡i彡7的自然 數(shù)； 所述第二電容陣列的第一電容（〇/)的電容值為C，第二電容（C/)的電容值等于第一 電容（〇/ )的電容值C，第三電容（C2'）至第九電容（C8'）的電容值為Ci+1' = 2C/，其中， i為1彡i彡7的自然數(shù)。
7. 根據(jù)權(quán)利要求6所述的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，所述第 一電容陣列和所述第二電容陣列的開關(guān)時序包括： 所述第二自舉開關(guān)（K2)和第二自舉開關(guān)（K2)對正相差分模擬輸入信號（VP)和反相差 分模擬輸入信號（VN)進(jìn)行采樣，得到正相輸入信號和反相輸入信號； 多次比較所述正向輸入信號和所述反相輸入信號，在初次所述正向輸入信號小于/大 于所述反相輸入信號時，控制第一 /第二電容陣列的最大電容值的一組電容的下極板的共 模電壓（V。!!）切換為電源電壓（VREF)，所述第二/第一電容陣列的最大電容值的一組電容的 下極板的共模電壓（V切換為地（GND)。
8. 根據(jù)權(quán)利要求7所述的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，所述第 一電容陣列和所述第二電容陣列的開關(guān)時序還包括： 如果初次比較階段時正向輸入信號小于反向輸入信號，那么后續(xù)比較過程中，若正向 輸入信號小于反向輸入信號，則第一電容陣列對應(yīng)的位電容下極板的地（GND)切換為電源 電壓（VKEF);若正向輸入信號大于反向輸入信號，則第二電容陣列對應(yīng)的位電容下極板接法 不變，對應(yīng)位電容的前一個位電容下極板的地（GND)切換為共模電壓（V。； 在初次所述正向輸入信號大于所述反相輸入信號時，在后續(xù)比較中，若正向輸入信號 小于反向輸入信號時，則所述第一電容陣列對應(yīng)位的電容下極板接法不變，對應(yīng)位的前一 個位電容下極板的地（GND)切換為共模電壓（V eM);若所述正向輸入信號大于所述反向輸入 信號時，則第二電容陣列對應(yīng)的位電容下極板的地（GND)切換為（V KEF); 在最后一次比較時，若正向輸入信號小于/大于反向輸入信號，貝1J第一 /第二電容陣列 的冗余電容的地（GND)切換共模電壓（VeM)，第二/第一電容陣列對應(yīng)的位電容接法不變； 輸出比較得到的二進(jìn)制碼和轉(zhuǎn)換完成信號。
9. 根據(jù)權(quán)利要求6所述的10位超低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，所述比 較器包括：第一 M0S晶體管（Ml)，第二M0S晶體管（M2)，第三M0S晶體管（M3)，第四M0S晶 體管（M4)，第五M0S晶體管（M5)，第六M0S晶體管（M6)，第七M(jìn)0S晶體管（M7)，第八M0S晶 體管（M8)，第九M0S晶體管（M9)，第十M0S晶體管（M10)，第i^一 M0S晶體管（Mil)，第十二 MOS晶體管（M12)，第十三MOS晶體管（M13)，第十四MOS晶體管（M14)，第十五MOS晶體管 (M15)，第十六M0S晶體管（M16)，第十七M(jìn)0S晶體管（M17)，其中 所述第一 M0S晶體管（Ml)的漏極與所述第二M0S晶體管（M2)的漏極連接，且所述第 一 M0S晶體管（Ml)的漏極連接于所述比較器第一輸出信號（Voutp); 所述第一 MOS晶體管（Ml)的源極與所述第三MOS晶體管（M3)的源極電源連接，所述 第三M0S晶體管（M3)的漏極與所述第四M0S晶體管（M4)的漏極連接，且所述第四M0S晶 體管（M4)的漏極還連接于所述第一 M0S晶體管（Ml)的柵極； 所述第一 M0S晶體管（Ml)的柵極與所述第二M0S晶體管（M2)的柵極連接，所述第二 M0S晶體管（M2)的源極與所述第四M0S晶體管（M4)的源極接地連接，所述第四M0S晶體管 (M4)的柵極與所述第三M0S晶體管（M3)的柵極連接； 所述第四M0S晶體管（M4)的柵極還連接于所述第七M(jìn)0S晶體管（M7)的漏極，所述第 七M(jìn)0S晶體管（M7)的漏極還連接于所述第六M0S晶體管（M6)的漏極和所述第五M0S晶體 管（M5)的漏極； 所述第五M0S晶體管（M5)的柵極連接于比較器第二時鐘控制信號（CLK)，所述第五 M0S晶體管（M5)的源極與所述第六M0S晶體管（M6)的源極電源連接； 所述第六M0S晶體管（M6)的柵極與所述第七M(jìn)0S晶體管（M7)的柵極連接，所述第七 M0S晶體管（M7)的源極與所述第八M0S晶體管（M8)的漏極連接； 所述第八M0S晶體管（M8)的柵極連接于比較器的第二輸入端（VINN)，所述比較器的第 二輸入端（VINN)與所述第二電容陣列的第二下極板反相差分模擬輸入信號（VN)相連接， 所述第八M0S晶體管（M8)的源極與所述第十M0S晶體管（M10)的源極連接，且所述第十 M0S晶體管（M10)的源極與所述第九M0S晶體管（M9)的漏極連接； 所述第九M0S晶體管（M9)的柵極連接于所述比較器第二時鐘控制信號（CLK)，所述第 九M0S晶體管（M9)的漏極接地連接； 所述第十M0S晶體管（M10)的柵極連接于比較器的第一輸入端（VINP)所述比較器的 第一輸入端（VINP)與所述第一電容陣列的第一下極板正相差分模擬輸入信號（VP)相連 接，所述第十M0S晶體管（M10)的漏極連接于所述第十一 M0S晶體管（Mil)的源極，所述第 i^一M0S晶體管（Mil)的漏極連接于所述第十二M0S晶體管（M12)的漏極，所述第i^一M0S 晶體管（Mil)的柵極連接于所述第十二M0S晶體管（M12)的柵極，且所述第十二M0S晶體 管（M12)的柵極連接于所述第七M(jìn)0S晶體管（M7)的漏極； 所述第十二M0S晶體管（M12)的漏極還連接于所述第七M(jìn)0S晶體管（M7)的柵極，所述 第十二M0S晶體管（M12)的源極與所述第十三M0S晶體管（M13)的源極電源連接； 所述第十三M0S晶體管（M13)的柵極連接于所述比較器第二時鐘控制信號（CLK)，所述 第十三M0S晶體管（M13)的漏極連接于所述第十二M0S晶體管（M12)的漏極； 所述第十二M0S晶體管（M12)的漏極還連接于所述第十四M0S晶體管（M14)的柵極， 且所述第十四M0S晶體管（M14)的柵極與所述第十五M0S晶體管（M15)的柵極連接，所述 第十五M0S晶體管（M15)的源極接地連接； 所述第十五M0S晶體管（M15)的漏極與所述第十四M0S晶體管（M14)的漏極連接，且 所述第十五M0S晶體管（M15)的漏極連接于所述第十六M0S晶體管（M16)的柵極，所述第 十六M0S晶體管（M16)的柵極與所述第十七M(jìn)0S晶體管（M17)的柵極連接，所述第十七M(jìn)0S 晶體管（M17)的源極接地連接； 所述第十七M(jìn)OS晶體管（M17)的漏極與所述第十六MOS晶體管（M16)的漏極連接，且 所述第十六MOS晶體管（M16)的漏極連接于所述比較器第二輸出信號（Voutn)，所述第十六 M0S晶體管（M16)的源極與所述第十四M0S晶體管（M14)的源極電源連接。
【文檔編號】H03M1/38GK104124972SQ201410390039
【公開日】2014年10月29日 申請日期:2014年8月8日 優(yōu)先權(quán)日:2014年8月8日
【發(fā)明者】丁瑞雪, 劉建, 梁宇華, 朱樟明, 楊銀堂 申請人:西安電子科技大學(xué)