電平轉(zhuǎn)換器的制造方法
【專利摘要】本發(fā)明涉及電平轉(zhuǎn)換器。一種電平轉(zhuǎn)換器，其包括高擊穿電壓第一和第二PMOS晶體管；高擊穿電壓第一和第二抑制NMOS晶體管，該高擊穿電壓第一和第二抑制NMOS晶體管具有分別被供應(yīng)有第一和第二控制信號(hào)的柵極；低擊穿電壓第一和第二NMOS晶體管，該低擊穿電壓第一和第二NMOS晶體管具有分別被供應(yīng)有第三和第四控制信號(hào)的柵極；以及時(shí)序控制單元，該時(shí)序控制單元生成與輸入信號(hào)的反轉(zhuǎn)信號(hào)相對(duì)應(yīng)的第一控制信號(hào)和與第一控制信號(hào)不同的第三控制信號(hào)，并且生成與輸入信號(hào)的非反轉(zhuǎn)信號(hào)相對(duì)應(yīng)的第二控制信號(hào)和與第二控制信號(hào)不同的第四控制信號(hào)。
【專利說明】電平轉(zhuǎn)換器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電平轉(zhuǎn)換器并且，例如，涉及一種適合于高速操作的電平轉(zhuǎn)換器。

【背景技術(shù)】
[0002]在功率消耗的減少之后半導(dǎo)體器件的內(nèi)部電壓變得更低。因此，在半導(dǎo)體器件的內(nèi)部電壓和外部電壓之間的電壓差增加。即使當(dāng)在輸入電壓和輸出電壓之間的電壓差大時(shí)在沒有退化可靠性的情況下用作半導(dǎo)體器件的內(nèi)部和外部之間的接口的電平轉(zhuǎn)換器被要求實(shí)現(xiàn)高速操作。
[0003]作為現(xiàn)有技術(shù)，在“Wen-TaiWang et al.，"Level Shifters for High-speed1-V to 3.3-V Interfaces in a 0.13-um Cu-1nterconnect1n/Low-k CMOSTechnology", IEEE, 2001, pp307_310”中公開了能夠?qū)崿F(xiàn)高速操作的電平轉(zhuǎn)換器。


【發(fā)明內(nèi)容】

[0004]本發(fā)明人已經(jīng)發(fā)現(xiàn)下述問題。在通過Wen-Tai Wang等人公開的電平轉(zhuǎn)換器中，存在超過被施加到在電平轉(zhuǎn)換器中使用的低擊穿電壓MOS晶體管的耐受電壓的電壓的可能性。這引起低擊穿電壓MOS晶體管的故障和退化，這退化電平轉(zhuǎn)換器的可靠性。從說明書和附圖的描述中要解決的問題和本發(fā)明的新穎特征將會(huì)變得顯而易見。
[0005]根據(jù)一個(gè)實(shí)施例，電平轉(zhuǎn)換器包括，高擊穿電壓第一和第二 PMOS晶體管；高擊穿電壓第一和第二抑制NMOS晶體管，該高擊穿電壓第一和第二抑制NMOS晶體管具有分別被供應(yīng)有第一和第二控制信號(hào)的柵極；低擊穿電壓第一和第二 NMOS晶體管,該低擊穿電壓第一和第二 NMOS晶體管具有分別被供應(yīng)有第三和第四控制信號(hào)的柵極；以及時(shí)序控制單元，該時(shí)序控制單元生成與輸入信號(hào)的反轉(zhuǎn)信號(hào)相對(duì)應(yīng)的第一控制信號(hào)和與第一控制信號(hào)不同的第三控制信號(hào)，并且生成與輸入信號(hào)的非反轉(zhuǎn)信號(hào)相對(duì)應(yīng)的第二控制信號(hào)和與第二控制信號(hào)不同的第四控制信號(hào)。
[0006]根據(jù)上述實(shí)施例，能夠提供能夠在沒有退化可靠性的情況下實(shí)現(xiàn)高速操作的電平轉(zhuǎn)換器。

【專利附圖】

【附圖說明】
[0007]結(jié)合附圖，從特定實(shí)施例的下面的描述中，以上和其它的方面、優(yōu)點(diǎn)以及特征將會(huì)變得更加顯而易見，其中
[0008]圖1是示出根據(jù)第一實(shí)施例的電平轉(zhuǎn)換器的配置示例的圖。
[0009]圖2是示出根據(jù)第一實(shí)施例的電平轉(zhuǎn)換器的操作的時(shí)序圖。
[0010]圖3是示出根據(jù)第一實(shí)施例的電平轉(zhuǎn)換器的第一具體配置示例的圖。
[0011]圖4是示出在圖3中示出的電平轉(zhuǎn)換器的第一修改示例的圖。
[0012]圖5是示出在圖3中示出的電平轉(zhuǎn)換器的第二修改示例的圖。
[0013]圖6是示出根據(jù)第一實(shí)施例的電平轉(zhuǎn)換器的第二具體配置示例的圖。
[0014]圖7是示出在圖6中示出的電平轉(zhuǎn)換器的第一修改示例的圖。
[0015]圖8是示出根據(jù)第二實(shí)施例的電平轉(zhuǎn)換器的配置示例的圖。
[0016]圖9是示出根據(jù)第二實(shí)施例的電平轉(zhuǎn)換器的第一具體配置示例的圖。
[0017]圖10是示出根據(jù)第二實(shí)施例的電平轉(zhuǎn)換器的第二具體配置示例的圖。
[0018]圖11是示出根據(jù)現(xiàn)有技術(shù)的電平轉(zhuǎn)換器的配置的圖。
[0019]圖12是示出根據(jù)現(xiàn)有技術(shù)的電平轉(zhuǎn)換器的操作的時(shí)序圖。

【具體實(shí)施方式】
[0020]〈發(fā)明人的研究〉
[0021]在描述根據(jù)本實(shí)施例的電平轉(zhuǎn)換器之前，將會(huì)描述通過本發(fā)明人對(duì)現(xiàn)有技術(shù)進(jìn)行的研究。
[0022]圖 11 是不出根據(jù)在“Wen-Tai Wang et al.，"Level Shifters for High-speed1-V to 3.3-V Interfaces in a 0.13-um Cu-1nterconnect1n/Low-k CMOSTechnology", IEEE, 2001，pp307_310”中公開的現(xiàn)有技術(shù)的電平轉(zhuǎn)換器的配置的圖。在圖11中示出的電平轉(zhuǎn)換器包括高擊穿電壓PMOS晶體管Pl和P2、高擊穿電壓抑制NMOS晶體管NAl和NA2、以及低擊穿電壓NMOS晶體管NI和N2。
[0023]注意高擊穿電壓MOS晶體管是在源極、漏極以及柵極當(dāng)中的兩個(gè)端子之間的電壓達(dá)到高壓電源電壓VDDQ之前沒有失敗的MOS晶體管。低擊穿電壓MOS晶體管是在源極、漏極以及柵極當(dāng)中的兩個(gè)端子之間的電壓達(dá)到低壓電源電壓VDD之前沒有失敗的MOS晶體管。例如，與低擊穿電壓MOS晶體管相比較，高擊穿電壓MOS晶體管具有更厚的柵極絕緣膜。此外，抑制MOS晶體管也被稱為原生的MOS晶體管或者O-Vth MOS晶體管。注意，抑制MOS晶體管的閾值電壓Vth大約是OV至-0.數(shù)個(gè)V。
[0024]在圖11中示出的電平轉(zhuǎn)換器包括作為晶體管的低擊穿電壓NMOS晶體管NI和N2以接收低壓輸入信號(hào)INL和INR。因此，即使當(dāng)電源電壓VDD的電壓電平低或者在電源電壓VDD和VDDQ之間的電壓差大時(shí)，高速電平轉(zhuǎn)換操作是可能的。此外，在圖11中示出的電平轉(zhuǎn)換器包括在低擊穿電壓NMOS晶體管NI和N2和供應(yīng)高壓電源電壓VDDQ的電源電壓端子之間的高擊穿電壓抑制NMOS晶體管NAl和NA2。從而在結(jié)點(diǎn)INTl和INT2處的電壓保持低，并且因此超過耐受電壓的電壓沒有被施加到低擊穿電壓NMOS晶體管NI和N2。這減少低擊穿電壓NMOS晶體管NI和N2的退化。
[0025]然而，發(fā)明人已經(jīng)發(fā)現(xiàn)存在超過耐受電壓的電壓被施加到圖11中示出的電平轉(zhuǎn)換器的低擊穿電壓NMOS晶體管NI和N2的情況。
[0026]圖12是描述現(xiàn)有技術(shù)中的電平轉(zhuǎn)換器的問題的時(shí)序圖。例如，當(dāng)輸入信號(hào)IN從L電平(參考電壓VSS)上升到H電平(電源電壓VDD)時(shí)，輸入信號(hào)的反轉(zhuǎn)信號(hào)INR從H電平相應(yīng)地下降到L電平。從而高擊穿電壓抑制NMOS晶體管NA2的柵極電壓和低擊穿電壓NMOS晶體管N2的柵極電壓同時(shí)從H電平下降到L電平。
[0027]通常，低擊穿電壓MOS晶體管的響應(yīng)速度比高擊穿電壓MOS晶體管的響應(yīng)速度高。因此，低擊穿電壓NMOS晶體管N2的響應(yīng)速度高于高擊穿電壓抑制NMOS晶體管NA2的響應(yīng)速度。因此，存在當(dāng)?shù)蛽舸╇妷篘MOS晶體管N2切斷的時(shí)候高擊穿電壓抑制NMOS晶體管M2的導(dǎo)通電阻將不會(huì)變得足夠高的可能性。在這樣的情況下，在結(jié)點(diǎn)INT2處的電壓變高，并且從而超過耐受電壓的電壓被施加到低擊穿電壓NMOS晶體管N2。例如，當(dāng)高擊穿電壓抑制NMOS晶體管NA2的閾值電壓Vth是-0.5V并且電源電壓VDD是1.0V時(shí)，在結(jié)點(diǎn)INT2處的電壓與VDD-Vt = 1.5V—樣高，并且因此超過耐受電壓的電壓被施加到低擊穿電壓NMOS晶體管N2。這引起低擊穿電壓NMOS晶體管N2的退化。結(jié)果，電平轉(zhuǎn)換器的可靠性被降低。
[0028]在下文中參考附圖描述本發(fā)明的實(shí)施例。應(yīng)注意的是，僅通過圖示以被簡(jiǎn)化的形式給出附圖，并且從而不應(yīng)被視為限制本發(fā)明。通過相同的附圖標(biāo)記表示相同的元件，并且冗余的解釋被省略。
[0029]在下面的實(shí)施例中，為了方便起見，當(dāng)必要時(shí)描述將會(huì)被劃分為多個(gè)章節(jié)或者實(shí)施例。然而，除非另有明確規(guī)定，這些章節(jié)或者實(shí)施例并不是彼此不相關(guān)，而是在一個(gè)表示其他的部分或者整體的修改、詳細(xì)或者補(bǔ)充描述等的這樣的關(guān)系中。此外，在下面的實(shí)施例中，當(dāng)參考元件的數(shù)目等等(包括數(shù)目、數(shù)值、數(shù)量、范圍等等)時(shí)，除了在另有明確規(guī)定或者在原則上數(shù)目明顯地受到特定數(shù)目的限制的這樣的情況之外，數(shù)目不限于特定的數(shù)目而是可以比特定數(shù)目大或者小。
[0030]不言而喻的是，在下面的實(shí)施例中，它們的組成元件(包括操作步驟)不是必需必要的，除了在另有明確規(guī)定或者在原則上它們被明顯地視為必要的情況之外。同樣地，在下面的實(shí)施例中，當(dāng)參考組成元件等等的形狀、相對(duì)位置等等時(shí)，這包括充分地類似或者相似于形狀等等的這些形狀等等，除了在另有明確規(guī)定或者在原則上另有明顯地考慮的這樣的情況之外。同樣被應(yīng)用于在上面提及的數(shù)目等等(包括數(shù)目、數(shù)值、數(shù)量、范圍等等)。
[0031]〈第一實(shí)施例〉
[0032]圖1是示出根據(jù)第一實(shí)施例的電平轉(zhuǎn)換器I的配置示例的圖。根據(jù)本實(shí)施例的電平轉(zhuǎn)換器I通過不同的控制信號(hào)控制低擊穿電壓NMOS晶體管和高擊穿電壓抑制NMOS晶體管的導(dǎo)電狀態(tài)，并且從而防止超過被施加到低擊穿電壓NMOS晶體管的耐受電壓的電壓。這減少低擊穿電壓NMOS晶體管的退化。從而根據(jù)本實(shí)施例的電平轉(zhuǎn)換器I能夠在沒有退化可靠性的情況下實(shí)現(xiàn)高速操作。
[0033]在圖1中示出的電平轉(zhuǎn)換器I包括電平轉(zhuǎn)換單元11、時(shí)序控制電路(第一時(shí)序控制電路)12、時(shí)序控制電路(第二時(shí)序控制單元)13以及逆變器INVl。注意，時(shí)序控制電路12和13和逆變器INVl組成時(shí)序控制單元。
[0034]電平轉(zhuǎn)換單元11包括高擊穿電壓PMOS晶體管(第一 PMOS晶體管)P1、高擊穿電壓PMOS晶體管(第二 PMOS晶體管)P2、高擊穿電壓抑制NMOS晶體管(第一抑制NMOS晶體管)NAl、高擊穿電壓抑制NMOS晶體管(第二抑制NMOS晶體管)NA2、低擊穿電壓NMOS晶體管(第一 NMOS晶體管)NI以及低擊穿電壓NMOS晶體管(第二 NMOS晶體管)N2。
[0035]高擊穿電壓PMOS晶體管Pl和P2被平行地放置在供應(yīng)高壓電源電壓VDDQ的電源電壓端子(第一電源電壓端子，在下文中被稱為電源電壓端子VDDQ)和參考電壓端子VSS之間，并且每個(gè)晶體管的柵極被連接到其他晶體管的漏極。
[0036]具體而言，在高擊穿電壓PMOS晶體管Pl中，源極被連接到電源電壓端子VDDQJf極被連接到結(jié)點(diǎn)LSDL，并且柵極被連接到結(jié)點(diǎn)LSDR。在高擊穿電壓PMOS晶體管P2中，源極被連接到電源電壓端子VDDQ，漏極被連接到結(jié)點(diǎn)LSDR，并且柵極被連接到結(jié)點(diǎn)LSDL。
[0037]高擊穿電壓抑制NMOS晶體管NAl和NA2分別被放置在高擊穿電壓PMOS晶體管Pl和P2與參考電壓端子VSS之間。
[0038]具體而言，在高擊穿電壓抑制NMOS晶體管NAl中，源極被連接到結(jié)點(diǎn)INTl，漏極被連接到結(jié)點(diǎn)LSDL，并且控制信號(hào)(第一控制信號(hào))INl被供應(yīng)給柵極。在高擊穿電壓抑制NMOS晶體管NA2中，源極被連接到結(jié)點(diǎn)INT2，漏極被連接到結(jié)點(diǎn)LSDR，并且控制信號(hào)(第二控制信號(hào))IN2被供應(yīng)給柵極。
[0039]低擊穿電壓NMOS晶體管NI和N2分別被放置在高擊穿電壓抑制NMOS晶體管NAl和NA2與參考電壓端子VSS之間。
[0040]具體而言，在低擊穿電壓NMOS晶體管NI中，源極被連接到參考電壓端子VSS，漏極被連接到結(jié)點(diǎn)INTl，并且控制信號(hào)(第三控制信號(hào))IN3被供應(yīng)到柵極。在低擊穿電壓NMOS晶體管N2中，源極被連接到參考電壓端子VSS，漏極被連接到結(jié)點(diǎn)INT2，并且控制信號(hào)(第四控制信號(hào))IN4被供應(yīng)給柵極。
[0041]時(shí)序控制電路12被放置在供應(yīng)具有比電源電壓VDDQ低的電壓的電源電壓VDD的電源電壓端子(第二電源電壓端子；在下文中被稱為電源電壓端子VDD)和參考電壓端子VSS之間，并且通過反轉(zhuǎn)從外部供應(yīng)到輸入端子IN的輸入信號(hào)(在下文中被稱為輸入信號(hào)IN)生成控制信號(hào)INl和IN3。換言之，時(shí)序控制電路12生成對(duì)應(yīng)于輸入信號(hào)IN的反轉(zhuǎn)信號(hào)的控制信號(hào)INl和IN3?？刂菩盘?hào)INl和IN3是不同的信號(hào)。輸入信號(hào)IN具有在電源電壓VDD和參考電壓端子VSS之間的范圍中的電勢(shì)電平。
[0042]定時(shí)控制電路13被放置在電源電壓端子VDD和參考電壓端子VSS之間，并且通過反轉(zhuǎn)輸入信號(hào)IN的反轉(zhuǎn)信號(hào)生成控制信號(hào)IN2和IN4。換言之，時(shí)序控制電路13生成對(duì)應(yīng)于輸入信號(hào)IN的非反轉(zhuǎn)信號(hào)的控制信號(hào)IN2和IN4?？刂菩盘?hào)IN2和IN4是不同的信號(hào)。
[0043]因此，由時(shí)序控制電路12和13和逆變器INVl組成的時(shí)序控制單元被放置在電源電壓端子VDD和參考電壓端子VSS之間，并且生成控制信號(hào)INl和不同于對(duì)應(yīng)于輸入信號(hào)IN的反轉(zhuǎn)信號(hào)的控制信號(hào)INl的控制信號(hào)IN3并且生成控制信號(hào)IN2和不同于對(duì)應(yīng)于輸入信號(hào)IN的非反轉(zhuǎn)信號(hào)的控制信號(hào)IN2的控制信號(hào)IN4。
[0044]例如，時(shí)序控制單元生成在上升沿具有比控制信號(hào)IN3和IN4的壓擺率低的壓擺率的控制信號(hào)INl和IN2，并且生成在下降沿具有比控制信號(hào)INl和IN2的壓擺率低的壓擺率的控制信號(hào)IN3和IN4。因此，在高擊穿電壓抑制NMOS晶體管NAl和NA2的導(dǎo)通電阻變成等于或者高于指定的值之后，低擊穿電壓NMOS晶體管NI和N2能夠切斷。此外，在高擊穿電壓抑制NMOS晶體管NAl和NA2的導(dǎo)通電阻變成低于指定的值之前，低擊穿電壓NMOS晶體管NI和N2能夠接通。結(jié)果，能夠防止超過耐受電壓的電壓被施加到低擊穿電壓NMOS晶體管NI和N2。
[0045](電平轉(zhuǎn)換器I的操作)
[0046]在下文中參考圖2描述根據(jù)本實(shí)施例的電平轉(zhuǎn)換器I的操作。圖2是示出電平轉(zhuǎn)換器I的操作的時(shí)序圖。注意，在圖2中，Vgs (NA2)表示高擊穿電壓抑制NMOS晶體管NA2的柵源電壓，并且Vgs (N2)表示低擊穿電壓NMOS晶體管N2的柵源電壓。
[0047]首先，輸入信號(hào)IN從H電平(電源電壓VDD)下降到L電平(參考電壓VSS)。響應(yīng)于此，輸入信號(hào)IN的反轉(zhuǎn)信號(hào)INR從L電平上升到H電平(時(shí)間t0至tl)。這時(shí)，時(shí)序控制電路13使控制信號(hào)IN2從H電平下降到L電平(時(shí)間t0至tl)并且以比控制信號(hào)IN2的壓擺率低的壓擺率使控制信號(hào)IN4從H電平下降到L電平(時(shí)間t0至t2)。因此，在高擊穿電壓抑制NMOS晶體管NA2的導(dǎo)通電阻變成足夠高之后低擊穿電壓NMOS晶體管N2切斷。從而在結(jié)點(diǎn)INT2處的電壓保持低，并且超過耐受電壓的電壓沒有被施加到低擊穿電壓NMOS晶體管N2。從而低擊穿電壓NMOS晶體管N2的退化被減少。
[0048]注意，通過從高擊穿電壓抑制NMOS晶體管NA2的柵源電壓Vgs (NA2)減去閾值電壓Vth(NA2)獲得在結(jié)點(diǎn)INT2處的電勢(shì)。因此，當(dāng)?shù)蛽舸╇妷篘MOS晶體管N2切斷時(shí)在結(jié)點(diǎn)INT2處的電勢(shì)大約是O-Vth = |Vth|。因?yàn)殚撝惦妷篤th (NA2)大約是OV至-0.數(shù)個(gè)V，所以超過耐受電壓的電壓沒有被施加到低擊穿電壓NMOS晶體管N2。
[0049]另一方面，盡管未不出，但是時(shí)序控制電路12使控制信號(hào)IN3從L電平上升到H電平(時(shí)間t0至tl)并且以比控制信號(hào)IN3的壓擺率低的壓擺率(在更加緩慢的時(shí)間內(nèi))使控制信號(hào)INl從L電平上升到H電平(時(shí)間t0至t2)。因此，低擊穿電壓NMOS晶體管NI接通同時(shí)高擊穿電壓抑制NMOS晶體管NAl的導(dǎo)通電阻仍然高。從而在結(jié)點(diǎn)INTl處的電壓保持低，并且超過耐受電壓的電壓沒有被施加到低擊穿電壓NMOS晶體管NI。從而低擊穿電壓NMOS晶體管NI的退化被減少。
[0050]因?yàn)榈蛽舸╇妷篘MOS晶體管N2切斷并且低擊穿電壓NMOS晶體管NI接通，在結(jié)點(diǎn)LSDR處的電勢(shì)上升到大約電源電壓VDDQ，并且在結(jié)點(diǎn)LSDL處的電勢(shì)下降到大約參考電壓VSS。通過輸出端子OUT在結(jié)點(diǎn)LSDR處的電壓被輸出到外部。
[0051]接下來，輸入信號(hào)IN從L電平上升到H電平。響應(yīng)于此，輸入信號(hào)IN的反轉(zhuǎn)信號(hào)INR從H電平下降到L電平(時(shí)間t3至t5)。這時(shí)，時(shí)序控制電路13使控制信號(hào)IN4從L電平上升到H電平(時(shí)間t3至t5)并且以比控制信號(hào)IN4的壓擺率低的壓擺率(在更加緩慢的時(shí)間內(nèi))使控制信號(hào)IN2從L電平上升到H電平。因此，低擊穿電壓NMOS晶體管N2接通同時(shí)高擊穿電壓抑制NMOS晶體管NA2的導(dǎo)通電阻仍然高。從而在結(jié)點(diǎn)INT2處的電壓保持低，并且超過耐受電壓的電壓沒有被施加到低擊穿電壓NMOS晶體管N2。從而低擊穿電壓NMOS晶體管N2的退化被減少。
[0052]注意，通過從如上所述的高擊穿電壓抑制NMOS晶體管NA2的柵源電壓Vgs (NA2)減去閾值電壓Vth(NA2)獲得在結(jié)點(diǎn)INT2處的電勢(shì)。因?yàn)樵诋?dāng)?shù)蛽舸╇妷篘MOS晶體管N2從切斷變成接通的時(shí)候的控制信號(hào)IN2的電壓電平還沒有達(dá)到H電平(電源電壓VDD)，所以Vgs (NA2)低于電源電壓VDD。因此，在結(jié)點(diǎn)INT2處的電勢(shì)低于VDD。因此，超過耐受電壓的電壓沒有被施加到低擊穿電壓NMOS晶體管N2。
[0053]另一方面，盡管未示出，但是時(shí)序控制電路12使控制信號(hào)INl從H電平下降到L電平(時(shí)間t3至t5)并且以比控制信號(hào)INl的壓擺率低的壓擺率(在更加緩慢的時(shí)間內(nèi))使控制信號(hào)IN3從H電平下降到L電平(時(shí)間t3至t6)。因此，在高擊穿電壓抑制NMOS晶體管NAl的導(dǎo)通電阻變成足夠高之后低擊穿電壓NMOS晶體管NI切斷。從而在結(jié)點(diǎn)INTl處的電壓保持低，并且超過耐受電壓的電壓沒有被施加到低擊穿電壓NMOS晶體管NI。從而低擊穿電壓NMOS晶體管NI的退化被減少。
[0054]因?yàn)榈蛽舸╇妷篘MOS晶體管NI切斷并且低擊穿電壓NMOS晶體管N2接通，在結(jié)點(diǎn)LSDL處的電勢(shì)上升到大約電源電壓VDDQ，并且在結(jié)點(diǎn)LSDR處的電勢(shì)下降到大約參考電壓VSS。通過輸出端子OUT在結(jié)點(diǎn)LSDR處的電壓被輸出到外部。
[0055]更加具體地，時(shí)序控制電路13生成控制信號(hào)IN2和IN4使得在當(dāng)?shù)蛽舸╇妷篘MOS晶體管N2的柵源電壓下降使得低于低擊穿電壓NMOS晶體管N2的閾值電壓的時(shí)候(在圖2中的時(shí)間tl)的高擊穿電壓抑制NMOS晶體管NA2的柵源電壓低于高擊穿電壓抑制NMOS晶體管NA2的閾值電壓和電源電壓VDD的總和。此外，時(shí)序控制電路13生成控制信號(hào)IN2和IN4使得在當(dāng)?shù)蛽舸╇妷篘MOS晶體管N2的柵源電壓上升使得等于或者高于低擊穿電壓NMOS晶體管N2的閾值電壓的時(shí)候(圖2中的時(shí)間t4)的高擊穿電壓抑制NMOS晶體管NA2的柵源電壓低于高擊穿電壓抑制NMOS晶體管NA2的閾值電壓和電源電壓VDD的總和。
[0056]同樣地，時(shí)序控制電路12生成控制信號(hào)INl和IN3使得在當(dāng)?shù)蛽舸╇妷篘MOS晶體管NI的柵源電壓下降使得低于低擊穿電壓NMOS晶體管NI的閾值電壓的時(shí)候的高擊穿電壓抑制NMOS晶體管NAl的柵源電壓低于高擊穿電壓抑制NMOS晶體管NAl的閾值電壓和電源電壓VDD的總和。此外，時(shí)序控制電路12生成控制信號(hào)INl和IN3使得在當(dāng)?shù)蛽舸╇妷篘MOS晶體管NI的柵源電壓上升使得等于或者高于低擊穿電壓NMOS晶體管NI的閾值電壓的時(shí)候的高擊穿電壓抑制NMOS晶體管NAl的柵源電壓低于高擊穿電壓抑制NMOS晶體管NA I的閾值電壓和電源電壓VDD的總和。
[0057]如上所述，根據(jù)本實(shí)施例的電平轉(zhuǎn)換器I通過不同的控制信號(hào)控制低擊穿電壓NMOS晶體管NI和N2和高擊穿電壓抑制NMOS晶體管NAl和NA2的導(dǎo)電狀態(tài)，并且從而防止超過耐受電壓的電壓被施加到低擊穿電壓NMOS晶體管NI和N2。這減少低擊穿電壓NMOS晶體管NI和N2的退化。從而能夠在沒有退化可靠性的情況下實(shí)現(xiàn)高速操作。
[0058](電平轉(zhuǎn)換器I的第一具體配置示例)
[0059]圖3是示出作為電平轉(zhuǎn)換器Ia的電平轉(zhuǎn)換器I的第一具體配置示例的圖。在圖3中，時(shí)序控制電路12包括低擊穿電壓PMOS晶體管(第三PMOS晶體管)Pl1、低擊穿電壓NMOS晶體管(第三NMOS晶體管)N11以及電阻器(第一電阻器)R1。時(shí)序控制電路13包括低擊穿電壓PMOS晶體管(第四PMOS晶體管)P13、低擊穿電壓NMOS晶體管(第四NMOS晶體管)N13以及電阻器(第二電阻器)R2。
[0060]在時(shí)序控制電路12中，低擊穿電壓PMOS晶體管Pll和低擊穿電壓NMOS晶體管Nll被串聯(lián)地放置在電源電壓端子VDD和參考電壓端子VSS之間，并且輸入信號(hào)IN被供應(yīng)給各個(gè)柵極。電阻器Rl被放置在低擊穿電壓PMOS晶體管Pll和低擊穿電壓NMOS晶體管Nll之間。時(shí)序控制電路12在低擊穿電壓PMOS晶體管Pll和電阻器Rl之間的結(jié)點(diǎn)處生成電壓作為控制信號(hào)IN3，并且在低擊穿電壓NMOS晶體管Nll和電阻器Rl之間的結(jié)點(diǎn)處生成電壓作為控制信號(hào)INl。從而時(shí)序控制電路12能夠生成在上升沿具有比控制信號(hào)IN3的壓擺率低的壓擺率的控制信號(hào)IN1，并且生成在下降沿具有比控制信號(hào)INl的壓擺率低的壓擺率的控制信號(hào)IN3。注意，通過調(diào)節(jié)低擊穿電壓PMOS晶體管Pll的大小、低擊穿電壓NMOS晶體管Nll的大小以及電阻器Rl的電阻值能夠調(diào)節(jié)控制信號(hào)INl和IN3的壓擺率。[0061 ] 在時(shí)序控制電路13中，低擊穿電壓PMOS晶體管P13和低擊穿電壓NMOS晶體管NI 3被串聯(lián)地放置在電源電壓端子VDD和參考電壓端子VSS之間，并且輸入信號(hào)IN的反轉(zhuǎn)信號(hào)被供應(yīng)給各個(gè)柵極。電阻器R2被放置在低擊穿電壓PMOS晶體管P13和低擊穿電壓NMOS晶體管N13之間。時(shí)序控制電路13在低擊穿電壓PMOS晶體管P13和電阻器R2之間的結(jié)點(diǎn)處生成電壓作為控制信號(hào)IN4，并且在低擊穿電壓NMOS晶體管N13和電阻器R2之間的結(jié)點(diǎn)處生成電壓作為控制信號(hào)IN2。從而時(shí)序控制電路13能夠生成在上升沿具有比控制信號(hào)IN4的壓擺率低的壓擺率的控制信號(hào)IN2，并且生成在下降沿具有比控制信號(hào)IN2的壓擺率低的壓擺率的控制信號(hào)IN4。注意，通過調(diào)節(jié)低擊穿電壓PMOS晶體管P13的大小、低擊穿電壓NMOS晶體管N13的大小以及電阻器R2的電阻值能夠調(diào)節(jié)控制信號(hào)IN2和IN4的壓擺率。
[0062]逆變器INVl是由低擊穿電壓PMOS晶體管P15和低擊穿電壓NMOS晶體管N15組成。低擊穿電壓PMOS晶體管P15和低擊穿電壓NMOS晶體管N15被串聯(lián)地放置在電源電壓端子VDD和參考電壓端子VSS之間。逆變器INVl通過低擊穿電壓PMOS晶體管P15和低擊穿電壓NMOS晶體管N15的柵極接收輸入信號(hào)IN并且在低擊穿電壓PMOS晶體管P15和低擊穿電壓NMOS晶體管N15之間的結(jié)點(diǎn)處輸出電壓作為輸入信號(hào)IN的反轉(zhuǎn)信號(hào)。
[0063]在圖3中示出的電平轉(zhuǎn)換器Ia的其它配置與在圖1中示出的電平轉(zhuǎn)換器I的相同，并且在此沒有冗余地描述。
[0064](電平轉(zhuǎn)換器Ia的第一修改示例)
[0065]圖4是示出作為電平轉(zhuǎn)換器Ib的在圖3中示出的電平轉(zhuǎn)換器Ia的第一修改示例的圖。在圖4中示出的時(shí)序控制電路12和13不同于在圖3中示出的時(shí)序控制電路12和13，因?yàn)樗鼈儼▊鬏旈TTl和T2作為電阻器Rl和R2。
[0066]傳輸門Tl是由低擊穿電壓PMOS晶體管P12和低擊穿電壓NMOS晶體管N12組成。傳輸門T2是由低擊穿電壓PMOS晶體管P14和低擊穿電壓NMOS晶體管N14組成。在圖14中示出的電平轉(zhuǎn)換器Ib的其它配置與在圖3中示出的電平轉(zhuǎn)換器Ia的相同，并且在此沒有冗余地描述。
[0067](電平轉(zhuǎn)換器Ia的第二修改示例)
[0068]圖5是示出作為電平轉(zhuǎn)換器Ic的在圖3中示出的電平轉(zhuǎn)換器Ia的第二修改示例的圖。在圖5中示出的電平轉(zhuǎn)換單元11不同于在圖3中示出的電平轉(zhuǎn)換單元11，因?yàn)槠溥M(jìn)一步包括高擊穿電壓PMOS晶體管P3和P4。
[0069]高擊穿電壓PMOS晶體管P3被放置在高擊穿電壓PMOS晶體管Pl的漏極和結(jié)點(diǎn)LSDL之間，并且控制信號(hào)IN3被供應(yīng)給其柵極。高擊穿電壓PMOS晶體管P4被放置在高擊穿電壓PMOS晶體管P2的漏極和結(jié)點(diǎn)LSDR之間，并且控制信號(hào)IN4被供應(yīng)給其柵極。在圖5中示出的電平轉(zhuǎn)換器Ic的其它配置與在圖3中示出的電平轉(zhuǎn)換器Ia的相同，并且在此沒有冗余地描述。
[0070]在圖5中示出的電平轉(zhuǎn)換器Ic具有與在圖3中示出的電平轉(zhuǎn)換器Ia的相同的有益效果。
[0071](電平轉(zhuǎn)換器I的第二具體配置示例)
[0072]圖6是示出作為電平轉(zhuǎn)換器Id的電平轉(zhuǎn)換器I的第二具體配置示例的圖。在圖6中，時(shí)序控制電路12包括低擊穿電壓PMOS晶體管(第三PMOS晶體管)P21、低擊穿電壓PMOS晶體管(第四PMOS晶體管)P22、低擊穿電壓NMOS晶體管(第三NMOS晶體管)N21以及低擊穿電壓NMOS晶體管(第四NMOS晶體管)N22。時(shí)序控制電路13包括低擊穿電壓PMOS晶體管(第五PMOS晶體管)P24、低擊穿電壓PMOS晶體管(第六PMOS晶體管)P24、低擊穿電壓NMOS晶體管(第五NMOS晶體管)N23以及低擊穿電壓NMOS晶體管(第六NMOS晶體管)N24。
[0073]在時(shí)序控制電路12中，低擊穿電壓PMOS晶體管P21和低擊穿電壓NMOS晶體管N21被串聯(lián)地放置在電源電壓端子VDD和參考電壓端子VSS之間，并且輸入信號(hào)IN被供應(yīng)給各個(gè)柵極。低擊穿電壓PMOS晶體管P22和低擊穿電壓NMOS晶體管N22被串聯(lián)地放置在電源電壓端子VDD和參考電壓端子VSS之間，并且輸入信號(hào)IN的反轉(zhuǎn)信號(hào)被供應(yīng)給各個(gè)柵極。時(shí)序控制電路12在低擊穿電壓PMOS晶體管P21和低擊穿電壓NMOS晶體管N21之間的結(jié)點(diǎn)處生成電壓作為控制信號(hào)INl，并且在低擊穿電壓PMOS晶體管P22和低擊穿電壓NMOS晶體管N22之間的結(jié)點(diǎn)處生成電壓作為控制信號(hào)IN3。低擊穿電壓PMOS晶體管P21的驅(qū)動(dòng)能力低于低擊穿電壓PMOS晶體管P22的驅(qū)動(dòng)能力。另一方面，低擊穿電壓NMOS晶體管N21的驅(qū)動(dòng)能力高于低擊穿電壓NMOS晶體管N22的驅(qū)動(dòng)能力。從而時(shí)序控制電路12能夠生成在上升沿具有比控制信號(hào)IN3的壓擺率低的壓擺率的控制信號(hào)IN1，并且生成在下降沿具有比控制信號(hào)INl的壓擺率低的壓擺率的控制信號(hào)IN3。注意，通過調(diào)節(jié)晶體管P21、P22、N21以及N22的各自的驅(qū)動(dòng)能力能夠調(diào)節(jié)控制信號(hào)INl和IN3的各自的壓擺率。
[0074]在時(shí)序控制電路13中，低擊穿電壓PMOS晶體管P23和低擊穿電壓NMOS晶體管N23被串聯(lián)地放置在電源電壓端子VDD和參考電壓端子VSS之間，并且輸入信號(hào)IN被供應(yīng)給各個(gè)柵極。低擊穿電壓PMOS晶體管P24和低擊穿電壓NMOS晶體管N24被串聯(lián)地放置在電源電壓端子VDD和參考電壓端子VSS之間，并且輸入信號(hào)IN的反轉(zhuǎn)信號(hào)被供應(yīng)給各個(gè)柵極。時(shí)序控制電路13在低擊穿電壓PMOS晶體管P23和低擊穿電壓NMOS晶體管N23之間的結(jié)點(diǎn)處生成電壓作為控制信號(hào)IN2，并且在低擊穿電壓PMOS晶體管P24和低擊穿電壓NMOS晶體管N24之間的結(jié)點(diǎn)處生成電壓作為控制信號(hào)IN4。低擊穿電壓PMOS晶體管P23的驅(qū)動(dòng)能力低于低擊穿電壓PMOS晶體管P24的驅(qū)動(dòng)能力。另一方面，低擊穿電壓NMOS晶體管N23的驅(qū)動(dòng)能力高于低擊穿電壓NMOS晶體管N24的驅(qū)動(dòng)能力。從而時(shí)序控制電路13能夠生成在上升沿具有比控制信號(hào)IN4的壓擺率低的壓擺率的控制信號(hào)IN2，并且生成在下降沿具有比控制信號(hào)IN2的壓擺率低的壓擺率的控制信號(hào)IN4。注意，通過調(diào)節(jié)晶體管P23、P24、N23以及N24的各自的驅(qū)動(dòng)能力能夠調(diào)節(jié)控制信號(hào)IN2和IN4的各自的壓擺率。
[0075]在圖6中示出的電平轉(zhuǎn)換器Id的其它配置與在圖3中示出的電平轉(zhuǎn)換器Ia的相同，并且在此沒有冗余地描述。
[0076]在圖6中示出的電平轉(zhuǎn)換器Id中，時(shí)序控制電路中的每一個(gè)使用兩個(gè)逆變器生成兩個(gè)不同的控制信號(hào)。從而在圖6中示出的電平轉(zhuǎn)換器Id能夠容易地調(diào)節(jié)控制信號(hào)INl和IN3之間的時(shí)序和控制信號(hào)IN2和IN4之間的時(shí)序。
[0077](電平轉(zhuǎn)換器Id的修改示例)
[0078]圖7是示出作為電平轉(zhuǎn)換器Ie的在圖6中示出的電平轉(zhuǎn)換器Id的修改示例的圖。在圖7中示出的電平轉(zhuǎn)換單元11不同于在圖6中示出的電平轉(zhuǎn)換單元11，因?yàn)槠溥M(jìn)一步包括高擊穿電壓PMOS晶體管P3和P4。
[0079]高擊穿電壓PMOS晶體管P3被放置在高擊穿電壓PMOS晶體管Pl的漏極和結(jié)點(diǎn)LSDL之間，并且控制信號(hào)IN3被供應(yīng)給其柵極。高擊穿電壓PMOS晶體管P4被放置在高擊穿電壓PMOS晶體管P2的漏極和結(jié)點(diǎn)LSDR之間，并且控制信號(hào)IN4被供應(yīng)給其柵極。在圖7中示出的電平轉(zhuǎn)換器Ie的其它配置與在圖6中示出的電平轉(zhuǎn)換器Id的相同，并且在此沒有冗余地描述。
[0080]在圖7中示出的電平轉(zhuǎn)換器Ie具有與在圖6中示出的電平轉(zhuǎn)換器Id相同的有益效果。
[0081]〈第二實(shí)施例〉
[0082]圖8是示出根據(jù)第二實(shí)施例的電平轉(zhuǎn)換器If的配置示例的圖。在圖8中示出的電平轉(zhuǎn)換器If不同于在圖1中示出的電平轉(zhuǎn)換器1，因?yàn)槠鋬H包括時(shí)序控制電路12而非時(shí)序控制電路12和13兩者，并且包括逆變器INV2和INV3替代逆變器INVl。注意，時(shí)序控制電路12和逆變器INV2和INV3組成時(shí)序控制電路。
[0083]時(shí)序控制電路12被放置在電源電壓端子VDD和參考電壓端子VSS之間，并且生成與輸入信號(hào)IN的反轉(zhuǎn)信號(hào)相對(duì)應(yīng)的控制信號(hào)INl和IN3?？刂菩盘?hào)INl和IN3是不同的信號(hào)。
[0084]逆變器INV2和INV3具有與逆變器INVl的相同的電路配置，并且分別輸出作為控制信號(hào)IN4和IN2的控制信號(hào)INl和IN3的反轉(zhuǎn)信號(hào)。因?yàn)榭刂菩盘?hào)INl和IN3是不同的信號(hào)，所以控制信號(hào)IN2和IN4也是不同的信號(hào)。
[0085]換言之，由時(shí)序控制電路12和逆變器INV2和INV3組成的時(shí)序控制單元被放置在電源電壓端子VDD和參考電壓端子VSS之間，并且生成控制信號(hào)INl和不同于對(duì)應(yīng)于輸入信號(hào)IN的反轉(zhuǎn)信號(hào)的控制信號(hào)INl的控制信號(hào)IN3并且生成控制信號(hào)IN2和不同于對(duì)應(yīng)于輸入信號(hào)IN的非反轉(zhuǎn)信號(hào)的控制信號(hào)IN2的控制信號(hào)IN4。
[0086]例如，時(shí)序控制單元生成在上升沿具有比控制信號(hào)IN3和IN4的壓擺率低的壓擺率的控制信號(hào)INl和IN2，并且生成在下降沿具有比控制信號(hào)INl和IN2的壓擺率低的壓擺率的控制信號(hào)IN3和IN4。因此，在低擊穿電壓NMOS晶體管NI和N2切斷之前高擊穿電壓抑制NMOS晶體管NAl和NA2的導(dǎo)通電阻能夠等于或者高于指定的值。此外，在低擊穿電壓NMOS晶體管NI和N2接通之后高擊穿電壓抑制NMOS晶體管NAl和NA2的導(dǎo)通電阻能夠等于或者高于指定的值。結(jié)果，能夠防止超過耐受電壓的電壓被施加到低擊穿電壓NMOS晶體管NI和N2。
[0087]圖8中示出的電平轉(zhuǎn)換器If的操作與在圖1中示出的電平轉(zhuǎn)換器I的操作相同，并且沒有冗余地描述。
[0088]根據(jù)本實(shí)施例的電平轉(zhuǎn)換器具有與根據(jù)第一實(shí)施例的電平轉(zhuǎn)換器的相同的有益效果。
[0089](電平轉(zhuǎn)換器If的第一具體配置示例)
[0090]圖9是示出作為電平轉(zhuǎn)換器Ig的電平轉(zhuǎn)換器If的第一具體配置示例的圖。在圖9中，時(shí)序控制電路12包括低擊穿電壓PMOS晶體管Pl1、低擊穿電壓NMOS晶體管Nll以及電阻器R1。具體連接與在圖3中示出的時(shí)序控制電路12的具體連接相同。注意，電阻器Rl可以是傳輸門等等。
[0091](電平轉(zhuǎn)換器If的第二具體配置示例)
[0092]圖10是示出作為電平轉(zhuǎn)換器Ih的電平轉(zhuǎn)換器If的第二具體配置示例的圖。在圖10中，時(shí)序控制電路12包括低擊穿電壓PMOS晶體管P21、低擊穿電壓PMOS晶體管P22、低擊穿電壓NMOS晶體管N21以及低擊穿電壓NMOS晶體管N22。具體連接與在圖6中示出的時(shí)序控制電路12的具體連接相同。
[0093]如上所述，根據(jù)上述實(shí)施例的電平轉(zhuǎn)換器通過不同的控制信號(hào)控制低擊穿電壓NMOS晶體管NI和N2與高擊穿電壓抑制NMOS晶體管NAl和NA2的導(dǎo)電狀態(tài)，并且從而防止超過耐受電壓的電壓被施加到低擊穿電壓NMOS晶體管NI和N2。這減少低擊穿電壓NMOS晶體管NI和N2的退化。從而根據(jù)上述實(shí)施例的電平轉(zhuǎn)換器能夠在沒有退化可靠性的情況下實(shí)現(xiàn)高速操作。
[0094]雖然在前面描述了本發(fā)明的實(shí)施例，但是本發(fā)明不受到上述實(shí)施例的限制，并且在沒有脫離本發(fā)明的范圍的情況下可以進(jìn)行各種變化和修改。
[0095]例如，在根據(jù)上述實(shí)施例的電平轉(zhuǎn)換器中，半導(dǎo)體襯底的導(dǎo)電類型(P型或者N型)、半導(dǎo)體層、擴(kuò)散層(擴(kuò)散區(qū)域)等等可以被反轉(zhuǎn)。因此，當(dāng)N型和P型中的一個(gè)導(dǎo)電類型是第一導(dǎo)電類型并且其另一個(gè)導(dǎo)電類型是第二導(dǎo)電類型時(shí)，第一導(dǎo)電類型可以是P型并且第二導(dǎo)電類型可以是N型，或者相反地第一導(dǎo)電類型可以是N型并且第二導(dǎo)電類型可以是P型。
[0096]可以由本領(lǐng)域的普通技術(shù)人員如希望的那樣組合第一和第二實(shí)施例。
[0097]雖然已根據(jù)幾個(gè)實(shí)施例描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，可以在所附權(quán)利要求的精神和范圍內(nèi)以各種修改實(shí)踐本發(fā)明，并且本發(fā)明不限于上述的示例。
[0098]此外，權(quán)利要求的范圍不受上述的實(shí)施例限制。
[0099]此外，注意， 申請(qǐng)人:的目的是，即使在訴訟期間進(jìn)行了后續(xù)修改，也包含所有權(quán)利要求要素的等價(jià)物。
【權(quán)利要求】
1.一種電平轉(zhuǎn)換器,包括: 高擊穿電壓第一和第二 PMOS晶體管，所述高擊穿電壓第一和第二 PMOS晶體管被并行地放置在第一電源電壓端子和參考電壓端子之間，每個(gè)晶體管具有與另一個(gè)晶體管的漏極相連接的柵極； 高擊穿電壓第一和第二抑制NMOS晶體管，所述高擊穿電壓第一和第二抑制NMOS晶體管被放置在所述第一和第二 PMOS晶體管與所述參考電壓端子之間，并且具有分別被供應(yīng)有第一和第二控制信號(hào)的柵極； 低擊穿電壓第一和第二匪OS晶體管，所述低擊穿電壓第一和第二 NMOS晶體管被放置在所述第一和第二抑制NMOS晶體管和所述參考電壓端子之間，并且具有分別被供應(yīng)有第三和第四控制信號(hào)的柵極；以及 時(shí)序控制單元，所述時(shí)序控制單元被放置在第二電源電壓端子和所述參考電壓端子之間，所述第二電源電壓端子被供應(yīng)有低于被供應(yīng)給所述第一電源電壓端子的第一電源電壓的第二電源電壓，所述時(shí)序控制單元生成與輸入信號(hào)的反轉(zhuǎn)信號(hào)相對(duì)應(yīng)的所述第一控制信號(hào)和所述第三控制信號(hào)，所述第三控制信號(hào)不同于所述第一控制信號(hào)，并且生成與所述輸入信號(hào)的非反轉(zhuǎn)信號(hào)相對(duì)應(yīng)的所述第二控制信號(hào)和所述第四控制信號(hào)，所述第四控制信號(hào)不同于所述第二控制信號(hào)。
2.根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換器，其中， 所述時(shí)序控制單元生成相比于所述第三和第四控制信號(hào)而在上升沿具有低的壓擺率的所述第一和第二控制信號(hào)，并且生成相比于所述第一和第二控制信號(hào)而在下降沿具有低的壓擺率的所述第三和第四控制信號(hào)。
3.根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換器，其中， 所述時(shí)序控制單元生成所述第一和第三控制信號(hào)以使得: 當(dāng)所述第一NMOS晶體管的柵源電壓下降為以至低于所述第一NMOS晶體管的閾值電壓時(shí)的所述第一抑制NMOS晶體管的柵源電壓低于所述第一抑制NMOS晶體管的閾值電壓和所述第二電源電壓的總和，并且使得: 當(dāng)所述第一NMOS晶體管的所述柵源電壓上升為以至等于或者高于所述第一NMOS晶體管的所述閾值電壓時(shí)的所述第一抑制NMOS晶體管的所述柵源電壓低于所述第一抑制NMOS晶體管的所述閾值電壓和所述第二電源電壓的總和，并且所述時(shí)序控制單元生成所述第二和第四控制信號(hào)以使得: 當(dāng)所述第二NMOS晶體管的柵源電壓下降為以至低于所述第二NMOS晶體管的閾值電壓時(shí)的所述第二抑制NMOS晶體管的柵源電壓低于所述第二抑制NMOS晶體管的閾值電壓和所述第二電源電壓的總和，并且使得: 當(dāng)所述第二NMOS晶體管的所述柵源電壓上升為以至等于或者高于所述第二NMOS晶體管的所述閾值電壓時(shí)的所述第二抑制NMOS晶體管的所述柵源電壓低于所述第二抑制NMOS晶體管的所述閾值電壓和所述第二電源電壓的總和。
4.根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換器，其中， 所述時(shí)序控制單元包括: 第一時(shí)序控制電路，所述第一時(shí)序控制電路生成所述第一和第三控制信號(hào)，以及 第二時(shí)序控制電路，所述第二時(shí)序控制電路生成所述第二和第四控制信號(hào)， 所述第一時(shí)序控制電路包括: 低擊穿電壓第三PMOS晶體管和第三NMOS晶體管，所述低擊穿電壓第三PMOS晶體管和第三NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的柵極，以及 第一電阻器，所述第一電阻器被放置在所述第三PMOS晶體管和所述第三NMOS晶體管之間， 所述第二時(shí)序控制電路包括: 低擊穿電壓第四PMOS晶體管和第四NMOS晶體管，所述低擊穿電壓第四PMOS晶體管和第四NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的反轉(zhuǎn)信號(hào)的柵極，以及 第二電阻器，所述第二電阻器被放置在所述第四PMOS晶體管和所述第四NMOS晶體管之間， 所述第一時(shí)序控制電路在所述第三PMOS晶體管和所述第一電阻器之間的結(jié)點(diǎn)處生成電壓作為所述第三控制信號(hào)，并且在所述第三NMOS晶體管和所述第一電阻器之間的結(jié)點(diǎn)處生成電壓作為所述第一控制信號(hào)，以及 所述第二時(shí)序控制電路在所述第四PMOS晶體管和所述第二電阻器之間的結(jié)點(diǎn)處生成電壓作為所述第四控制信號(hào)，并且在所述第四NMOS晶體管和所述第二電阻器之間的結(jié)點(diǎn)處生成電壓作為所述第二控制信號(hào)。
5.根據(jù)權(quán)利要求4所述的電平轉(zhuǎn)換器，其中， 所述第一和第二電阻器中的每一個(gè)電阻器是由低擊穿電壓PMOS晶體管和NMOS晶體管組成的傳輸門。
6.根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換器，其中， 所述時(shí)序控制單元包括: 第一時(shí)序控制電路，所述第一時(shí)序控制電路生成所述第一和第三控制信號(hào)，以及 第二時(shí)序控制電路，所述第二時(shí)序控制電路生成所述第二和第四控制信號(hào)， 所述第一時(shí)序控制電路包括: 低擊穿電壓第三PMOS晶體管和第三NMOS晶體管，所述低擊穿電壓第三PMOS晶體管和第三NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的柵極，以及 低擊穿電壓第四PMOS晶體管和第四NMOS晶體管，所述低擊穿電壓第四PMOS晶體管和第四NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的柵極， 所述第二時(shí)序控制電路包括: 低擊穿電壓第五PMOS晶體管和第五NMOS晶體管,所述低擊穿電壓第五PMOS晶體管和第五NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的反轉(zhuǎn)信號(hào)的柵極，以及 低擊穿電壓第六PMOS晶體管和第六NMOS晶體管，所述低擊穿電壓第六PMOS晶體管和第六NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的反轉(zhuǎn)信號(hào)的柵極， 所述第三PMOS晶體管的驅(qū)動(dòng)能力低于所述第四PMOS晶體管的驅(qū)動(dòng)能力，并且所述第三NMOS晶體管的驅(qū)動(dòng)能力高于所述第四NMOS晶體管的驅(qū)動(dòng)能力， 所述第五PMOS晶體管的驅(qū)動(dòng)能力低于所述第六PMOS晶體管的驅(qū)動(dòng)能力，并且所述第五NMOS晶體管的驅(qū)動(dòng)能力高于所述第六NMOS晶體管的驅(qū)動(dòng)能力， 所述第一時(shí)序控制電路在所述第三PMOS晶體管和所述第三NMOS晶體管之間的結(jié)點(diǎn)處生成電壓作為所述第一控制信號(hào)，并且在所述第四PMOS晶體管和所述第四NMOS晶體管之間的結(jié)點(diǎn)處生成電壓作為所述第三控制信號(hào)，以及 所述第二時(shí)序控制電路在所述第五PMOS晶體管和所述第五NMOS晶體管之間的結(jié)點(diǎn)處生成電壓作為所述第二控制信號(hào)，并且在所述第六PMOS晶體管和所述第六NMOS晶體管之間的結(jié)點(diǎn)處生成電壓作為所述第四控制信號(hào)。
7.根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換器，其中， 所述時(shí)序控制單元包括: 低擊穿電壓第三PMOS晶體管和第三NMOS晶體管，所述低擊穿電壓第三PMOS晶體管和第三NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的柵極，以及 第一電阻器，所述第一電阻器被放置在所述第三PMOS晶體管和所述第三NMOS晶體管之間，以及 所述時(shí)序控制單元在所述第三PMOS晶體管和所述第一電阻器之間的結(jié)點(diǎn)處生成電壓作為所述第三控制信號(hào)，在所述第三NMOS晶體管和所述第一電阻器之間的結(jié)點(diǎn)處生成電壓作為所述第一控制信號(hào)，將所述第三控制信號(hào)的反轉(zhuǎn)信號(hào)生成作為所述第二控制信號(hào)，并且將所述第一控制信號(hào)的反轉(zhuǎn)信號(hào)生成作為所述第四控制信號(hào)。
8.根據(jù)權(quán)利要求7所述的電平轉(zhuǎn)換器，其中， 所述第一電阻器是由低擊穿電壓PMOS晶體管和NMOS晶體管組成的傳輸門。
9.根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換器，其中， 所述時(shí)序控制單元包括: 低擊穿電壓第三PMOS晶體管和第三NMOS晶體管，所述低擊穿電壓第三PMOS晶體管和第三NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的柵極，以及 低擊穿電壓第四PMOS晶體管和第四NMOS晶體管，所述低擊穿電壓第四PMOS晶體管和第四NMOS晶體管被串聯(lián)地放置在所述第二電源電壓端子和所述參考電壓端子之間，并且具有被供應(yīng)有所述輸入信號(hào)的柵極， 所述第三PMOS晶體管的驅(qū)動(dòng)能力低于所述第四PMOS晶體管的驅(qū)動(dòng)能力，并且所述第三NMOS晶體管的驅(qū)動(dòng)能力高于所述第四NMOS晶體管的驅(qū)動(dòng)能力，以及 所述時(shí)序控制單元在所述第三PMOS晶體管和所述第三NMOS晶體管之間的結(jié)點(diǎn)處生成電壓作為所述第一控制信號(hào)，在所述第四PMOS晶體管和所述第四NMOS晶體管之間的結(jié)點(diǎn)處生成電壓作為所述第三控制信號(hào)，將所述第一控制信號(hào)的反轉(zhuǎn)信號(hào)生成作為所述第四控制信號(hào)，并且將所述第三控制信號(hào)的反轉(zhuǎn)信號(hào)生成作為所述第二控制信號(hào)。
【文檔編號(hào)】H03K19/0175GK104348474SQ201410386769
【公開日】2015年2月11日 申請(qǐng)日期:2014年8月7日 優(yōu)先權(quán)日:2013年8月7日
【發(fā)明者】神立一弘 申請(qǐng)人:瑞薩電子株式會(huì)社