本公開一般涉及延遲電路及其方法。

背景技術(shù)：
根據(jù)示例性方案，延遲線組能夠提供獨(dú)立于電壓、溫度和/或進(jìn)程變化的固定延遲（例如，可編程延遲）。延遲線組采用基準(zhǔn)（例如，基準(zhǔn)時(shí)鐘）來校準(zhǔn)和確保固定延遲。一些示例性延遲線組包括彼此串聯(lián)連接或耦合的一個(gè)或更多延遲線。多個(gè)延遲線中的每個(gè)延遲線具有輸入端和輸出端，使得在輸入節(jié)點(diǎn)處施加的輸入信號(hào)在這些延遲線的每個(gè)延遲輸出端產(chǎn)生延遲信號(hào)。延遲線中的每一個(gè)包括一個(gè)或更多延遲路徑。多個(gè)延遲路徑之中的每個(gè)延遲路徑可以包括零個(gè)或更多延遲元件。延遲元件的示例可以包括例如緩沖器、觸發(fā)器、邏輯門以及類似元件。多個(gè)延遲路徑之中的每個(gè)延遲路徑可配置為基于零個(gè)或更多延遲步驟產(chǎn)生預(yù)定的延遲。多個(gè)延遲路徑之中的每個(gè)延遲路徑提供對(duì)應(yīng)于零個(gè)或最少數(shù)量的延遲步驟的固有延遲。固有延遲可以是例如獨(dú)立于延遲步驟數(shù)量的由每個(gè)延遲路徑貢獻(xiàn)的最小延遲。此外，在例如去歪曲、時(shí)鐘定中心以及時(shí)鐘平衡的應(yīng)用中，示例性方案提供固定延遲被配置為或被實(shí)施以確保最大化的余量。某些示例性延遲線可以被配置為通過分別在四個(gè)或五個(gè)延遲元件中建模時(shí)鐘周期來提供四分之一或五分之一參考時(shí)鐘周期的固定延遲。然而，在例如在電路中去歪曲的應(yīng)用中，可以實(shí)施不同于四分之一或五分之一參考時(shí)鐘周期的固定延遲。在某些示例性方案中，通過使用計(jì)算機(jī)實(shí)施技術(shù)來配置每個(gè)延遲線以便產(chǎn)生不同于四分之一或五分之一參考時(shí)鐘周期的多個(gè)延遲，可以緩和上述問題。然而，這樣的計(jì)算機(jī)實(shí)施技術(shù)可能涉及大量的計(jì)算密集型數(shù)據(jù)處理、軟件和硬件支持。而且，為了上述目的，這樣的計(jì)算機(jī)實(shí)施技術(shù)也可能涉及使用專用處理器。

技術(shù)實(shí)現(xiàn)要素：
本文公開了在延遲線中生成多個(gè)延遲的若干示例性方法和延遲電路。在一個(gè)實(shí)施例中，一種方法包括通過與延遲線組耦合的控制電路確定對(duì)應(yīng)于該延遲線組的多個(gè)延遲線之中的延遲線的固有延遲的第一延遲步驟數(shù)量。固有延遲是由該延遲線貢獻(xiàn)的最小延遲。在一個(gè)實(shí)施例中，通過校準(zhǔn)針對(duì)第一延遲的延遲線來確定或選擇延遲步驟數(shù)量以便提供第一延遲。此外，通過校準(zhǔn)針對(duì)第二延遲的延遲線來確定或選擇延遲步驟數(shù)量以便提供等同于所述第一延遲和每個(gè)延遲線的固有延遲之差的第二延遲?；趯?duì)應(yīng)于第一延遲的延遲步驟數(shù)量、對(duì)應(yīng)于第二延遲的延遲步驟數(shù)量以及第一延遲和第二延遲的比率，計(jì)算對(duì)應(yīng)于固有延遲的第一延遲步驟數(shù)量。在一個(gè)實(shí)施例中，在進(jìn)程節(jié)點(diǎn)處，第一延遲步驟數(shù)量被跟蹤到該延遲線的固有延遲。該固有延遲被映射到第一延遲步驟數(shù)量。該固有延遲被硬編碼為跟蹤的第一延遲步驟數(shù)量。在一個(gè)實(shí)施例中，基于第一延遲步驟數(shù)量通過控制電路確定提供經(jīng)過該延遲線的延遲的第二延遲步驟數(shù)量。該延遲可以是時(shí)鐘信號(hào)的分?jǐn)?shù)或倍數(shù)。該延遲線被配置為通過與延遲線組耦合的配置電路來生成經(jīng)過該延遲線的對(duì)應(yīng)于第二延遲步驟數(shù)量的延遲。此外，通過該延遲線生成的延遲被縮放，并且縮放延遲被提供給多個(gè)伺服延遲線。不同的縮放因數(shù)被用于向多個(gè)伺服延遲線提供不同的延遲，從而允許使用單個(gè)延遲線（或使用單個(gè)延遲線的一個(gè)或一組部件）作為多個(gè)伺服延遲線的主延遲線。此外，在一個(gè)實(shí)施例中，一種延遲電路包括延遲線組、恒定延遲塊、控制電路以及配置電路。該延遲線組包括多個(gè)延遲線，其中所述多個(gè)延遲線中的每個(gè)延遲線被配置為接收時(shí)鐘信號(hào)并提供多個(gè)延遲，并且其中該延遲線組包括輸入端子和輸出端子。恒定延遲塊與該延遲線組的輸入端子通信地關(guān)聯(lián)或耦合，并且被配置為將時(shí)鐘信號(hào)延遲多個(gè)延遲線的固有延遲。恒定延遲塊是多個(gè)延遲線的固有延遲的復(fù)制?？刂齐娐放c該延遲線組通信地關(guān)聯(lián)或耦合，以便被定位或被配置為確定對(duì)應(yīng)于多個(gè)延遲線中每個(gè)延遲線的固有延遲的第一延遲步驟數(shù)量?？刂齐娐愤€被配置為基于第一延遲步驟數(shù)量確定第二延遲步驟數(shù)量，以便通過多個(gè)延遲線中的每個(gè)延遲線提供多個(gè)延遲。配置電路與恒定延遲塊和延遲線組通信地關(guān)聯(lián)或耦合，以便被定位或被配置為基于步驟數(shù)量來配置多個(gè)延遲線中的每個(gè)延遲線以生成多個(gè)延遲。此外，在一個(gè)實(shí)施例中，一個(gè)延遲電路包括延遲線組、控制電路以及配置電路。該延遲線組包括多個(gè)延遲線，其中所述多個(gè)延遲線中的每個(gè)延遲線被配置為提供多個(gè)延遲。該延遲線組包括被配置為接收時(shí)鐘信號(hào)的輸入端子以及被配置為提供延遲信號(hào)的輸出端子?？刂齐娐放c延遲線組通信地關(guān)聯(lián)或耦合，以便被定位或被配置為確定對(duì)應(yīng)于該延遲線組的固有延遲的第一延遲步驟數(shù)量，并且基于第一延遲步驟數(shù)量確定第二延遲步驟數(shù)量，以便提供經(jīng)過多個(gè)延遲線中的每個(gè)延遲線的多個(gè)延遲。配置電路與該延遲線組通信地關(guān)聯(lián)或耦合，以便被定位或被配置為基于步驟數(shù)量來配置多個(gè)延遲線中的每個(gè)延遲線以生成多個(gè)延遲。附圖說明圖1是根據(jù)示例性方案的示例性可配置延遲電路；圖2示出根據(jù)示例性方案的示例性延遲線；圖3是示出根據(jù)一個(gè)實(shí)施例的第一示例性延遲電路的框圖；圖4是示出根據(jù)一個(gè)實(shí)施例的第二示例性延遲電路的框圖；圖5是示出根據(jù)一個(gè)實(shí)施例的圖3和圖4的延遲電路的示例性粒度可配置性的示例性圖表；圖6是根據(jù)一個(gè)實(shí)施例在延遲線中生成多個(gè)延遲的示例性方法的流程圖；圖7是根據(jù)一個(gè)實(shí)施例確定對(duì)應(yīng)于延遲線組的多個(gè)延遲線之中的延遲線的固有延遲的延遲步驟數(shù)量的第一示例性方法的流程圖；圖8是根據(jù)一個(gè)實(shí)施例確定對(duì)應(yīng)于延遲線組的多個(gè)延遲線之中的延遲線的固有延遲的延遲步驟數(shù)量的第二示例性方法的流程圖；以及圖9是根據(jù)一個(gè)實(shí)施例橫跨進(jìn)程節(jié)點(diǎn)跟蹤對(duì)應(yīng)于延遲線的固有延遲的延遲步驟數(shù)量的示例性方案的曲線圖。具體實(shí)施方式根據(jù)示例性方案，一種可配置延遲電路包括彼此串聯(lián)連接或耦合的一個(gè)或更多延遲線。多個(gè)延遲線之中的每個(gè)延遲線具有輸入端和輸出端，使得被施加到輸入節(jié)點(diǎn)的輸入信號(hào)在每個(gè)延遲線的輸出端產(chǎn)生多個(gè)延遲信號(hào)。多個(gè)延遲線之中的每個(gè)延遲線的延遲可以被調(diào)整以便產(chǎn)生預(yù)定延遲。圖1是根據(jù)示例性方案的示例性可配置延遲電路100。如圖1所示，可配置延遲電路100包括延遲線組102，其包括彼此串聯(lián)連接或耦合的多個(gè)延遲線102A-102D。延遲線組102在輸入端子104A處接收時(shí)鐘信號(hào)，并且在輸出端子104B處輸出延遲信號(hào)。延遲線組102與選擇電路108通信地關(guān)聯(lián)或耦合。來自延遲線組102的輸出端子104B的延遲信號(hào)被饋送到選擇電路108作為第一輸入106A，并且延遲線102C的輸出被饋送到選擇電路108作為第二輸入106B。選擇電路108選擇第一輸入106A或第二輸入106B中的一個(gè)，并將選擇的第一輸入106A或選擇的第二輸入106B輸出到相位比較器110。相位比較器110被配置為確定選擇電路108的輸出（例如，第一輸入106A或第二輸入106B）與時(shí)鐘信號(hào)之間的相位差。相位比較器110將時(shí)鐘信號(hào)的相位與從選擇電路108接收的延遲信號(hào)（例如，第一輸入106A或第二輸入106B）進(jìn)行比較以便確定相位差。相位比較器110使延遲信號(hào)的相位與時(shí)鐘信號(hào)的相位同步。在一個(gè)實(shí)施例中，如果相位差等于或大于第一預(yù)定相位差，則相位比較器110生成第一信號(hào)，該信號(hào)表示延遲信號(hào)比時(shí)鐘信號(hào)超前不止第一預(yù)定相位差。在一個(gè)實(shí)施例中，如果相位差等于或小于第二預(yù)定相位差，則相位比較器110生成第二信號(hào)，該信號(hào)表示延遲信號(hào)比時(shí)鐘信號(hào)滯后不止第二預(yù)定相位差。相位比較器110與延遲控制塊112通信地關(guān)聯(lián)或耦合。相位比較器110的輸出114（例如，第一信號(hào)或第二信號(hào)）被路由以便作為延遲控制塊112的輸入。延遲控制塊112被配置為基于相位比較器110的輸出114校準(zhǔn)延遲線（102A-102D）以產(chǎn)生等同于時(shí)鐘信號(hào)的時(shí)鐘周期的三分之一或四分之一的延遲。延遲控制塊112的示例包括向上/向下計(jì)數(shù)器。在一個(gè)實(shí)施例中，延遲控制塊112通過增加延遲線（102A-102D）中每個(gè)延遲線的延遲來對(duì)第一信號(hào)做出響應(yīng)以便減少相位差。然而，在一個(gè)實(shí)施例中，延遲控制塊112通過減少延遲線（102A-102D）中每個(gè)延遲線的延遲來對(duì)第二信號(hào)做出響應(yīng)以便減少相位差。如果相位差在第一預(yù)定相位差與第二預(yù)定相位差之間，則相位比較器110既不生成第一信號(hào)，也不生成第二信號(hào)。延遲控制塊112基于所述相位差控制延遲線（102A-102D）的延遲，以便校準(zhǔn)延遲線（102A-102D）中的每個(gè)延遲線，從而提供三分之一或四分之一時(shí)鐘周期的延遲。延遲線（102A-102D）中每個(gè)延遲線的三分之一或四分之一時(shí)鐘周期的延遲可以被提供給伺服延遲線。在某些應(yīng)用中，例如電子電路中的去歪曲，可以實(shí)施不同于三分之一或四分之一時(shí)鐘周期的延遲值的應(yīng)用。然而，根據(jù)一個(gè)示例性實(shí)施方式，在沒有添加一個(gè)或更多延遲線（例如，提供更高延遲）或去除用于延遲線組102（使得可以實(shí)現(xiàn)芯片面積的折衷）的一個(gè)或更多延遲線（例如，提供更低延遲）或沒有改變被實(shí)施的一個(gè)或更多延遲元件的尺寸的情況下，延遲電路100不能使提供不同于三分之一或四分之一時(shí)鐘周期的延遲的延遲線組102的延遲線（102A-102D）的配置可行。在一個(gè)實(shí)施例中，延遲線（102A-102D）中的每個(gè)延遲線包括一個(gè)或更多延遲元件。通過一個(gè)或更多延遲步驟，延遲元件是可編程的，以便提供預(yù)定延遲。圖2示出根據(jù)示例性方案的示例性延遲線200。延遲線200包括輸入端子202A和輸出端子202B。延遲線200包括能夠配置以分別提供四個(gè)不同延遲的一組四個(gè)延遲路徑204A-204D。延遲線也包括選擇電路205。在一個(gè)實(shí)施例中，四個(gè)延遲路徑204A-204D中的每個(gè)延遲路徑與選擇電路205通信地關(guān)聯(lián)或耦合。選擇電路205被配置為將從四個(gè)延遲路徑204A-204D中的一個(gè)或更多路徑接收的信號(hào)選擇性地路由到輸出端子202B。應(yīng)當(dāng)注意到，延遲路徑204B、204C和204d包括延遲元件206A-206F，而延遲路徑204A沒有延遲元件。延遲路徑的示例可以包括例如緩沖器、觸發(fā)器、邏輯門以及類似元件。零個(gè)或更多延遲元件可以被選擇性地包括在每個(gè)延遲路徑中，以便調(diào)整由四個(gè)延遲路徑之中的每個(gè)延遲路徑提供的總延遲。四個(gè)延遲路徑表示延遲線200的四個(gè)可調(diào)整延遲步驟。延遲線200可以被配置為生成對(duì)應(yīng)于四個(gè)延遲步驟的一組四個(gè)延遲。由四個(gè)延遲路徑中的每個(gè)延遲路徑提供的延遲包括延遲線200的固有延遲以及等同于零個(gè)或更多延遲步驟的延遲。考慮例如使用20皮秒（ps）的延遲步驟和100ps的固有延遲，其中延遲路徑204A、204B、204C和204D可以被配置為分別提供例如100ps、120ps、140ps和160ps的延遲。由于延遲路徑204A不包括延遲元件，延遲路徑204A提供100ps的延遲，其等同于延遲線200的固有延遲。固有延遲可以被定義為由每個(gè)延遲路徑（204A-204D）貢獻(xiàn)的最小延遲，其獨(dú)立于延遲步驟數(shù)量。延遲路徑204A、204B、204C和204D分別對(duì)應(yīng)于0個(gè)延遲步驟、1個(gè)延遲步驟、2個(gè)延遲步驟和3個(gè)延遲步驟。在接收0個(gè)延遲步驟時(shí)，由延遲線200通過延遲路徑204A提供的延遲是100ps，其構(gòu)成固有延遲。100ps的固有延遲映射到5個(gè)延遲步驟。在上述示例中，如果延遲線200被編程為2個(gè)步驟，對(duì)于期望的40ps延遲，延遲線200可以提供140ps而不是40ps。同樣，在上述示例中，由于固有延遲映射到5個(gè)延遲步驟，如果要實(shí)現(xiàn)160ps的延遲，（例如，通過映射到每個(gè)20ps的8個(gè)延遲步驟），則要提供給延遲線200的實(shí)際延遲步驟數(shù)量是3（即8個(gè)延遲步驟減去5個(gè)延遲步驟）。為了提供實(shí)際的延遲步驟數(shù)量，固有延遲以延遲步驟的形式被建模。此外，根據(jù)一個(gè)示例性實(shí)施方式，延遲線200由于固有延遲而提供100ps的最小延遲，并且延遲線200不能被用于提供小于100ps的延遲。應(yīng)當(dāng)注意，本技術(shù)的各個(gè)實(shí)施例通過以一個(gè)或更多延遲步驟的形式模擬延遲線的固有延遲來使能延遲線的粒度配置性。延遲線可以被編程為提供從幾乎零到選定值的延遲，其可以包括但不限于經(jīng)過單次校準(zhǔn)的時(shí)鐘信號(hào)的時(shí)間段（例如，時(shí)鐘周期）的分?jǐn)?shù)或倍數(shù)。此外，若干實(shí)施例的各個(gè)方法和延遲電路可以被用于電路中的細(xì)微粒去歪曲和/或平準(zhǔn)化。根據(jù)一個(gè)實(shí)施例，延遲線組的多個(gè)延遲線之中的延遲線被配置為提供通過初始校準(zhǔn)的多個(gè)延遲。圖3是根據(jù)一個(gè)實(shí)施例的第一示例性延遲電路300的框圖。在一個(gè)實(shí)施例中，延遲電路300包括延遲線組302。延遲線組302包括多個(gè)延遲線，例如302A、302B、302C和302D。延遲線（302A-302D）中的每個(gè)延遲線被配置為提供多個(gè)延遲。延遲線（302A-302D）中的每個(gè)延遲線包括通過多個(gè)延遲步驟可配置的一個(gè)或更多延遲元件（例如，圖2的延遲元件206A-206F），使得可以通過每個(gè)延遲線（302A-302D）提供多個(gè)延遲。延遲步驟包括例如精細(xì)延遲步驟。延遲線組302包括輸入端子302E和輸出端子302F。延遲線組302在輸入端子302E處接收時(shí)鐘信號(hào)304A，并且在輸出端子302F處輸出第一延遲信號(hào)304B。延遲電路300還包括恒定延遲塊306、控制電路308以及配置電路310。恒定延遲塊306與延遲線組302的輸入端子302E通信地關(guān)聯(lián)或耦合。恒定延遲塊306被配置為將時(shí)鐘信號(hào)延遲延遲線（302A-302D）的固有延遲。恒定延遲塊306提供延遲線（302A-302D）的固有延遲的復(fù)制。例如，如果延遲線組302包括四個(gè)延遲線，恒定延遲塊306可以被配置為提供等同于延遲線（302A-302D）中每個(gè)延遲線的固有延遲的四倍的延遲（例如，如果固有延遲是D，則恒定延遲塊306生成4×D的延遲）。在一個(gè)實(shí)施例中，恒定延遲塊306包括被配置為生成延遲線（302A-302D）的固有延遲的一個(gè)或更多延遲線。在一個(gè)實(shí)施例中，恒定延遲塊306的一個(gè)或更多延遲線被配置為在接收到零個(gè)或最小數(shù)量的延遲步驟后生成延遲線（302A-302D）的固有延遲。在一個(gè)實(shí)施例中，控制電路308與延遲線組302通信地關(guān)聯(lián)或耦合，以便被定位或被配置為確定對(duì)應(yīng)于延遲線（302A-302D）中每個(gè)延遲線的固有延遲的第一延遲步驟數(shù)量。在一個(gè)實(shí)施例中，如本文所述，控制電路308可以具體化為專門被配置為執(zhí)行控制電路308的若干操作或其組合的專用集成電路（ASIC）或現(xiàn)場(chǎng)可編程門陣列（FPGA）。在一個(gè)實(shí)施例中，控制電路308還可以包括存儲(chǔ)器裝置（例如，高速緩存器）、計(jì)時(shí)裝置（例如，實(shí)時(shí)時(shí)鐘（RTC））、可配置邏輯塊（CLB）的陣列、可編程輸入/輸出塊（IOB）的陣列和/或附加線路或信號(hào)傳輸信道。在一個(gè)實(shí)施例中，CLB和IOB可以由可編程互連結(jié)構(gòu)彼此互連或耦合。在一個(gè)實(shí)施例中，控制電路308可以通過加載配置數(shù)據(jù)流（例如，比特流）到與存儲(chǔ)器裝置關(guān)聯(lián)的內(nèi)部配置存儲(chǔ)器單元中而被編程，其中該配置數(shù)據(jù)可以包括各種配置的限定。配置數(shù)據(jù)也可以從外部存儲(chǔ)器（例如，可編程只讀存儲(chǔ)器（PROM））讀取或通過外部裝置寫入到FPGA中。然后各個(gè)存儲(chǔ)器單元的總體狀態(tài)確定FPGA的功能?？刂齐娐?08...