本發(fā)明總的來說涉及半導(dǎo)體領(lǐng)域，更具體地，涉及用于低功率應(yīng)用的MCML保留觸發(fā)器/鎖存器。

背景技術(shù)：
在集成電路(IC)內(nèi)利用邏輯應(yīng)用的金屬氧化物(MOS)電流模邏輯(MCML)部件提供了高性能、低功耗以及高頻來替代互補(bǔ)金屬氧化物(CMOS)部件。相對(duì)于現(xiàn)有半導(dǎo)體制造節(jié)點(diǎn)狀態(tài)內(nèi)的MCML邏輯電路，CMOS邏輯電路的電流消耗在CMOS邏輯器件的兆赫茲(GHz)范圍內(nèi)表現(xiàn)出更高的電流消耗，因此使MCML邏輯器件成為GHz范圍內(nèi)的IC應(yīng)用的更優(yōu)選擇。

技術(shù)實(shí)現(xiàn)要素：
根據(jù)本發(fā)明的一個(gè)方面，提供了一種保留觸發(fā)器，包括：主鎖存器，被配置為接收所述保留觸發(fā)器的輸入數(shù)據(jù)；從鎖存器，被配置為接收主鎖存器的中間輸出數(shù)據(jù)；以及電源開關(guān)，分別連接至主鎖存器或從鎖存器，并且被配置為在保留觸發(fā)器的斷電模式期間響應(yīng)斷電信號(hào)禁止電流從恒流源流出，從而使主鎖存器或從鎖存器不產(chǎn)生功耗；其中，主鎖存器和從鎖存器分別被配置為根據(jù)輸入至保留觸發(fā)器的時(shí)鐘信號(hào)的邊沿接收或傳輸數(shù)據(jù)。優(yōu)選地，保留觸發(fā)器進(jìn)一步包括分別連接至從鎖存器或主鎖存器并且被配置為接收斷電信號(hào)的下拉電路，在斷電模式期間，斷電信號(hào)引導(dǎo)下拉電路分別將時(shí)鐘信號(hào)從從鎖存器或主鎖存器轉(zhuǎn)移至地。優(yōu)選地，下拉電路進(jìn)一步被配置為在斷電模式期間使從鎖存器或主鎖存器以恒定的電壓電平保持所存儲(chǔ)的數(shù)據(jù)。優(yōu)選地，該保留觸發(fā)器進(jìn)一步包括金屬氧化物半導(dǎo)體電流模邏輯觸發(fā)器，其中，主鎖存器被配置為接收差分輸入數(shù)據(jù)并將差分中間輸出數(shù)據(jù)傳輸至從鎖存器，從鎖存器被配置為傳輸來自保留觸發(fā)器的差分輸出數(shù)據(jù)，并且主鎖存器和從鎖存器被配置為根據(jù)輸入至保留觸發(fā)器的差分時(shí)鐘信號(hào)的邊沿接收或傳輸數(shù)據(jù)。優(yōu)選地，從鎖存器或主鎖存器進(jìn)一步包括被配置為在斷電模式器件以恒定的電壓電平存儲(chǔ)數(shù)據(jù)的交叉連接的晶體管。優(yōu)選地，保留觸發(fā)器進(jìn)一步包括連接至保留觸發(fā)器的差分時(shí)鐘信號(hào)輸入并被配置為接收時(shí)鐘信號(hào)和反相時(shí)鐘信號(hào)的差分輸入時(shí)鐘緩沖器，建立從差分輸入時(shí)鐘緩沖器開始并被從鎖存器接收的下拉路徑，以及建立從差分輸入時(shí)鐘緩沖器開始并被從鎖存器接收的上拉路徑。優(yōu)選地，電源開關(guān)連接至差分輸入時(shí)鐘緩沖器的電源門并且被配置為響應(yīng)第一斷電信號(hào)分別同時(shí)禁止輸入時(shí)鐘緩沖器和主鎖存器或從鎖存器的功耗。優(yōu)選地，保留觸發(fā)器進(jìn)一步包括順序級(jí)聯(lián)的多個(gè)金屬氧化物半導(dǎo)體電流模邏輯保留觸發(fā)器，多個(gè)觸發(fā)器的對(duì)應(yīng)觸發(fā)器的主鎖存器都可通過單個(gè)電源開關(guān)斷電。優(yōu)選地，電源開關(guān)連接至主鎖存器并且下拉電路連接至從鎖存器。優(yōu)選地，下拉電路連接至主鎖存器并且電源開關(guān)連接至從鎖存器。根據(jù)本發(fā)明的又一方面，提供了一種保留鎖存器，包括連接至輸入保留鎖存器的時(shí)鐘信號(hào)并且被配置為接收斷電信號(hào)的下拉電路，在斷電模式期間，斷電信號(hào)引導(dǎo)下拉電路將所述時(shí)鐘信號(hào)從保留鎖存器轉(zhuǎn)移至地，并且下拉電路被進(jìn)一步配置為使保留鎖存器在斷電模式期間以恒定的電壓電保持所存儲(chǔ)的數(shù)據(jù)。優(yōu)選地，保留鎖存器進(jìn)一步包括交叉連接的器件結(jié)構(gòu)配置，交叉連接的器件結(jié)構(gòu)配置進(jìn)一步包括被配置為在斷電模式期間存儲(chǔ)輸出數(shù)據(jù)的反饋回路。根據(jù)本發(fā)明的又一方面，提供了一種使保留觸發(fā)器上電和斷電的方法，包括：在正常工作模式下操作芯片邏輯和寄存器，一個(gè)或多個(gè)輸入寄存器響應(yīng)時(shí)鐘信號(hào)將輸入數(shù)據(jù)傳送到芯片邏輯部分，芯片邏輯處理輸入數(shù)據(jù)，并且芯片邏輯部分將輸出信號(hào)發(fā)送至一個(gè)或多個(gè)輸出寄存器，其中輸出寄存器包括保留觸發(fā)器；以斷電模式操作芯片邏輯和所述寄存器，包括在輸出數(shù)據(jù)穩(wěn)定后不考慮時(shí)鐘電平啟動(dòng)斷電信號(hào)，以在斷電模式期間引導(dǎo)分別連接至保留輸出數(shù)據(jù)的保留觸發(fā)器的從鎖存器或主鎖存器的下拉電路，從而將時(shí)鐘信號(hào)從從鎖存器或主鎖存器轉(zhuǎn)移至地；由于在斷電模式期間時(shí)鐘電平保持恒定而在從鎖存器或主鎖存器中保留所述輸出數(shù)據(jù)；禁止斷電信號(hào)；以及使芯片邏輯和寄存器返回到正常工作模式。優(yōu)選地，該方法進(jìn)一步包括啟動(dòng)斷電信號(hào)以關(guān)閉分別連接至主鎖存器或從鎖存器的電源開關(guān)，電源開關(guān)被配置為在斷電模式期間禁止電流從恒流源中流出以使主鎖存器或從鎖存器不產(chǎn)生功耗。優(yōu)選地，該方法進(jìn)一步包括將電源開關(guān)連接至芯片邏輯，并且對(duì)電源開關(guān)進(jìn)行配置以在斷電模式使芯片邏輯不產(chǎn)生功耗。優(yōu)選地，該方法進(jìn)一步包括將差分輸入時(shí)鐘緩沖器連接至保留觸發(fā)器的時(shí)鐘輸入，保留觸發(fā)器被配置為接收時(shí)鐘信號(hào)和反相時(shí)鐘信號(hào)，建立從差分輸入時(shí)鐘緩沖器開始并分別被從鎖存器或主鎖存器接收的下拉路徑，以及建立從差分輸入時(shí)鐘緩沖器開始并且分別被從鎖存器或主鎖存器接收的上拉路徑。優(yōu)選地，該方法進(jìn)一步包括將電源開關(guān)連接至差分輸入時(shí)鐘緩沖器，并且對(duì)電源開關(guān)進(jìn)行配置以在斷電模式期間使差分輸入時(shí)鐘緩沖器不產(chǎn)生功耗。優(yōu)選地，芯片邏輯電路進(jìn)一步包括金屬氧化物半導(dǎo)體電流模邏輯，并且寄存器進(jìn)一步包括金屬氧化物半導(dǎo)體電流模邏輯保留觸發(fā)器。優(yōu)選地，保留觸發(fā)器包括上升沿觸發(fā)的觸發(fā)器，上升沿觸發(fā)的觸發(fā)器進(jìn)一步包括用于輸出數(shù)據(jù)存儲(chǔ)的高使能保留從鎖存器或低使能保留主鎖存器。優(yōu)選地，保留觸發(fā)器包括下降沿觸發(fā)的觸發(fā)器，下降沿觸發(fā)的觸發(fā)器進(jìn)一步包括用于輸出數(shù)據(jù)存儲(chǔ)的低使能保留從鎖存器或高使能保留主鎖存器。附圖說明圖1A至圖1C示出了MOS電流模邏輯(MCML)緩沖器和反相器的基本功能。圖2示出了包括主鎖存器和從鎖存器的MCML保留觸發(fā)器的一些實(shí)施例，主鎖存器進(jìn)一步包括電源開關(guān)，從鎖存器進(jìn)一步包括下拉電路。圖3示出了連接至差分輸入時(shí)鐘緩沖器的圖2的MCML保留觸發(fā)器的上拉路徑和下拉路徑的一些實(shí)施例。圖4示出了包括主鎖存器和從鎖存器的MCML保留觸發(fā)器的一些實(shí)施例，主鎖存器進(jìn)一步包括下拉電路，從鎖存器進(jìn)一步包括電源開關(guān)。圖5示出了被配置為保留寄存器部件的保留觸發(fā)器的通用形式的一些實(shí)施例。圖6示出了被配置成在斷電模式期間保留寄存器部件的MCML架構(gòu)中的高使能保留鎖存器電路的一些實(shí)施例。圖7示出了被配置成在斷電模式期間保留寄存器部件的MCML架構(gòu)中的低使能保留鎖存器電路的一些實(shí)施例。圖8示出了保留鎖存器應(yīng)用的一些實(shí)施例，其包括連接至?xí)r鐘緩沖器的圖6中的高使能保留鎖存器電路中的上拉路徑和下拉路徑。圖9示出了被配置為保留寄存器部件的保留鎖存器的通用形式的一些實(shí)施例。圖10A至圖10C示出了連接至電源門控架構(gòu)的電流鏡的一些實(shí)施例，其中電源門控結(jié)構(gòu)包括被配置為在斷電模式中禁止功耗的一個(gè)或多個(gè)電源開關(guān)。圖11A至圖11B示出了使MCML觸發(fā)器上電和斷電的方法的一些實(shí)施例。圖12A至圖12D示出了MCML保留觸發(fā)器的一些實(shí)施例的時(shí)序圖。圖13示出了用于芯片部件的電源門控的MCML保留鎖存器/觸發(fā)器應(yīng)用的一些實(shí)施例。圖14示出了用于芯片邏輯和時(shí)鐘緩沖器的電源門控的MCML保留鎖存器/觸發(fā)器應(yīng)用的一些實(shí)施例。具體實(shí)施方式參考附圖對(duì)本文進(jìn)行描述，其中，類似參考數(shù)字在文中通常用于表示類似元件，并且各種結(jié)構(gòu)不一定按比例繪制。在下面的描述中，為了說明的目的，為了幫助理解提出了許多具體描述。然而，很明顯的是，對(duì)本領(lǐng)域技術(shù)人員來說，可以用這些具體描述的較少方面來實(shí)施本文所述的一個(gè)或多個(gè)方面。在其他情況下，為了幫助理解以框圖形式示出了已知結(jié)構(gòu)和器件。對(duì)于下一代微處理器，半導(dǎo)體集成電路(IC)部件的摩爾定律按比例縮小在器件速度、功耗以及管芯面積之間做出折中。相對(duì)于邏輯部件(例如，AND、NAND、XOR、XNOR等)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)邏輯方式以及形成基于半導(dǎo)體的微處理器的千兆赫(GHz)范圍應(yīng)用的IC部件的主從觸發(fā)器，金屬氧化物半導(dǎo)體(MOS)電流模邏輯(MCML)方式表現(xiàn)出最低功耗。雖然MCML邏輯方式相對(duì)于CMOS邏輯方式降低了功耗，但是需要持續(xù)的措施來進(jìn)一步降低MCML邏輯器件的動(dòng)態(tài)/靜態(tài)功耗。因此，本發(fā)明涉及降低MCML邏輯器件的動(dòng)態(tài)/靜態(tài)功耗的器件和方法。為了在斷電模式期間保留寄存器內(nèi)容，公開了MCML保留鎖存器和觸發(fā)器。MCML架構(gòu)中的保留鎖存器電路用于在斷電模式期間保留關(guān)鍵的寄存器內(nèi)容，其中，包括時(shí)鐘樹路徑上的時(shí)鐘緩沖器的組合邏輯電路被斷電以降低動(dòng)態(tài)/靜態(tài)功耗。MCML保留觸發(fā)器包括主鎖存器和從鎖存器，其中電源開關(guān)被添加至主鎖存器以在斷電模式期間使主鎖存器斷電。從鎖存器包括下拉電路，其在斷電模式期間保持有效，從而能夠使從鎖存器以合適的電壓電平保留數(shù)據(jù)。還公開了其他器件和方法。圖1A示出了MCML緩沖器100A的基本功能。MCML緩沖器100A包括：第一負(fù)載電阻器102A，進(jìn)一步包括負(fù)載電阻值RL；以及第二負(fù)載電阻器102B，進(jìn)一步包括負(fù)載電阻值RL。第一負(fù)載電阻器102A和第二負(fù)載電阻器102B可進(jìn)一步包括PMOS晶體管，其中可通過改變PMOS的尺寸調(diào)節(jié)負(fù)載阻值RL。MCML緩沖器100A進(jìn)一步包括具有互補(bǔ)輸入信號(hào)I和(以下以“I_bar”表示，并且其他反相互補(bǔ)信號(hào)也類似表示)、互補(bǔ)輸出信號(hào)OUT和(即，OUT_bar)的差分下拉網(wǎng)絡(luò)104以及具有偏置電流值Ibias的恒流源108。差分下拉網(wǎng)絡(luò)104進(jìn)一步包括接收輸入信號(hào)I的第一NMOS晶體管106A以及接收反相輸入信號(hào)I_bar的第二NMOS晶體管106B。恒流源108提供從電壓源VDD110至地VSS112的電流路徑。對(duì)于高電平輸入信號(hào)I，第一NMOS晶體管106A從源極至漏極導(dǎo)通，允許電流從電壓源VDD110流向地電源VSS112。因此，I_bar為低電平，使得第二NMOS晶體管106B處于截止?fàn)顟B(tài)。這將輸出信號(hào)OUT拉至高電平，并將反相信號(hào)OUT_bar拉至低電平。MCML緩沖器100A的總功耗等于偏置電流值Ibias與電壓源VDD110值的乘積：Power＝Ibias×VDD電流源108可包括NMOS晶體管，其中可通過調(diào)節(jié)NMOS晶體管的柵極電壓以及設(shè)置負(fù)載電阻值RL來控制偏置電流值Ibias。與傳統(tǒng)CMOS電路中功耗線性依賴于工作頻率不同，MCML邏輯電路中消耗的功率隨電源VDD線性變化，并且基本上與工作頻率無關(guān)。圖1B示出了MCML反相器100B的基本功能。MCML反相器100B的結(jié)構(gòu)與MCML緩沖器100A的結(jié)構(gòu)相同，其中互補(bǔ)輸出信號(hào)OUT和OUT_bar被顛倒。結(jié)果，對(duì)于MCML反相器100B，高電平輸入信號(hào)I將輸出信號(hào)OUT拉至低電平，并且所得到的低電平反相輸入信號(hào)I_bar將反相信號(hào)OUT_bar拉至高電平。圖1C示出了MCML緩沖器100C的基本功能，其中MCML緩沖器100A增加了第三NMOS晶體管106C，其被配置為用作MCML緩沖器100C的電源門。Power_off信號(hào)控制第三NMOS晶體管106C的柵極，其中高Power_off值允許電流從電壓源VDD110流向地電源VSS112，使得MCML緩沖器100C用作MCML緩沖器100A。包括低電平Power_off值的斷電模式阻止電流從電壓源VDD110流向地電源VSS112，使得MCML緩沖器100C在斷電模式期間的總功耗近似為零。圖2示出了包括主鎖存器202和從鎖存器204的MCML保留觸發(fā)器200的一些實(shí)施例，其中主鎖存器202和從鎖存器204都包括動(dòng)態(tài)鎖存器(D鎖存器)，并且它們被級(jí)聯(lián)從而形成邊沿觸發(fā)主-從D觸發(fā)器。主鎖存器202進(jìn)一步包括被配置為接收第一輸入信號(hào)D的第一NMOS晶體管210A以及被配置為接收反相第一輸入信號(hào)D_bar的第二NMOS晶體管210B。第三NMOS晶體管210C和第四NMOS晶體管210D包括被配置為保留主鎖存器202內(nèi)的數(shù)據(jù)的第一交叉連接的NMOS晶體管結(jié)構(gòu)212A，其中第三NMOS晶體管210C輸出反相中間輸出信號(hào)D2_bar，其用作從鎖存器204的反相第二輸入信號(hào)。第四NMOS晶體管210D輸出中間輸出信號(hào)D2，其用作從鎖存器204的第二輸入信號(hào)。主鎖存器202進(jìn)一步包括低使能動(dòng)態(tài)鎖存器，其中被第六NMOS晶體管210F接收的反相時(shí)鐘信號(hào)(CLK_bar)的下降時(shí)鐘沿允許第一輸入信號(hào)D被主鎖存器202接收并且被存儲(chǔ)在第一交叉連接的NMOS晶體管結(jié)構(gòu)212A中直到下一個(gè)下降時(shí)鐘沿到來。時(shí)鐘信號(hào)(CLK)被第五NMOS晶體管210E接收。注意，對(duì)于MCML保留觸發(fā)器200來說，在CLK和CLK_bar的給定狀態(tài)中，主鎖存器202與從鎖存器204隔離，使得一個(gè)鎖存器的變化不影響另一個(gè)鎖存器。類似地，從鎖存器204進(jìn)一步包括被配置為接收中間輸出信號(hào)D2的第七NMOS晶體管210G和被配置為接收反相中間輸出信號(hào)D2_bar的第八NMOS晶體管210H。第九NMOS晶體管210I和第十NMOS晶體管210J包括被配置為保留從鎖存器204內(nèi)數(shù)據(jù)的第二交叉連接的NMOS晶體管結(jié)構(gòu)212B，其中第九NMOS晶體管210I輸出MCML保留觸發(fā)器200的反相輸出信號(hào)OUT_bar，并且第十NMOS晶體管210J輸出輸出信號(hào)OUT。對(duì)第二交叉連接的NMOS晶體管結(jié)構(gòu)212B進(jìn)行配置，使得輸出信號(hào)OUT控制第九NMOS晶體管210I的“導(dǎo)通”和“截止”狀態(tài)。第七NMOS晶體管210G的“導(dǎo)通”和“截止”狀態(tài)和第九NMOS晶體管210I的狀態(tài)控制反相輸出信號(hào)OUT_bar。從鎖存器204進(jìn)一步包括高使能動(dòng)態(tài)鎖存器，其中被第十二NMOS晶體管210L接收的時(shí)鐘信號(hào)(CLK)的上升時(shí)鐘沿使得中間輸出信號(hào)D2被從鎖存器204接收并且被存儲(chǔ)在第二交叉連接的NMOS晶體管結(jié)構(gòu)212B中直到下一個(gè)上升時(shí)鐘沿到來。注意，第五NMOS晶體管210E和第六NMOS晶體管210F的CLK和CLK_bar輸入被配置成與第十一NMOS晶體管210K和第十二NMOS晶體管210L的CLK和CLK_bar輸入相反，這分別區(qū)分了主鎖存器202和從鎖存器204的上升沿和下降沿動(dòng)作。主鎖存器202進(jìn)一步包括被配置成在MCML保留觸發(fā)器200的斷電模式期間禁止電流從電壓源VDD流向地電源VSS122以使主鎖存器202不產(chǎn)生功耗的電源開關(guān)206，其中通過Power_off信號(hào)控制電源開關(guān)206。從鎖存器204進(jìn)一步包括下拉電路208，其包括被配置為接收Power_off信號(hào)的第十三NMOS晶體管210M，并且斷電模式包括高Power_off值使CLK信號(hào)從第十二NMOS晶體管210L轉(zhuǎn)移至地電源VSS112，并且低Power_off值使CLK信號(hào)被第十二NMOS晶體管210L接收。下拉電路被進(jìn)一步配置為使從鎖存器204在斷電模式期間以恒定的電壓電平保持存儲(chǔ)的數(shù)據(jù)。因此，D2和D2_bar的電壓電平在斷電模式期間是不相關(guān)的。注意，雖然圖2實(shí)施例中的下拉電路208包括第十三NMOS晶體管210M，但是通常下拉電路208可以是將從鎖存器204的CLK輸入拉至低電平的任何電路。進(jìn)一步注意，許多用于邊沿觸發(fā)的觸發(fā)器的其他觸發(fā)器拓?fù)浣Y(jié)構(gòu)可與電源開關(guān)206和下拉電路208共同使用以在斷電模式下實(shí)現(xiàn)功率節(jié)省和數(shù)據(jù)保持。圖3示出了包括連接至差分輸入時(shí)鐘緩沖器302的圖2中的MCML保留觸發(fā)器200的緩沖MCML保留觸發(fā)器300的下拉路徑306和上拉路徑308的一些實(shí)施例。從電壓源VDD110經(jīng)第二負(fù)載電阻器304B至MCML保留觸發(fā)器200中的第十二NMOS晶體管210L建立下拉路徑306。通過第二負(fù)載電阻器304B和第十三NMOS晶體管210M控制來自VDD110的電流。在斷電模式期間，電源開關(guān)316用作包括第一緩沖NMOS晶體管312和第二緩沖NMOS晶體管314的差分下拉網(wǎng)絡(luò)310的電源門，使得第一緩沖NMOS晶體管312和第二緩沖NMOS晶體管314處于“截止”狀態(tài)，其中柵極電流近似為零并且沒有電流從漏極流向源極。對(duì)于上拉路徑308，因?yàn)榻茮]有電流流經(jīng)電阻器304A，所以電阻器304A的壓降近似為零。結(jié)果，CLK_bar的電壓電平近似為VDD。類似地，從電壓源VDD110經(jīng)第一負(fù)載電阻器304A至MCML保留觸發(fā)器200中的第十一NMOS晶體管210K建立上拉路徑308。圖4示出了包括主鎖存器402和從鎖存器404的MCML保留觸發(fā)器400的一些實(shí)施例。MCML保留觸發(fā)器400與圖2中的MCML保留觸發(fā)器200相同，除了電源開關(guān)206和下拉電路208的位置相對(duì)于圖2是相反的。主鎖存器402包括下拉電路208，其被配置為在斷電模式期間接收Power_off信號(hào)以將CLK_bar信號(hào)轉(zhuǎn)移至地電源VSS112，并且使主鎖存器402以恒定的電壓電平保留存儲(chǔ)的數(shù)據(jù)。從鎖存器404包括電源開關(guān)206，其被配置成在MCML保留觸發(fā)器400的斷電模式期間使電流不能從電壓源VDD110流向地電源VSS112從而使從鎖存器404不產(chǎn)生功耗，其中電源開關(guān)206被Power_off信號(hào)控制。圖5示出了被配置為保留寄存器部件的保留觸發(fā)器500的通用形式的一些實(shí)施例，包括：MCML觸發(fā)器電路502，其可進(jìn)一步包括任何觸發(fā)器結(jié)構(gòu)；電源開關(guān)504，分別連接至MCML觸發(fā)器電路502的主鎖存器或從鎖存器，并且被配置成不能使電流流出恒流源以分別使主鎖存器或從鎖存器不產(chǎn)生功耗；以及下拉電路506，分別連接至從鎖存器或主鎖存器，并且被配置成接收Power_off信號(hào)，以在斷電模式期間引導(dǎo)下拉電路506將時(shí)鐘信號(hào)CLK從從鎖存器或主鎖存器(其中存儲(chǔ)寄存器內(nèi)容)轉(zhuǎn)移至VSS112。下拉電路506進(jìn)一步被配置為能夠使從鎖存器或主鎖存器能夠在斷電模式期間以恒定的電壓電平保持存儲(chǔ)的數(shù)據(jù)。在一些實(shí)施例中，保留觸發(fā)器500進(jìn)一步包括主鎖存器，主鎖存器被配置成接收差分輸入數(shù)據(jù)信號(hào)D和D_bar以及時(shí)鐘信號(hào)CLK和反相時(shí)鐘信號(hào)CLK_bar，并且將差分中間輸出數(shù)據(jù)傳輸至從鎖存器，其中從鎖存器被配置成從保留觸發(fā)器500傳輸差分輸出數(shù)據(jù)OUT和OUT_bar。圖6示出了被配置成在斷電模式期間保留寄存器部件的MCML架構(gòu)602中的高使能保留鎖存器電路600的一些實(shí)施例。在斷電模式期間，包括MCML架構(gòu)602內(nèi)的時(shí)鐘樹路徑上的時(shí)鐘緩沖器的MCML架構(gòu)602中所有的組合邏輯電路都被斷電以降低動(dòng)態(tài)/靜態(tài)功耗。高使能保留鎖存器電路600與圖2中的從鎖存器204類似。高使能保留鎖存器電路600包括被配置為接收MCML架構(gòu)602的輸出信號(hào)D的第一NMOS晶體管604A的第一柵極，以及被配置為接收MCML架構(gòu)602的反相輸出信號(hào)D_bar的第二NMOS晶體管604B的第二柵極。輸出信號(hào)D和反相輸出信號(hào)D_bar被存儲(chǔ)在包括第三NMOS晶體管604C和第四NMOS晶體管604D的交叉連接的NMOS結(jié)構(gòu)606中。對(duì)高使能保留鎖存器電路600進(jìn)行配置，使得第一NMOS晶體管604A的第一漏極和第三NMOS晶體管604C的第三漏極相互連接并連接至高使能保留鎖存器電路600的反相輸出信號(hào)OUT_bar、第一負(fù)載電阻608A(其還連接至電壓源VDD110)和第四NMOS晶體管604D的第四柵極。第一NMOS晶體管604A的第一源極連接至第五NMOS晶體管604E的第五漏極以及第二NMOS晶體管604B的第二源極。對(duì)高使能保留鎖存器電路600進(jìn)行進(jìn)一步配置，使得第二NMOS晶體管604B的第二漏極和第四NMOS晶體管604D的第四漏極相互連接并連接至高使能保留鎖存器電路600的輸出...