專利名稱：跨阻抗放大器、集成電路和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種跨阻抗放大器、集成電路和系統(tǒng)。
背景技術(shù)：
跨阻抗放大器將輸入電流轉(zhuǎn)換成輸出電壓。在專利文獻(xiàn)I中描述了包括這種跨阻抗放大器的電流-電壓轉(zhuǎn)換器。在專利文獻(xiàn)I中描述的電流-電壓轉(zhuǎn)換器支持多個(gè)頻率信號(hào)并且具有多個(gè)跨阻抗放大器，每個(gè)跨阻抗放大器提供有運(yùn)算放大器和反饋電阻器。跨阻抗放大器中的每個(gè)的反饋電阻器的電阻值對(duì)于支持的頻帶是優(yōu)化的。引文列表
專利文獻(xiàn)專利文獻(xiàn)I :日本專利申請(qǐng)?zhí)亻_(kāi)No. Hl 1-8806
發(fā)明內(nèi)容
技術(shù)問(wèn)題在上述電流-電壓轉(zhuǎn)換器中，反饋電阻器的一端連接到輸入節(jié)點(diǎn)。這可以增大輸入節(jié)點(diǎn)的寄生電容。也就是說(shuō)，反饋電阻器和用于連接反饋電阻器的輸入節(jié)點(diǎn)的配線長(zhǎng)度的寄生電容可以增加寄生電容。本發(fā)明的一方面提供可以減小輸入節(jié)點(diǎn)的寄生電容的跨阻抗放大器、集成電路和系統(tǒng)。本發(fā)明的這一方面可以用于易受寄生電容的沖擊影響的IOGbps或更大的傳輸帶，并且可以用于例如傳輸帶在10. 3Gbps和I. 25Gbps之間切換的多速率PON系統(tǒng)。問(wèn)題的解決方案本發(fā)明的一方面涉及集成電路。根據(jù)一個(gè)實(shí)施例的集成電路包括第一跨阻抗放大器和第二跨阻抗放大器。第一跨阻抗放大器包括輸入晶體管、第一晶體管、第一電阻和開(kāi)關(guān)。輸入晶體管連接到輸入節(jié)點(diǎn)。第一晶體管與輸入晶體管以級(jí)聯(lián)方式耦合。第一電阻器具有第一端和第二端。第一電阻器的第一端連接到輸入節(jié)點(diǎn)。第一電阻器的第二端連接到第一跨阻抗放大器的反饋節(jié)點(diǎn)。在一個(gè)實(shí)施例中，反饋節(jié)點(diǎn)是第一跨阻抗放大器的輸出節(jié)點(diǎn)。開(kāi)關(guān)使第一跨阻抗放大器在啟用狀態(tài)和禁用狀態(tài)之間切換。第二跨阻抗放大器包括輸入晶體管、第二晶體管、第一電阻器、第二電阻器和開(kāi)關(guān)。第二跨阻抗放大器與第一跨阻抗放大器共享輸入晶體管和第一電阻器。第二晶體管與輸入晶體管以級(jí)聯(lián)方式耦合。第二電阻器具有第一端和第二端。開(kāi)關(guān)使第二跨阻抗放大器在啟用狀態(tài)和禁用狀態(tài)之間切換。第二電阻器的第一端連接到第一電阻器的第二端。第二電阻器的第二端連接到第二跨阻抗放大器的反饋節(jié)點(diǎn)。在集成電路中，第一電阻器和第二電阻器串聯(lián)連接，以配置第二跨阻抗放大器的反饋電阻器。由此，僅第一電阻器的第一端連接到輸入節(jié)點(diǎn)。從而，集成電路防止寄生電容隨著所連接反饋電阻器的數(shù)目增加而增加。另外，由于可以減小包括輸入節(jié)點(diǎn)的配線的長(zhǎng)度，所以防止了輸入節(jié)點(diǎn)處寄生電容和寄生電感的增加。結(jié)果，提高了跨阻抗放大器的性能。另外，由于輸入節(jié)點(diǎn)處的寄生電容小，所以可以加寬跨阻抗放大器的帶寬。另外，由于跨阻抗放大器的帶寬變寬，所以可以增加反饋電阻值，以增強(qiáng)增益和降低噪聲。另外，通過(guò)減小寄生電感，可以防止跨阻抗放大器的頻率性質(zhì)中的不希望的峰值。另外，由于第二跨阻抗放大器的反饋電阻器的電阻值是第一電阻器的電阻值和第二電阻器的電阻值的和，所以可以減小第二電阻器的電阻值。結(jié)果，可以減小第二電阻器的尺寸，以減小其安裝面積。在一個(gè)實(shí)施例中，集成電路可以提供有控制邏輯?？刂七壿嬒虻谝豢缱杩狗糯笃鞯拈_(kāi)關(guān)和第二跨阻抗放大器的開(kāi)關(guān)提供控制信號(hào)?？刂菩盘?hào)將第一跨阻抗放大器和第二跨阻抗放大器之一設(shè)定為啟用狀態(tài)，并將第一跨阻抗放大器和第二跨阻抗放大器中的另一個(gè)設(shè)定為禁用狀態(tài)。在一個(gè)實(shí)施例中，集成電路可以具有以第一方向順序地布置的第一區(qū)域、第二區(qū)域和第三區(qū)域；以及在與第一方向相交的第二方向上、與第一至第三區(qū)域相鄰的第四區(qū)域。在集成電路中，包括輸入節(jié)點(diǎn)的配線可以提供在第一區(qū)域中；輸入晶體管、第一晶體管、第一跨阻抗放大器的開(kāi)關(guān)、第二晶體管和第二跨阻抗放大器的開(kāi)關(guān)可以提供在第二區(qū)域中；第一電阻器可以提供在第一區(qū)域和第四區(qū)域之一中；第二電阻器可以提供在第三區(qū)域和第 四區(qū)域之一中，并且連接第一電阻器的第二端和第二電阻器的第一端可以延伸通過(guò)第四區(qū)域。在其中第二電阻器提供在第三區(qū)域中的情況下，連接第一電阻器的第二端和第二電阻器的第一端的配線可以延伸通過(guò)第三區(qū)域以及第四區(qū)域。在這種結(jié)構(gòu)中，第二電阻器和連接第一電阻器和第二電阻器的配線可以提供在除了第一區(qū)域之外的區(qū)域中。由此，第一區(qū)域的寬度可以在第一方向上減小。結(jié)果，可以減小輸入節(jié)點(diǎn)的寄生電容。本發(fā)明的另一方面提供一種跨阻抗放大器，所述跨阻抗放大器包括第一跨阻抗放大器和第二跨阻抗放大器。本發(fā)明的又一方面提供包括在任一實(shí)施例中的集成電路和電流源的系統(tǒng)。發(fā)明的有益效果如上所述，本發(fā)明提供了能夠減小輸入節(jié)點(diǎn)的寄生電容的跨阻抗放大器、集成電路和系統(tǒng)。


圖I是根據(jù)一個(gè)實(shí)施例的跨阻抗放大器的電路圖；圖2示出了根據(jù)一個(gè)實(shí)施例的跨阻抗放大器的布局圖；圖3是示出根據(jù)另一實(shí)施例的跨阻抗放大器的電路圖；圖4是根據(jù)另一實(shí)施例的跨阻抗放大器的電路圖；圖5示出了說(shuō)明根據(jù)一個(gè)實(shí)施例的跨阻抗放大器的布局圖；圖6是示出根據(jù)另一實(shí)施例的跨阻抗放大器的電路圖；以及圖7示出了根據(jù)一個(gè)實(shí)施例的光檢測(cè)系統(tǒng)。
具體實(shí)施例方式下面參考附圖來(lái)說(shuō)明各個(gè)實(shí)施例。圖I是根據(jù)一個(gè)實(shí)施例的跨阻抗放大器的電路圖。圖I中所示的跨阻抗放大器被配置為集成電路10。集成電路10具有第一跨阻抗放大器12和第二跨阻抗放大器14。例如，第一跨阻抗放大器12支持lOGb/s (每秒吉比特)信號(hào)，而第二跨阻抗放大器14支持lGb/s信號(hào)。集成電路10進(jìn)一步包括控制邏輯16。第一跨阻抗放大器12包括輸入晶體管Q0、第一晶體管Ql_l和第一電阻器RFl。輸入晶體管QO和第一晶體管Ql_l，例如，是npn雙極結(jié)型晶體管。第一跨阻抗放大器12可以進(jìn)一步包括電阻器R1、電容器Cl和晶體管SW1_1、SW2_U Q2_l和Q3_l。晶體管Sffl_l和SW2_1，例如，是MOS開(kāi)關(guān)。晶體管Q2_l和Q3_l，例如，是npn雙極結(jié)型晶體管。在第一跨阻抗放大器12中，輸入晶體管Q0、第一晶體管Ql_l和電阻器Rl構(gòu)造第一級(jí)聯(lián)放大器。輸入晶體管QO的基極連接到輸入端子IN。輸入晶體管QO的發(fā)射極與地耦合。輸入晶體管QO的集電極連接到第一晶體管Ql_l的發(fā)射極。第一晶體管Ql_l的集電極連接到電阻器Rl的第一端。
電阻器Rl的第二端連接到晶體管SW1_1。具體地，電阻器Rl的第二端連接到晶體管SW1_1的漏極。晶體管SW1_1的源極連接到電源(例如，Vdd ( 3. 3V)和晶體管Q2_l的集電極。晶體管Ql_l的集電極還連接到晶體管SW2_1和Q2_l。具體地，晶體管Ql_l的集電極連接到晶體管SW2_1的漏極，并且連接到晶體管Q2_l的基極。晶體管SW2_1的源極耦合到地。晶體管Q2_l的發(fā)射極連接到晶體管Q3_l的集電極。晶體管Q3_l的發(fā)射極耦合到地。在一個(gè)實(shí)施例中，晶體管Q3_l的發(fā)射極可以通過(guò)電阻器耦合到地。在第一跨阻抗放大器12中，與晶體管Q2_l的發(fā)射極和晶體管Q3_l的集電極之間的節(jié)點(diǎn)相連接的節(jié)點(diǎn)NI構(gòu)造反饋節(jié)點(diǎn)。節(jié)點(diǎn)NI還連接到輸出端子0UT1，由此用作輸出節(jié)點(diǎn)。另外，第一電阻器RFl的第一端連接到輸入節(jié)點(diǎn)NO，所述輸入節(jié)點(diǎn)NO存在于第一跨阻抗放大器12中的輸入晶體管QO的基極和輸入端子IN之間。第一電阻器RFl的第二端連接到節(jié)點(diǎn)NI。由此，第一電阻器RFl是第一跨阻抗放大器12的反饋電阻器。在第一跨阻抗放大器12中，電容器Cl提供為與第一電阻器RFl并聯(lián)。下面說(shuō)明第二跨阻抗放大器14。第二跨阻抗放大器14包括輸入晶體管Q0、第二晶體管Ql_2和第二電阻器RF2。第二晶體管Ql_2例如是npn雙極結(jié)型晶體管。第二跨阻抗放大器14可以進(jìn)一步包括電阻器R2、電容器C2和晶體管SW1_2、Sff2_2, Q2_2和Q3_2。晶體管Sffl_2和SW2_2例如是MOS開(kāi)關(guān)。晶體管Q2_2和Q3_2例如是npn雙極結(jié)型晶體管。在第二跨阻抗放大器14中，輸入晶體管Q0、第二晶體管Ql_2和電阻器R2構(gòu)造第二級(jí)聯(lián)放大器。第二晶體管Ql_2的發(fā)射極連接到輸入晶體管QO的集電極。第二晶體管Ql_2的集電極連接到電阻器R2的第一端。電阻器R2的第二端連接到晶體管SW1_2。具體地，電阻器R2的第二端連接到晶體管SW1_2的漏極。晶體管SW1_2的源極連接到電源(例如，Vdd ( 3. 3V)和晶體管Q2_2的集電極。晶體管Ql_2的集電極還連接到晶體管SW2_2和Q2_2。具體地，晶體管Ql_2的集電極連接到晶體管SW22的漏極，并連接到晶體管Q2_2的基極。晶體管SW2_2的源極連接到地。晶體管Q2_2的發(fā)射極連接到晶體管Q3_2的集電極。晶體管Q3_2的發(fā)射極連接到地。在一個(gè)實(shí)施例中，晶體管Q3_2的發(fā)射極可以通過(guò)電阻器連接到地。在第二跨阻抗放大器14中，與晶體管Q2_2的發(fā)射極和晶體管Q3_2的集電極之間的節(jié)點(diǎn)相連接的節(jié)點(diǎn)N2構(gòu)造反饋節(jié)點(diǎn)。節(jié)點(diǎn)N2連接到輸出端子0UT2，由此用作輸出節(jié)點(diǎn)。第二電阻器RF2的第一端連接到第一電阻器RFl的第二端，具體地為反饋節(jié)點(diǎn)NI。第二電阻器RF2的第二端連接到節(jié)點(diǎn)N2。電容器C2被提供成與第二電阻器RF2并聯(lián)。在第二跨阻抗放大器14中，第一電阻器Rl和第二電阻器R2的串聯(lián)連接構(gòu)造第二跨阻抗放大器14的反饋電阻器?？刂七壿?6向第一跨阻抗放大器12和第二跨阻抗放大器14提供控制信號(hào)。具體地，控制邏輯16向第一跨阻抗放大器12的晶體管Q 1_1、Sff 1_U SW2_1和Q3_l提供控 制信號(hào)，以及向第二跨阻抗放大器14的晶體管Ql_2、SW1_2、SW2_2和Q3_2提供控制信號(hào)。由此，控制邏輯16啟用第一跨阻抗放大器12和第二跨阻抗放大器14之一，并且禁用另一個(gè)。為了啟用第一跨阻抗放大器12，控制邏輯16提供使晶體管叭_1、03_1和SW1_1啟用并且使晶體管SW2_1禁用的信號(hào)。為了啟用晶體管Ql_l和Q3_l，控制邏輯16向晶體管Ql_l的基極和晶體管Q3_l的基極施加高電壓(例如，I. 2V)。為了啟用晶體管SW1_1，控制邏輯16向晶體管SW1_1的柵極提供將晶體管SW1_1設(shè)定為“導(dǎo)通”的信號(hào)。在其中晶體管SW1_1為PMOS開(kāi)關(guān)的情況下，將晶體管SW1_1設(shè)定為“導(dǎo)通”的信號(hào)為諸如OV的低電壓。為了禁用晶體管SW2_1，控制邏輯16向晶體管SW2_1的柵極提供將晶體管SW2_1設(shè)定為“關(guān)閉”的信號(hào)。在其中晶體管SW2_1為NMOS開(kāi)關(guān)的情況下，將晶體管SW2_1設(shè)定為“關(guān)閉”的信號(hào)為諸如OV的低電壓。當(dāng)?shù)谝豢缱杩狗糯笃?2啟用時(shí)，第一跨阻抗放大器12以第一速率將在節(jié)點(diǎn)NO處接收的輸入電流信號(hào)轉(zhuǎn)化為輸出端子OUTl處的輸出電壓信號(hào)。在啟用狀態(tài)中，電壓產(chǎn)生在電阻器Rl和晶體管Ql_l之間的節(jié)點(diǎn)BI處和節(jié)點(diǎn)NI處。節(jié)點(diǎn)NI處的電壓對(duì)應(yīng)于輸出電壓信號(hào)。為了禁用第一跨阻抗放大器12，控制邏輯16提供使晶體管叭_1、03_1和SW1_1禁用并且使晶體管SW2_1啟用的信號(hào)。為了禁用晶體管Ql_l和Q3_l，控制邏輯16向晶體管Ql_l的基極和晶體管Q3_l的基極施加低電壓(例如，0V)。為了禁用晶體管SW1_1，控制邏輯16向晶體管SW1_1的柵極提供將晶體管SW1_1設(shè)定為“關(guān)閉”的信號(hào)。在其中晶體管SW1_1為PMOS開(kāi)關(guān)的情況下，將晶體管SW1_1設(shè)定為“關(guān)閉”的信號(hào)為諸如Vdd的高電壓。為了啟用晶體管SW2_1，控制邏輯16向晶體管SW2_1的柵極提供將晶體管SW2_1設(shè)定為“導(dǎo)通”的信號(hào)。在其中晶體管SW2_1為NMOS開(kāi)關(guān)的情況下，將晶體管SW2_1設(shè)定為“導(dǎo)通”的信號(hào)為高電壓Vdd。當(dāng)?shù)谝豢缱杩狗糯笃?2禁用時(shí)，節(jié)點(diǎn)BI耦合到地，并且節(jié)點(diǎn)NI具有高阻抗。為了啟用第二跨阻抗放大器14，控制邏輯16提供使晶體管Q 12、Q3_2和SW1_2啟用并且使晶體管SW2_2禁用的信號(hào)。為了啟用晶體管Ql_2和Q3_2，控制邏輯16向晶體管Ql_2的基極和晶體管Q3_2的基極施加高電壓(例如，I. 2V)。為了啟用晶體管SW1_2，控制邏輯16向晶體管SW1_2的柵極提供將晶體管SW1_2設(shè)定為“導(dǎo)通”的信號(hào)。在其中晶體管SW1_2為PMOS開(kāi)關(guān)的情況下，將晶體管SW1_2設(shè)定為“導(dǎo)通”的信號(hào)為諸如OV的低電壓。為了禁用晶體管SW2_2，控制邏輯16向晶體管SW2_2的柵極提供將晶體管SW2_2設(shè)定為“關(guān)閉”的信號(hào)。在其中晶體管SW2_2為NMOS開(kāi)關(guān)的情況下，將晶體管SW2_2設(shè)定為“關(guān)閉”的信號(hào)為諸如OV的低電壓。當(dāng)?shù)诙缱杩狗糯笃?4啟用時(shí)，第二跨阻抗放大器14以第二速率將在節(jié)點(diǎn)NO處接收的輸入電流信號(hào)轉(zhuǎn)化為輸出端子0UT2處的輸出電壓信號(hào)。在啟用狀態(tài)中，電壓產(chǎn)生在電阻器R2和晶體管Ql_2之間的節(jié)點(diǎn)B2處和節(jié)點(diǎn)N2處。在節(jié)點(diǎn)N2處的電壓對(duì)應(yīng)于輸出電壓信號(hào)。 為了禁用第二跨阻抗放大器14，控制邏輯16提供使晶體管Q1_2、Q3_2和SW1_2禁用并且使晶體管SW2_2啟用的信號(hào)。為了禁用晶體管Ql_2和Q3_2，控制邏輯16向晶體管Ql_2的基極和晶體管Q3_2的基極施加低電壓(例如，0V)。為了禁用晶體管SW1_2，控制邏輯16向晶體管SW1_2的柵極提供將晶體管SW1_2設(shè)定為“關(guān)閉”的信號(hào)。在其中晶體管SW1_2為PMOS開(kāi)關(guān)的情況下，將晶體管SW1_2設(shè)定為“關(guān)閉”的信號(hào)為諸如Vdd的高電壓。為了啟用晶體管SW2_2，控制邏輯16向晶體管SW2_2的柵極提供將晶體管SW2_2設(shè)定為“導(dǎo)通”的信號(hào)。在其中晶體管SW2_2為NMOS開(kāi)關(guān)的情況下，將晶體管SW2_2設(shè)定為“導(dǎo)通”的信號(hào)為諸如Vdd的高電壓。在第二跨阻抗放大器14的禁用狀態(tài)，節(jié)點(diǎn)B2耦合到地，并且節(jié)點(diǎn)N2具有高阻抗。在上述集成電路10中，第二跨阻抗放大器14的反饋電阻器通過(guò)串聯(lián)連接第一電阻器RFl和第二電阻器RF2來(lái)限定。因此，僅第一電阻器RFl的第一端連接到輸入節(jié)點(diǎn)NO，由此減少了連接到輸入節(jié)點(diǎn)NO的反饋電阻器的數(shù)目。另外，由于與輸入節(jié)點(diǎn)NO的連接數(shù)目小，所以可以減小包括輸入節(jié)點(diǎn)的配線的長(zhǎng)度。因此，減少了輸入節(jié)點(diǎn)NO處的寄生電容和寄生電感的增加。這提高了跨阻抗放大器的性能。此外，第二跨阻抗放大器14的反饋電阻器的電阻值為第一電阻器RFl的電阻值和第二電阻器RF2的電阻值的和。從而，可以減小第二電阻器RF2的電阻值，并且可以減小第二電阻器RF2的尺寸，使得可以減小其安裝面積。下面在一個(gè)應(yīng)用中說(shuō)明集成電路10中元件的常數(shù)，其中集成電路10用作在IEEE802. 3av標(biāo)準(zhǔn)中限定的10G-EP0N非對(duì)稱系統(tǒng)中的光學(xué)線路終端的跨阻抗放大器。在該系統(tǒng)中，10. 3125Gb/S上游信號(hào)和I. 25Gb/s上游信號(hào)在同一波長(zhǎng)帶中被時(shí)分復(fù)用，并且從光學(xué)網(wǎng)絡(luò)單元向光學(xué)線路終端傳送。由此，用于光學(xué)線路終端的光學(xué)接收器應(yīng)該以預(yù)定接收器靈敏度來(lái)接收具有10. 3125Gb/s和I. 25Gb/s的不同比特速率的光學(xué)信號(hào)。具體地，IEEE802. 3av中的接收器靈敏度規(guī)格，對(duì)于10. 3125Gb/s比特速率信號(hào)在10_3BER (比特誤差率)處要求-28. OdBm的接收器靈敏度，并且對(duì)于I. 25Gb/s比特速率信號(hào)在10-12BER (比特誤差率)處要求-29. 78dBm的接收器靈敏度。通常，通過(guò)使噪聲特性最小化，同時(shí)以大約70%或更大的比特速率保持帶寬，來(lái)使跨阻抗放大器的接收器靈敏度最佳化?？缱杩狗糯笃鞯膸払W通過(guò)表達(dá)式BW=A/(2 π RfCin)來(lái)表示,這里A表示放大單元的增益,Rf表示反饋電阻器的電阻值，以及Cin表示輸入電容。輸入電容Cin包括輸入晶體管QO的寄生電容、轉(zhuǎn)變?yōu)檩斎牍?jié)點(diǎn)的相位補(bǔ)償電容器(電容器Cl和/或電容器C2)的電容(S卩，(1+Α)倍)和輸入節(jié)點(diǎn)的布線電容。
在IEEE 802. 3av標(biāo)準(zhǔn)中，假定APD (雪崩光電二極管)為光接收光學(xué)器件。通常的IOG APD被估計(jì)為具有大約O. 2pF的寄生電容。如果初級(jí)晶體管QO的電容為O. 3pF，放大單元的增益A為50，相位補(bǔ)償電容器Cl的電容為10fF，以及布線電容為50fF，則輸入電容Cin為I. OpF0利用具有1000 Ω電阻值的第一電阻器RFl，第一跨阻抗放大器12由此能夠獲得7. 5GHz的帶寬。類似地，期望的是，第二跨阻抗放大器14具有900MHz或更大的帶寬，以處理I. 25Gb/s的信號(hào)。如果反饋電阻器是5000 Ω，并且相位補(bǔ)償電容器的電容是10fF，那么第二跨阻抗放大器14的帶寬就是I. 5GHz，滿足期望的帶寬。由此，第二電阻器RF2的電阻值為4000 Ω。例如，電容器C2的電容可以是50fF。下面說(shuō)明接收器靈敏度。假設(shè)第一跨阻抗放大器12對(duì)于接收10. 3125Gb/s的信號(hào)被優(yōu)化，并且在10_3的BER處具有-28. OdBm的接收器靈敏度。切換到第二跨阻抗放大器14將帶寬從7. 5GHz減小到I. 5GHz ο從而，第二跨阻抗放大器14的噪聲帶也減小了第一跨阻抗放大器12的噪聲帶的1/5倍，由此使靈敏度提高了 7dB。另外，切換到第二跨阻抗放大 器14增加了反饋電阻值，并且跨阻抗增益增加了 7dB，進(jìn)一步提高了接收器靈敏度。依據(jù)放大單元的噪聲性質(zhì)的接收器靈敏度提高大約為3至5dB。由此，在第二跨阻抗放大器14中，對(duì)于IGHz的信號(hào)，-38dBm的接收器靈敏度被估計(jì)在10_3的BER處。在使用APD作為光接收器件的情況下，10_3的BER和10_12的BER之間的接收水平差大約為6dB。由此，第二跨阻抗放大器14實(shí)現(xiàn)了在10_12的BER處-32dBm的接收器靈敏度，滿足在IEEE 802. 3av標(biāo)準(zhǔn)中限定的接收器靈敏度。在跨阻抗放大器中，增加對(duì)輸入節(jié)點(diǎn)的配線數(shù)目以支持多速率，通常會(huì)增加輸入電容Cin，并減小帶寬，如上面帶寬BW的表達(dá)式中所表示的。例如，如果在具有50的增益A和對(duì)于10. 3125Gb/s信號(hào)具有1000 Ω的反饋電阻的跨阻抗放大器中，由于對(duì)輸入節(jié)點(diǎn)的配線的數(shù)目增加，輸入電容增加了 30fF，則帶寬BW從7. 5GHz至7. 3GHz減小了 0.3GHz。為了補(bǔ)償減小的O. 2GHz的帶寬，反饋電阻值應(yīng)該從1000 Ω減小到970 Ω。反饋電阻值的這種減小使跨阻抗增益減小，并且由此將跨阻抗放大器的接收器靈敏度減小O. I至O. 2dB。同樣，輸入電容增加50fF，接收器靈敏度減小O. 2至O. 3dB。然而，本實(shí)施例的跨阻抗放大器，在沒(méi)有增加配線數(shù)目的情況下，可以支持多速率，由此能夠保持接收器靈敏度。下面說(shuō)明可以用于集成電路10的電路布局。圖2是示出根據(jù)一個(gè)實(shí)施例的跨阻抗放大器的布局的平面圖。如圖2所示，集成電路10包括區(qū)域F1、F2、F3和F4。區(qū)域F1、F2和F3在第一方向上順序布置。區(qū)域F4在與第一方向相交的第二方向上、與區(qū)域FI、F2和F3相鄰。區(qū)域Fl具有包含節(jié)點(diǎn)NO的配線。在本實(shí)施例中，第一電阻器RFl提供在區(qū)域Fl中。代替地，第一電阻器RF I也可以提供在第四區(qū)域F4中。在區(qū)域F2中，提供了放大單元Al和A2以及輸入晶體管Q0。在第二方向上，輸入晶體管QO提供在放大單元Al和A2之間。放大單元Al包括第一晶體管Ql_l、電阻器Rl和晶體管SW1_1、SW2_1、Q2_l和Q3_l。放大單元A2包括第二晶體管Ql_2、電阻器R2和晶體管 SW1_2、Sff 2_2, Q2_2 和 Q3_2。在區(qū)域F3中，提供了第二電阻器RF2。連接第二電阻器RF2和第一電阻器RFl的配線延伸通過(guò)區(qū)域F3和F4。根據(jù)圖2中示出的布局，第二電阻器RF2和連接第一電阻器RFl和第二電阻器RF2的配線可以提供在除了區(qū)域Fl之外的其他區(qū)域中。由此，可以減小在第一方向上的區(qū)域Fl的寬度。從而，可以減小輸入節(jié)點(diǎn)NO的寄生電容。第二電阻器RF2可以提供在第四區(qū)域F4中。在這種情況下，連接第一電阻器RFl和第二電阻器RF2的配線僅提供在第四區(qū)域F4中。下面說(shuō)明集成電路10的修改。圖3是示出根據(jù)另一實(shí)施例的跨阻抗放大器的電路圖。除了集成電路10的組件之外，圖3中示出的集成電路IOA還提供有輸出子電路18。輸出子電路18包括晶體管Q4_1、Q5_1、Q4_2和Q5_2。晶體管Q4_1、Q5_1、Q4_2和Q5_2例如是npn雙極結(jié)型晶體管。晶體管Q4_l的集電極連接到電源。晶體管Q4_l的基極連接到晶體管Q2_l的基極。晶體管Q4_l的發(fā)射極連接到晶體管Q5_l的集電極。晶體管Q5_l的基極連接到晶體管Q3_l的基極。晶體管Q5_l的發(fā)射極耦合到地。晶體管Q4_l與晶體管Q2_l操作相類似。晶體管Q5_l與晶體管Q3_l操作相類似。 晶體管Q4_2的集電極連接到電源。晶體管Q4_2的基極連接到晶體管Q2_2的基極。晶體管Q4_2的發(fā)射極連接到晶體管Q5_2的集電極。晶體管Q5_2的基極連接到晶體管Q3_2的基極。晶體管Q5_2的發(fā)射極耦合到地。晶體管Q4_2與晶體管Q2_2操作相類似。晶體管Q5_2與晶體管Q3_2操作相類似。晶體管Q4_l的發(fā)射極和晶體管Q5_l的集電極之間的節(jié)點(diǎn)NI’構(gòu)造第一跨阻抗放大器12的輸出節(jié)點(diǎn)，并連接到公共輸出端子OUT。晶體管Q4_2的發(fā)射極和晶體管Q5_2的集電極之間的節(jié)點(diǎn)N2’構(gòu)造第二跨阻抗放大器14的輸出節(jié)點(diǎn)，并連接到公共輸出端子OUT。由此，第一跨阻抗放大器12和第二跨阻抗放大器14可以共享輸出節(jié)點(diǎn)。下面將說(shuō)明根據(jù)又一實(shí)施例的跨阻抗放大器。圖4是根據(jù)又一實(shí)施例的跨阻抗放大器的電路圖。圖4中示出的跨阻抗放大器還構(gòu)造為集成電路10B。除了集成電路10的組件之外，集成電路IOB還提供有第三跨阻抗放大器20。第三跨阻抗放大器20包括輸入晶體管Q0、第三晶體管Ql_3和第三電阻器RF3。第三晶體管Ql_3例如是npn雙極結(jié)型晶體管。第三跨阻抗放大器20可以進(jìn)一步包括電阻器R3、電容器C3和晶體管SW1_3、Sff2_3, Q2_3和Q3_3。晶體管Sffl_3和SW2_3例如是MOS開(kāi)關(guān)。晶體管Q2_3和Q3_3例如是npn雙極結(jié)型晶體管。在第三跨阻抗放大器20中，輸入晶體管Q0、第三晶體管Ql_3和電阻器R3構(gòu)造第三級(jí)聯(lián)放大器。第三晶體管Ql_3的發(fā)射極連接到輸入晶體管QO的集電極。第三晶體管Ql_3的集電極連接到電阻器R3的第一端。電阻器R3的第二端連接到晶體管SW1_3。具體地，電阻器R3的第二端連接到晶體管SW1_3的漏極。晶體管SW1_3的源極連接到電源(例如，Vdd ( 3. 3V)和晶體管Q2_3的集電極。晶體管Ql_3的集電極還連接到晶體管SW2_3和Q2_3。具體地，晶體管Q 1_3的集電極連接到晶體管SW2_3的漏極，并且連接到晶體管Q2_3的基極。晶體管SW2_3的源極連接到地。晶體管Q2_3的發(fā)射極連接到晶體管Q3_3的集電極。晶體管Q3_3的發(fā)射極耦合到地。在一個(gè)實(shí)施例中，晶體管Q3_3的發(fā)射極可以通過(guò)電阻器耦合到地。
在第三跨阻抗放大器20中，與晶體管Q2_3的發(fā)射極和晶體管Q3_3的集電極之間的節(jié)點(diǎn)相連接的節(jié)點(diǎn)N3構(gòu)造反饋節(jié)點(diǎn)。節(jié)點(diǎn)N3還連接到輸出端子0UT3，由此用作輸出節(jié)點(diǎn)。第三電阻器RF3的第一端連接到第二電阻器RF2的第二端，具體地為反饋節(jié)點(diǎn)N2。第三電阻器RF3的第二端連接到節(jié)點(diǎn)N3。電容器C3被提供成與第三電阻器RF3并聯(lián)。在第三跨阻抗放大器20中，第一電阻器RF I、第二電阻器RF2和第三電阻器RF3串聯(lián)連接，由此構(gòu)造第三跨阻抗放大器20的反饋電阻器。在集成電路IOB中，控制邏輯16B向第一跨阻抗放大器12、第二跨阻抗放大器14和第三跨阻抗放大器20提供控制信號(hào)。由此，使第一跨阻抗放大器12、第二跨阻抗放大器14和第三跨阻抗放大器20之一啟用，并且使其他跨阻抗放大器禁用。為了啟用第三跨阻抗放大器20，控制邏輯16B提供使晶體管Ql_3、Sffl_3和Q3_3啟用和使晶體管SW2_2禁用的信號(hào)，與第一和第二跨阻抗放大器的情形相類似。為了禁用第三跨阻抗放大器20，控制邏輯16B提供使晶體管Ql_3、Sffl_3和Q3_3禁用和使晶體管·SW2_2啟用的信號(hào)，與第一和第二跨阻抗放大器的情形相類似。當(dāng)?shù)谌缱杩狗糯笃?0啟用時(shí)，第三跨阻抗放大器12以第三速率將在節(jié)點(diǎn)NO處接收的輸入電流信號(hào)轉(zhuǎn)化為輸出端子0UT3處的輸出電壓信號(hào)。在啟用狀態(tài)中，電壓產(chǎn)生在電阻器R3和晶體管Q13之間的節(jié)點(diǎn)B3處和節(jié)點(diǎn)N3上。節(jié)點(diǎn)N3處的電壓對(duì)應(yīng)于輸出電壓信號(hào)。在第三跨阻抗放大器20的禁用狀態(tài)中，節(jié)點(diǎn)B3耦合到地，并且節(jié)點(diǎn)N3具有高阻抗。根據(jù)本發(fā)明的跨阻抗放大器可以具有支持三個(gè)或更多個(gè)比特速率的多個(gè)跨阻抗放大器，如集成電路IOB所示出的。此外，前電阻器和后電阻器的串聯(lián)連接限定了后跨阻抗放大器的反饋電阻器。由此，可以減小連接到輸入節(jié)點(diǎn)NO的配線的數(shù)目。另外，可以減小作為一部分反饋電阻器的后電阻器的電阻值，并且由此可以減小后電阻器的尺寸。下面在一個(gè)應(yīng)用中說(shuō)明集成電路IOB中的元件的常數(shù)，其中第一跨阻抗放大器12支持10Gb/s信號(hào)，第二跨阻抗放大器14支持2. 48Gb/s信號(hào)，以及第三跨阻抗放大器20支持I. 24Gb/s信號(hào)。2. 48Gb/s和I. 24Gb/s的比特速率在ITU-T G. 984建議中限定為G-PON010Gb/s的比特速率被討論作為下一代PON。在集成電路10中與上述相似的布局中，如果第一電阻器RFl具有1000 Ω的電阻，并且電容器Cl具有IOfF的電容，則第一跨阻抗放大器12具有7. 5GHz的帶寬。如果第二電阻器RF2具有2000 Ω的電阻，并且電容器C2具有30fF的電容，則第二跨阻抗放大器14具有2. 5GHz的帶寬。如果第三電阻器RF3具有2000 Ω的電阻，并且電容器C3具有50fF的電容，則第三跨阻抗放大器20具有I. 5GHz的帶寬。由此，第一至第三跨阻抗放大器確保了比特速率的大約70%或更大的帶寬。下面說(shuō)明接收器靈敏度。假設(shè)第一跨阻抗放大器12的接收器靈敏度是最佳的，以便在10_3的BER處實(shí)現(xiàn)-28dBm的接收器靈敏度。在這種情形下，第二跨阻抗放大器14的反饋電阻器的電阻值是3000 Ω，其是第一跨阻抗放大器12的反饋電阻器的電阻值的三倍。由此，在第二跨阻抗放大器14中，噪聲帶是第一跨阻抗放大器12的噪聲帶的1/3倍，以及跨阻抗增益增至三倍。從而，在第二跨阻抗放大器14中，靈敏度被估計(jì)提高大約7至9dB，實(shí)現(xiàn)了在10_3的BER處-35. OdBm的接收器靈敏度。第三跨阻抗放大器20實(shí)現(xiàn)了在10_12的BER處-32. OdBm的接收器靈敏度。
下面說(shuō)明可以用于集成電路IOB的電路布局。圖5是示出根據(jù)一個(gè)實(shí)施例的跨阻抗放大器的布局的平面圖。相對(duì)于圖5中示出的電路布局，在此說(shuō)明與圖2示出的布局的不同。如圖5所示，在第二區(qū)域F2中進(jìn)一步提供了放大單元A3。放大單元A3包括第三晶體管Ql_3、電阻器R3和晶體管SW1_3、SW2_3、Q2_3和Q3_3。在第三區(qū)域F3中，進(jìn)一步提供了第三電阻器RF3。連接第三電阻器RF3和第二電阻器RF2的配線延伸通過(guò)第三區(qū)域F3。根據(jù)圖5中示出的布局，第二電阻器RF2、第三電阻器RF3、連接第一電阻器RFl和第二電阻器RF2的配線以及連接第二電阻器RF2和第三電阻器RF3的配線可以提供在除了區(qū)域Fl之外的其他區(qū)域中。由此，可以減小第一方向上的區(qū)域Fl的寬度。從而，可以減小輸入節(jié)點(diǎn)NO的寄生電容。下面說(shuō)明集成電路IOB的修改。圖6是示出根據(jù)又一實(shí)施例的跨阻抗放 大器的電路圖。除了集成電路IOB的組件之外，圖6中示出的集成電路IOC還提供有輸出子電路18C。相對(duì)于輸出子電路18C，在此說(shuō)明與輸出子電路18的不同。除了輸出子電路18的組件之外，輸出子電路18C包括晶體管Q4_3和Q5_3。晶體管Q4_3的集電極連接到電源。晶體管Q4_3的基極連接到晶體管Q2_3的基極。晶體管Q4_3的發(fā)射極連接到晶體管Q5_3的集電極。晶體管Q5_3的基極連接到晶體管Q3_3的基極。晶體管Q5_3的發(fā)射極耦合到地。晶體管Q4_3與晶體管Q2_3操作相似。晶體管Q5_3與晶體管Q3_3操作相似。晶體管Q4_3的發(fā)射極和晶體管Q5_3的集電極之間的節(jié)點(diǎn)N3’構(gòu)成第三跨阻抗放大器20的輸出節(jié)點(diǎn)。除了節(jié)點(diǎn)NI’和N2’之外，節(jié)點(diǎn)N3’還連接到公共輸出端子OUT。由此，三個(gè)或更多個(gè)跨阻抗放大器的輸出節(jié)點(diǎn)可以連接到公共輸出端子。下面說(shuō)明光學(xué)檢測(cè)系統(tǒng)，上面說(shuō)明的跨阻抗放大器或輸出電路可以用于該光學(xué)檢測(cè)系統(tǒng)。圖7示出了根據(jù)一個(gè)實(shí)施例的光學(xué)檢測(cè)系統(tǒng)。圖7中示出的系統(tǒng)30可以用于光學(xué)通訊系統(tǒng)的各種應(yīng)用。系統(tǒng)30具有光檢測(cè)器32、跨阻抗放大器34 (例如，集成電路10、10AU0B或10C)和限幅放大器36。在本實(shí)施例中，光電探測(cè)器32是電流源。光檢測(cè)器32可以是光電二極管，例如，其接收光子并響應(yīng)于其而產(chǎn)生電流信號(hào)(例如，光電流)。例如，跨阻抗放大器34從光電探測(cè)器32接收電流信號(hào)，并以多個(gè)速率中的一個(gè)速率將電流信號(hào)轉(zhuǎn)換成電壓信號(hào)。限幅放大器36接收來(lái)自跨阻抗放大器34的電壓信號(hào)，并衰減該電壓信號(hào)，例如，由此保護(hù)系統(tǒng)30中的后級(jí)免受輸入驅(qū)動(dòng)過(guò)度。雖然已在各種實(shí)施例中說(shuō)明和描述了本發(fā)明的原理，但是對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)很明顯，在沒(méi)有偏離這些原理的情況下，可以對(duì)本發(fā)明的布置和細(xì)節(jié)進(jìn)行修改。本發(fā)明不限于實(shí)施例中公開(kāi)的特定結(jié)構(gòu)。因此，我們要求由權(quán)利要求的精神和范圍獲得的所有變化和修改的權(quán)利。參考標(biāo)記列表10，10A, 10B, IOC :集成電路(跨阻抗放大器)；12 :跨阻抗放大器；14 :第二跨阻抗放大器；16，16B :控制邏輯；18，18C :輸出子電路；20 :第三跨阻抗放大器；IN :輸入端子；NO :輸入節(jié)點(diǎn)；N1-N3 :反饋節(jié)點(diǎn)；0UT :公共輸出端子；0UT1，0UT2，0UT3 :輸出端子；Q0 :輸入晶體管；Q1_1 :第一晶體管；Q1_2 :第二晶體管；Q1_3 :第三晶體管；Q2_1，Q2_2, Q2_3, Q3_l,b L
:C-CIS 飛IS ‘rzis Hs ^-TIS ‘f TISi 盌面龜三第d 盌面龜=第—
產(chǎn)1/<· τ ΤΛΤ 4 J=ItLTTJ rl·, · η\τ Γ7ΛΤ 6 χλτ4 t=|Otl · η _/- λλ 6 ry _/-,λλ 6 _/- λλ 6 η _τ λλ 6 ry _T λλ 6 _τ λλ 6 η _η7ο> 6 η _η7ο> 6 ry _η7ο>
權(quán)利要求
1.一種集成電路，其包括 第一跨阻抗放大器，所述第一跨阻抗放大器包括 輸入晶體管，所述輸入晶體管連接至輸入節(jié)點(diǎn)； 第一晶體管，所述第一晶體管以級(jí)聯(lián)方式耦合于所述輸入晶體管； 第一電阻器，該第一電阻器具有連接至所述輸入節(jié)點(diǎn)的第一端和連接至反饋節(jié)點(diǎn)的第二端；以及 開(kāi)關(guān)，該開(kāi)關(guān)用于使所述第一跨阻抗放大器在啟用狀態(tài)和禁用狀態(tài)之間切換；以及 第二跨阻抗放大器，所述第二跨阻抗放大器包括 所述輸入晶體管； 第二晶體管，所述第二晶體管以級(jí)聯(lián)方式耦合于所述輸入晶體管； 所述第一電阻器； 第二電阻器，該第二電阻器具有第一端和第二端； 開(kāi)關(guān)，該開(kāi)關(guān)用于使所述第二跨阻抗放大器在啟用狀態(tài)和禁用狀態(tài)之間切換，其中，所述第二電阻器的所述第一端連接至所述第一電阻器的所述第二端，并且所述第二電阻器的所述第二端連接至所述第二跨阻抗放大器的反饋節(jié)點(diǎn)。
2.根據(jù)權(quán)利要求I所述的集成電路，進(jìn)一步包括 控制邏輯，所述控制邏輯對(duì)所述第一跨阻抗放大器的所述開(kāi)關(guān)和所述第二跨阻抗放大器的所述開(kāi)關(guān)提供控制信號(hào)，以使得所述第一跨阻抗放大器和所述第二跨阻抗放大器中的一個(gè)被設(shè)定成啟用狀態(tài)，同時(shí)使所述第一跨阻抗放大器和所述第二跨阻抗放大器中的另一個(gè)被設(shè)定成禁用狀態(tài)。
3.根據(jù)權(quán)利要求I和2之一所述的集成電路，進(jìn)一步包括 第一區(qū)域、第二區(qū)域和第三區(qū)域，所述第一區(qū)域、所述第二區(qū)域和所述第三區(qū)域被沿第一方向依次布置；以及 第四區(qū)域，所述第四區(qū)域在與所述第一方向相交的第二方向上與所述第一至第三區(qū)域相鄰， 其中，在所述第一區(qū)域中設(shè)置有包括所述輸入節(jié)點(diǎn)的配線， 在所述第二區(qū)域中設(shè)置所述輸入晶體管、所述第一晶體管、所述第一跨阻抗放大器的所述開(kāi)關(guān)、所述第二晶體管和所述第二跨阻抗放大器的所述開(kāi)關(guān)， 其中， 所述第一電阻器設(shè)置在所述第一區(qū)域和所述第四區(qū)域之一中， 所述第二電阻器設(shè)置在所述第三區(qū)域和所述第四區(qū)域之一中，并且， 連接所述第一電阻器的所述第二端和所述第二電阻器的所述第一端的配線延伸穿過(guò)所述第四區(qū)域。
4.一種跨阻抗放大器，其包括 第一跨阻抗放大器，所述第一跨阻抗放大器包括 輸入晶體管，所述輸入晶體管連接至輸入節(jié)點(diǎn)； 第一晶體管，所述第一晶體管以級(jí)聯(lián)方式耦合于所述輸入晶體管； 第一電阻器，所述第一電阻器具有連接至所述輸入節(jié)點(diǎn)的第一端和連接至反饋節(jié)點(diǎn)的第二端；以及開(kāi)關(guān)，該開(kāi)關(guān)用于禁用所述第一跨阻抗放大器；以及 第二跨阻抗放大器，所述第二跨阻抗放大器包括 所述輸入晶體管； 第二晶體管，所述第二晶體管以級(jí)聯(lián)方式耦合至所述輸入晶體管； 所述第一電阻器； 第二電阻器，所述第二電阻器具有第一端和第二端； 開(kāi)關(guān)，該開(kāi)關(guān)用于禁用所述第二跨阻抗放大器， 其中， 所述第二電阻器的所述第一端連接至所述第一電阻器的所述第二端，并且所述第二電阻器的所述第二端連接至所述第二跨阻抗放大器的反饋節(jié)點(diǎn)。
5.一種系統(tǒng)，其包括 電流源；以及 集成電路，所述集成電路將來(lái)自所述電流源的電流轉(zhuǎn)換成電壓， 所述集成電路包括 第一跨阻抗放大器，所述第一跨阻抗放大器包括 輸入晶體管，所述輸入晶體管連接至與所述電流源相連接的輸入節(jié)點(diǎn)； 第一晶體管，所述第一晶體管以級(jí)聯(lián)方式耦合于所述輸入晶體管； 第一電阻器，所述第一電阻器具有連接至所述輸入節(jié)點(diǎn)的第一端和連接至反饋節(jié)點(diǎn)的第二端；以及 開(kāi)關(guān)，該開(kāi)關(guān)用于禁用所述第一跨阻抗放大器；以及 第二跨阻抗放大器，所述第二跨阻抗放大器包括 所述輸入晶體管； 第二晶體管，所述第二晶體管以級(jí)聯(lián)方式耦合于所述輸入晶體管； 所述第一電阻器； 第二電阻器，所述第二電阻器具有第一端和第二端； 開(kāi)關(guān)，該開(kāi)關(guān)用于禁用所述第二跨阻抗放大器， 其中， 所述第二電阻器的所述第一端連接至所述第一電阻器的所述第二端，并且所述第二電阻器的所述第二端連接至所述第二跨阻抗放大器的反饋節(jié)點(diǎn)。
全文摘要
一種集成電路，其設(shè)置有第一跨阻抗放大器和第二跨阻抗放大器。在該集成電路中，第一跨阻抗放大器和第二跨阻抗放大器之一被設(shè)定為啟用狀態(tài)，另一個(gè)被設(shè)定為禁用狀態(tài)。第一跨阻抗放大器和第二跨阻抗放大器共享輸入晶體管。第一跨阻抗放大器具有在其反饋節(jié)點(diǎn)和連接到輸入晶體管的輸入節(jié)點(diǎn)之間提供的第一電阻器。第二跨阻抗放大器具有在其反饋節(jié)點(diǎn)和第一電阻器之間提供的第二電阻。第二跨阻抗放大器的反饋電阻器利用第一電阻器和第二電阻器的串聯(lián)連接來(lái)構(gòu)成。
文檔編號(hào)H03F3/68GK102918766SQ201180027449
公開(kāi)日2013年2月6日 申請(qǐng)日期2011年2月14日 優(yōu)先權(quán)日2010年6月3日
發(fā)明者梅田大助 申請(qǐng)人:住友電氣工業(yè)株式會(huì)社