專利名稱：具有平衡的轉(zhuǎn)變時間的用于差分信號的電平移位器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速接收器和相關(guān)電路，且更具體來說，涉及具有平衡的上升和下降時間的基于鎖存器的電平移位器。
背景技術(shù)：
數(shù)字電路通常對內(nèi)部信號使用一致的邏輯電平。然而，所述邏輯電平可隨系統(tǒng)而 變，且甚至在同一系統(tǒng)內(nèi)的各種子系統(tǒng)電路內(nèi)也會變化。電平移位器可用于將使用一個邏輯電平的數(shù)字電路連接到使用另一邏輯電平的數(shù)字電路。可使用多個電平移位器，例如每一系統(tǒng)中一個，其中需要雙向移位。舉例來說，驅(qū)動器可從內(nèi)部邏輯電平轉(zhuǎn)變成與標(biāo)準(zhǔn)接口線電平兼容的電平。舉例來說，線接收器可從接口電平轉(zhuǎn)換成內(nèi)部電壓電平。標(biāo)準(zhǔn)接口電平的實(shí)例包含晶體管到晶體管邏輯(TTL)或互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)邏輯電平，其通常出現(xiàn)在集成電路內(nèi)。在數(shù)字系統(tǒng)內(nèi)，例如在數(shù)字通信系統(tǒng)內(nèi)，可將內(nèi)部電壓電平稱為邏輯電平，而可將外部電壓電平稱為線電平。數(shù)字電路通?；谶壿嬓盘柖僮?，所述邏輯信號具有例如根據(jù)同步數(shù)字電路的指定時間周期從一個電平到另一個電平的邏輯轉(zhuǎn)變。當(dāng)需要電平移位器時，通常情況是原始信號轉(zhuǎn)變的時序失真。對于現(xiàn)代高速數(shù)字接收器和相關(guān)的鎖相環(huán)(PLL)電路，針對電平移位器存在嚴(yán)格的工作循環(huán)失真要求，因?yàn)楦咚贁?shù)字接收器中的工作循環(huán)或位周期失真會直接影響到CDR的抖動預(yù)算。雖然現(xiàn)有技術(shù)中可以獲得簡單的電平移位器，其準(zhǔn)確且充分地翻譯與輸入邏輯信號相關(guān)聯(lián)的電平，但是此些電路的缺點(diǎn)在于，其可能使信號的時域特性(例如工作循環(huán))失真，原因在于不與原始信號的時序特性足夠精確對應(yīng)以適合于高速數(shù)字通信應(yīng)用的不匹配的上升/下降轉(zhuǎn)變。此匹配或?qū)?yīng)的不足可不利地引起抖動、數(shù)據(jù)錯誤等等。

發(fā)明內(nèi)容
示范性實(shí)施例是針對用于在電平移位電路中平衡轉(zhuǎn)變的系統(tǒng)和方法。輸入電路從兩個輸入節(jié)點(diǎn)接收與兩個互補(bǔ)邏輯電平相關(guān)聯(lián)的差分邏輯信號。所述兩個輸入節(jié)點(diǎn)分別耦合到所述輸入電路的對稱部分。所述輸入電路包含電平轉(zhuǎn)變平衡電路和耦合到所述輸入電路的邏輯元件。所述電平轉(zhuǎn)變平衡電路在從與所述差分邏輯信號相關(guān)聯(lián)的所述兩個互補(bǔ)邏輯電平中的第一者到第二者的轉(zhuǎn)變和相關(guān)聯(lián)的電平移位期間平衡所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本的相應(yīng)上升和下降時間。在所述轉(zhuǎn)變之后，所述邏輯元件存儲所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的輸出且在兩個輸出節(jié)點(diǎn)上提供所述輸出。所述電平轉(zhuǎn)變平衡電路包含電容器，其與用于所述兩個輸入節(jié)點(diǎn)中的每一者的傳遞元件并聯(lián)。所述電容器在所述轉(zhuǎn)變期間使用電容和存儲在所述邏輯元件中的互補(bǔ)邏輯電平的先前經(jīng)電平移位的版本來平衡所述相應(yīng)上升和下降時間。所述傳遞元件包含場效晶體管(FET)。所述邏輯元件包含鎖存器，所述鎖存器進(jìn)一步在所述轉(zhuǎn)變之后保持所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本的輸出電平。所述鎖存器可體現(xiàn)為一對交叉耦合的反相器。
根據(jù)各種方面，示范性鎖存器可包含介于接地電位與源電位之間的耦合到第二極性的第一 FET的第一極性的第一場效晶體管(FET)，所述第一FET的柵極可彼此耦合且耦合到兩個輸出節(jié)點(diǎn)中的第一者，且耦合到介于接地電位與源電位之間的耦合到第二極性的第二 FET的第一極性的第二場效晶體管(FET)。所述第二 FET的柵極可彼此耦合且耦合到兩個輸出節(jié)點(diǎn)中的第二者。根據(jù)一方面，可提供用于平衡與電平移位器中的電平轉(zhuǎn)變相關(guān)聯(lián)的上升和下降時間的電路。所述電路可包含用于分別與差分邏輯信號的兩個互補(bǔ)邏輯電平中的一者相關(guān)聯(lián)的兩個輸入節(jié)點(diǎn)中的每一者的輸入傳遞元件、耦合到相應(yīng)輸入傳遞元件的鎖存器，以及與輸入傳遞元件并聯(lián)耦合的電容器。所述鎖存器可在從所述兩個互補(bǔ)邏輯電平中的第一者到第二者的所述電平轉(zhuǎn)變之后在兩個輸出節(jié)點(diǎn)上保持所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本。所述電容器在所述轉(zhuǎn)變期間平衡所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的相應(yīng)上升和下降時間，以便消除所述兩個互補(bǔ)邏輯電平與在與所述電平轉(zhuǎn)變相關(guān)聯(lián)的所述兩個輸出節(jié)點(diǎn)上的所述經(jīng)電平移位的版本之間的時序變化。所述電容器進(jìn)一步通過到鎖存器的差分輸入的電容性耦合使所述鎖存器變得不穩(wěn)定。
根據(jù)一方面，電平移位器可包含輸入裝置，例如下文中更詳細(xì)描述的輸入電路的各種布置，以用于從分別耦合到輸入裝置的對稱部分的兩個輸入節(jié)點(diǎn)接收差分邏輯信號的兩個互補(bǔ)邏輯電平。可包含電平轉(zhuǎn)變平衡裝置，以用于在從所述兩個互補(bǔ)邏輯電平中的第一者到第二者的轉(zhuǎn)變和相關(guān)聯(lián)的電平移位期間平衡所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本的相應(yīng)上升和下降時間。例如下文中更詳細(xì)描述的鎖存電路的各種布置的邏輯裝置可耦合到輸入裝置，且可進(jìn)一步經(jīng)提供以用于在從兩個互補(bǔ)邏輯電平中的第一者到第二者的轉(zhuǎn)變之后在兩個輸出節(jié)點(diǎn)上保持兩個互補(bǔ)邏輯電平且輸出兩個互補(bǔ)邏輯電平。電平轉(zhuǎn)變平衡裝置可包含與用于兩個輸入節(jié)點(diǎn)中的每一者的傳遞元件并聯(lián)的電容性裝置，例如下文中更詳細(xì)描述的電容器和相關(guān)電路的各種布置?？商峁╇娙菪匝b置，以用于使用電容和存儲在邏輯裝置中的互補(bǔ)邏輯電平的先前經(jīng)電平移位的版本在轉(zhuǎn)變期間平衡兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本的上升時間。根據(jù)一方面，可提供一種用于電平移位的方法。所述方法可包含接收包含與其相關(guān)聯(lián)的兩個互補(bǔ)邏輯電平的差分邏輯信號；對所述差分邏輯信號進(jìn)行電平移位以形成兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本；以及在從兩個互補(bǔ)邏輯電平中的第一者到第二者的轉(zhuǎn)變期間平衡兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本的相應(yīng)上升時間和下降時間，以便消除兩個互補(bǔ)邏輯電平與其經(jīng)電平移位的版本之間的時序變化。所述方法可進(jìn)一步包含在從所述兩個互補(bǔ)邏輯電平中的第一者到第二者的轉(zhuǎn)變之后在兩個輸出節(jié)點(diǎn)上保持和輸出所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本。


呈現(xiàn)附圖以幫助描述實(shí)施例，且提供附圖只是為了說明實(shí)施例，而不是對實(shí)施例進(jìn)行限制。圖I是說明常用的基于反相器的電平移位器的實(shí)例的電路圖。圖2是說明常用的基于鎖存器的電平移位器的另一實(shí)例的電路圖。圖3是說明使用示范性電平移位器塊的布置的框圖。
圖4是說明示范性電平移位器電路的電路圖。圖5A是說明與圖I的現(xiàn)有技術(shù)的電平移位器一致的性能特性的圖表。圖5B是說明與圖2的現(xiàn)有技術(shù)的電平移位器一致的性能特性的圖表。圖5C是說明與圖4的示范性電平移位器一致的性能特性的圖表。圖6是說明用于電平移位的示范性程序的流程圖。
具體實(shí)施例方式在下文針對特定實(shí)施例的描述和相關(guān)圖式中揭示各個方面。可在不脫離本發(fā)明的范圍的情況下設(shè)計替代實(shí)施例。此外，將不會詳細(xì)描述眾所周知的元件，或?qū)⑹÷运鲈?，以免混淆相關(guān)細(xì)節(jié)。
詞語“示范性的”在本文中用來意味著“充當(dāng)實(shí)例、個例或說明”。本文中被描述為“示范性的”任何實(shí)施例不必被理解為比其它實(shí)施例優(yōu)選或有利。同樣，術(shù)語“實(shí)施例”不要求所有實(shí)施例均包含所論述的特征、優(yōu)點(diǎn)或操作模式。本文中使用的術(shù)語只是用于描述特定實(shí)施例，且并不希望限制實(shí)施例。如在本文中所使用，除非上下文另外清楚地指示，否則希望單數(shù)形式“一”和“所述”也包含復(fù)數(shù)形式。將進(jìn)一步了解，術(shù)語“包括”和/或“包含”在用于本文中時指定所陳述的特征、整體、步驟、操作、元件和/或組件的存在，但不排除一個或一個以上其它特征、整體、步驟、操作、元件、組件和/或其群組的存在或添加。此外，根據(jù)待由(例如)計算裝置的元件執(zhí)行的動作的序列來描述許多實(shí)施例。應(yīng)認(rèn)識到，可通過特定電路(例如，專用集成電路(ASIC))、由一個或一個以上處理器執(zhí)行的程序指令或兩者的組合來執(zhí)行本文中所述的各種動作。此外，本文中所述的這些動作序列可視為整體體現(xiàn)于任何形式的計算機(jī)可讀存儲媒體內(nèi)，所述計算機(jī)可讀存儲媒體中已存儲一組對應(yīng)的計算機(jī)指令，所述指令在被執(zhí)行后將致使相關(guān)聯(lián)的處理器執(zhí)行本文中所述的功能性。因此，各種方面可以用許多不同形式來體現(xiàn)，所有這些形式均已被涵蓋在所主張的標(biāo)的物的范圍內(nèi)。此外，對于本文中所述的實(shí)施例中的每一個來說，任何所述實(shí)施例的對應(yīng)形式可在本文中被描述為(例如)“經(jīng)配置以(執(zhí)行所描述的動作)的邏輯”。因此，參看各圖，圖I和圖2分別展示了常規(guī)反相器電路100和常規(guī)鎖存器電路200。已知反相器(例如反相器電路100)可用于電平移位。信號輸入101可被輸入到元件102和103的柵極，元件102和103是具有相反極性的傳遞元件，例如場效晶體管(FET)，且可耦合在電壓源(例如Vddl2 110)與參考電壓(例如接地111)之間。例如，可從元件102與103之間的接合點(diǎn)(例如在輸出104處)獲得經(jīng)電平移位且經(jīng)反相的輸出。此外，可用鎖存器電路(例如圖2所示的鎖存器電路200)來實(shí)現(xiàn)常規(guī)的電平移位。差分輸入信號(即，具有表不同一信息的互補(bǔ)版本的互補(bǔ)(例如相反極性)信號的信號對，例如信號輸入正(inp)201和輸入負(fù)(inn) 202)可被分別輸入到圖2的元件203和204。輸入可為高電壓信號電平，且移位器用于將電平向下移位，例如移位到I. 2伏邏輯域。應(yīng)注意，鎖存器電路是由負(fù)金屬氧化物半導(dǎo)體(NMOS)元件和正MOS(PMOS)元件組成，其各自具有不同的驅(qū)動特性。此外，由于NMOS元件在高轉(zhuǎn)變期間觸發(fā)，所以高和低轉(zhuǎn)變存在不同柵極延遲，因此上升和下降時間不是對稱或匹配的。當(dāng)輸入為正時，元件203和204中的對應(yīng)一者接通，從而將輸出節(jié)點(diǎn)207和208中的對應(yīng)一者耦合到接地111，且將相反極性的元件205和206中的對應(yīng)一者偏置到接通狀態(tài)，此后使輸出節(jié)點(diǎn)207和208中的對應(yīng)一者達(dá)到源電壓110的近似電平。相反極性的元件205和206中的另一者被偏置為斷開，因而“鎖存”輸出節(jié)點(diǎn)207和208上的結(jié)果。將了解，特別是參照圖5所示的上升時間和下降時間圖表且如下文中更詳細(xì)描述，使用圖I和圖2所示的常規(guī)電路在高速通信應(yīng)用中執(zhí)行電平移位存在若干缺點(diǎn)。對于某些應(yīng)用，例如高速通用串行總線(USB) 2. O接收器應(yīng)用，對于例如在450MHz下操作的高速接收器容忍小于約40ps的與上升下降失配相關(guān)聯(lián)的變化。確切地說，由于PMOS與NMOS特性之間的上述失配以及用于接通和斷開的驅(qū)動特性和柵極特性上的差異，可發(fā)生時序變化，這在高速電路中可能導(dǎo)致失真和異常，例如抖動、符號間干擾(ISI)等等，這又可導(dǎo)致同步問題和時鐘數(shù)據(jù)恢復(fù)(CDR)中的數(shù)據(jù)錯誤。此些時序錯誤通常是因?yàn)殡娐吩c輸入電平轉(zhuǎn)變的不對稱關(guān)系，以及通過現(xiàn)有技術(shù)電路進(jìn)行信號轉(zhuǎn)變的對應(yīng)不平衡傳播。本文中所述的各種實(shí)施例提供的是用于消除時序變化、平衡信號轉(zhuǎn)變且因此降低同步和錯誤問題的概率的相對簡單的解決方案。參照圖3，示范性系統(tǒng)300的框圖可提供對何處可實(shí)現(xiàn)平衡的更好理解。差分放 大器310可具有用于邏輯信號的正和負(fù)互補(bǔ)電平的輸入，展示為inp 311和inn 312。放大器310可進(jìn)一步具有輸出321和322，輸出321和322可輸入到各種電路，例如高輸入阻抗跨導(dǎo)放大器等等，以維持電流要求和其它要求。最后，輸入信號被輸入到對稱電平移位器330以提供從線電平到適當(dāng)內(nèi)部邏輯電平的電平移位和將信號傳遞到例如時鐘和數(shù)據(jù)恢復(fù)(CDR)電路等等的時序敏感電路。圖4中展示示范性電路400、其各種實(shí)施例和部分，其提供用于輸入邏輯信號的對稱電平移位、對稱電平向下移位、平衡等等，所述輸入邏輯信號例如是構(gòu)成為對應(yīng)于互補(bǔ)邏輯電平的一對信號的差分信號。對稱部分A和B可例如對應(yīng)于用于接收與Inp 401和Inn 402相關(guān)聯(lián)的互補(bǔ)邏輯電平中的對應(yīng)者的輸入部分。應(yīng)注意，根據(jù)電平向下移位電路，輸入電壓電平可大于內(nèi)部電路電平，其出于說明性目的例如展示為I. 2伏等等。輸入401和402還分別耦合到部分A和B中的每一者中的元件410的柵極，以用于控制在輸出節(jié)點(diǎn)403和404處的經(jīng)電平移位輸出的提供。參照部分A作為實(shí)例，當(dāng)輸入inp 401下降到低于Vddl2-VT的電壓電平(其是元件M1422上的電壓降)時，接通Ml。當(dāng)電平下降到低于vddl2+VT時，M2斷開。應(yīng)注意，元件Ml和M2的用途是在電路中維持DC邏輯電平。舉例來說，如果Inp 401為低，那么Ml接通且M2斷開，以確保outp 403為低且outn 404為高。類似地，如果Inp 401為高，那么Ml斷開且M2接通，以確保outp 403為高且outn 404為低。在401和402處的差分切換期間，電容器421繞過開關(guān)M1，且迫使outp 403跟隨Inp 401，且迫使outn 404跟隨Inn 402，這具有使鎖存器不穩(wěn)定且完成轉(zhuǎn)變的效果。由于電容器421具有高度匹配，且提供用于鎖存器的平衡動作，所以節(jié)點(diǎn)403和404處的上升/下降時間對應(yīng)地平衡或匹配。通過電容器421的有利動作和先前鎖存的電平來配置通過輸入部分420的元件Ml 422在輸出節(jié)點(diǎn)403上提供的輸出，以盡可能接近地跟隨輸入轉(zhuǎn)變。換句話說，由于電容器421的簡單放置和邏輯元件430的鎖存功能，outp403跟隨 Inp 401。在使輸入和輸出電平穩(wěn)定在低電平之后，電容器421實(shí)際上斷開。M1422的柵極永久地耦合到具有永久地偏置M1422的效果的源電壓電平Vddl2 410，使得輸入上的高于vddl2-VT的任何高電平將被置于關(guān)斷狀態(tài)。輸出節(jié)點(diǎn)403處的負(fù)電壓耦合到邏輯元件430的元件432和434的柵極，元件432和434耦合在vddl 2410與接地411之間。應(yīng)注意，圖4中展示了邏輯元件430，其例如體現(xiàn)為鎖存器。如所屬領(lǐng)域的技術(shù)人員將了解，可用本文中說明和描述的此電路結(jié)構(gòu)和本文中所述的其它等效結(jié)構(gòu)(例如處理器、經(jīng)編程的邏輯等等)來支持示范性鎖存裝置。輸出節(jié)點(diǎn)403進(jìn)一步耦合到元件431與433之間的接合節(jié)點(diǎn)435。現(xiàn)在參照部分B和輸入部分420、元件432和434的柵極上的負(fù)電平以及輸入Inn 402的互補(bǔ)電平中的對應(yīng)一者，且上文所描述的元件422的動作將輸出節(jié)點(diǎn)404保持在高電平。在從互補(bǔ)邏輯電平中的一者轉(zhuǎn)變到另一者期間，本文中所述的各種實(shí)施例的優(yōu)點(diǎn)是顯而易見的。當(dāng)前實(shí)例中特別要關(guān)注的是(例如)當(dāng)輸入Inp 401從低電平(例如，大于vddl2-VT的電平)轉(zhuǎn)變到高電平且對應(yīng)地，Inn 402處的高輸入電平從高電平轉(zhuǎn)變到低電平時。參照部分A作為一實(shí)例，當(dāng)Inp 401處的低電平開始上升時，在電容器421上形成電荷，從而充當(dāng)轉(zhuǎn)變平衡裝置或電路。實(shí)際上，電容器421上的電荷與先前鎖存的電平一起作用，通過允許經(jīng)電平移位的電平響應(yīng)于Inp 401處的輸入信號的變化而立即開始上升，有利地使輸出節(jié)點(diǎn)403上的經(jīng)電平移位的電平從低電平到高電平的轉(zhuǎn)變變平滑。當(dāng)輸入電
平上升時，例如高于vddl2+VT，M2接通且輸出節(jié)點(diǎn)403處的電平上升，元件432和434的偏置反轉(zhuǎn)，從而將輸出節(jié)點(diǎn)404處的電平驅(qū)動到低電平。對應(yīng)地，通過類似的動作但響應(yīng)于耦合到輸入Inn 402的輸入電路420中的相反極性的互補(bǔ)輸入，也使對元件431和433的偏置反轉(zhuǎn)，從而將輸出節(jié)點(diǎn)403驅(qū)動到高電平。鑒于上述轉(zhuǎn)變平衡且通過比較，從圖5A、圖5B和圖5C的圖表可以看出，可從電路元件的簡單組合獲得可接受的轉(zhuǎn)變。舉例來說，參照圖5A，展示圖I的現(xiàn)有技術(shù)反相器電路的瞬態(tài)響應(yīng)。在從高到低開始電平轉(zhuǎn)變之后，基于電路元件的特性和兩個元件之間的反轉(zhuǎn)作用的效應(yīng)在511處出現(xiàn)過沖。可以看出，因?yàn)榛谳斎胄盘柕臉O性在特性的動作中的差異，所以可以看出，針對從低到高的互補(bǔ)信號轉(zhuǎn)變，在512處出現(xiàn)過沖，但是其稍微受到延遲。雖然所述轉(zhuǎn)變在接近完成時變平滑，但是將注意，在513處從高到低轉(zhuǎn)變的完成點(diǎn)比在514處從低到高轉(zhuǎn)變的完成點(diǎn)發(fā)生得早。此外，平衡點(diǎn)515延遲大約250ps，且被負(fù)偏置，這對于僅具有40ps的變化容限的例如USB 2. O電路等示范性高容限接收器電路來說將是不能接受的。參照圖5B，展示圖2的現(xiàn)有技術(shù)鎖存器電路的瞬態(tài)響應(yīng)。鎖存器電路在521處展示了正過沖的略微改善，然而在522處仍然存在負(fù)過沖。完成點(diǎn)524和523更加緊密平衡，然而，對于嚴(yán)格容限的應(yīng)用來說，轉(zhuǎn)變平衡點(diǎn)仍然被顯著延遲。圖5C展示了與如上文結(jié)合圖4展示和描述的示范性轉(zhuǎn)變平衡電路相關(guān)聯(lián)的平衡轉(zhuǎn)變。高到低轉(zhuǎn)變點(diǎn)531和低到高轉(zhuǎn)變點(diǎn)532兩者均平滑地開始，且大概在相同時刻開始。由于上升和下降速率是平衡的，所以轉(zhuǎn)變平衡點(diǎn)535大約在中間電壓發(fā)生，與例如360ps的指定上升和下降平衡時間只有少量偏差或沒有偏差。轉(zhuǎn)變完成點(diǎn)533和534被類似地平滑。對于本文根據(jù)各種實(shí)施例所述的示范性平衡電路，例如45nm工藝實(shí)施例，工作循環(huán)變化可減小到大約O. 5%。對于28nm工藝實(shí)施例,預(yù)期進(jìn)一步的優(yōu)點(diǎn)。應(yīng)了解，實(shí)施例可包含示范性程序或方法600，圖6中說明其示范性部分。當(dāng)在601處開始之后，可在602處接收包含兩個互補(bǔ)邏輯電平的差分邏輯信號。將了解，根據(jù)電平向下移位電路，邏輯信號電平可超過內(nèi)部邏輯電平，且因此電平向下移位?？赡苡衅渌渲?，其中電平向上移位等等。兩個互補(bǔ)邏輯電平被移位到經(jīng)電平移位的電平，例如在603處向下移位。在互補(bǔ)邏輯電平及其經(jīng)電平移位的版本的轉(zhuǎn)變(例如在一個輸入處從高到低，且在互補(bǔ)輸入處從低到高)期間，例如通過操作轉(zhuǎn)變平衡電路、電容器等等和利用先前存儲的電平，可以在604處平衡對應(yīng)的上升時間和下降時間，如上文所述。在轉(zhuǎn)變之后，在605處保持、鎖存等等且輸出互補(bǔ)邏輯電平的經(jīng)電平移位的版本。雖然將示范性程序指示為在606處結(jié)束，但是應(yīng)了解，可針對互補(bǔ)邏輯電平的每次轉(zhuǎn)變執(zhí)行所述程序。雖然用各種動作或子程序展示程序600，但是實(shí)施例并非僅限于本文中所述的那些動作或子程序。應(yīng)了解，使用(例如)本文中所述的合適結(jié)構(gòu)和程序，可以將示范性程序體現(xiàn)為所附權(quán)利要求書中闡述的一系列步驟和相關(guān)聯(lián)的功能。另外應(yīng)了解，本文所述的電平移位器可以包含在移動電話、便攜式計算機(jī)、手持式個人通信系統(tǒng)(PCS)單元、便攜式數(shù)據(jù)單元(例如個人數(shù)據(jù)助理(PDA))、帶有GPS功能的裝置、導(dǎo)航裝置、機(jī)頂盒、音樂播放器、視頻播放器、娛樂單元、固定位置數(shù)據(jù)單元(例如儀表讀取設(shè)備)或任何其它存儲或檢索數(shù)據(jù)或計算機(jī)指令的裝置或其任何組合中。因此，本發(fā)明的實(shí)施例可合適地用于任何包含有源集成電路的裝置中，所述有源集成電路包含本文中所揭示的電平移位器，例如通過集成到與此類裝置中的電路相關(guān)聯(lián)的至少一個半導(dǎo)體裸片 中。所屬領(lǐng)域的技術(shù)人員應(yīng)了解，可使用多種不同技術(shù)和技藝中的任一種來表示信息和信號。舉例來說，可通過電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示可在整個以上描述中參考的數(shù)據(jù)、指令、命令、信息、信號、位、符號和碼片。此外，所屬領(lǐng)域的技術(shù)人員應(yīng)了解，結(jié)合本文中所揭示的實(shí)施例而描述的各種說明性邏輯塊、模塊、電路和算法步驟可實(shí)施為電子硬件、計算機(jī)軟件或兩者的組合。為清楚地說明硬件與軟件的此互換性，上文已大體上關(guān)于其功能性而描述了各種說明性組件、塊、模塊、電路和步驟。所述功能性是實(shí)施為硬件還是軟件取決于特定應(yīng)用及施加于整個系統(tǒng)的設(shè)計約束。所屬領(lǐng)域的技術(shù)人員可針對每一特定應(yīng)用以不同方式來實(shí)施所描述的功能性，但所述實(shí)施方案決策不應(yīng)被解釋為會導(dǎo)致脫離本發(fā)明的范圍。在適用的程度上，結(jié)合本文中所揭示的實(shí)施例而描述的方法、序列及/或算法可直接體現(xiàn)于硬件中、由處理器執(zhí)行的軟件模塊中或兩者的組合中。軟件模塊可駐存在RAM存儲器、快閃存儲器、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可裝卸式磁盤、CD-ROM，或此項技術(shù)中已知的任一其它形式的存儲媒體中。示范性存儲媒體耦合到處理器，使得處理器可從存儲媒體讀取信息并將信息寫入到存儲媒體。在替代方案中，存儲媒體可與處理器成一體式。因此，一實(shí)施例可包含體現(xiàn)用于平衡經(jīng)電平移位的信號的轉(zhuǎn)變的方法的計算機(jī)可讀媒體。因此，本發(fā)明不限于所說明的實(shí)例，且任何用于執(zhí)行本文中所述的功能性的裝置均包含在實(shí)施例中。前面揭示的裝置和方法可使用計算機(jī)輔助設(shè)計方法和系統(tǒng)來設(shè)計，且配置到(例如)GDSII、GERBER和從計算機(jī)輔助設(shè)計系統(tǒng)輸出且存儲在計算機(jī)可讀媒體上的類似計算機(jī)文件中。這些文件又被提供到基于這些文件來制造裝置的制造處置器?？蓪⒀b置設(shè)計復(fù)制到半導(dǎo)體晶片上，例如作為獨(dú)立電路或作為其它電路的部分，且可接著切割成半導(dǎo)體裸片且封裝到半導(dǎo)體芯片中。接著可在各種裝置中使用所述芯片。
雖然前面的揭示內(nèi)容展示了說明性實(shí)施例，但應(yīng)注意，在不脫離如所附權(quán)利要求書界定的本發(fā)明的范圍的情況下，可在其中做出各種改變和修改。無需以任何特定次序來執(zhí)行根據(jù)本文中所描述的實(shí)施例的方法權(quán)利要求項的功能、步驟和/或動作。此外，盡管可以單數(shù)形式描述或主張元件，但除非明確規(guī)定限于單數(shù)，否則也涵蓋復(fù)數(shù)?！?br> 權(quán)利要求
1.一種電平移位器,其包括 輸入電路，其從兩個輸入節(jié)點(diǎn)接收與兩個互補(bǔ)邏輯電平相關(guān)聯(lián)的差分邏輯信號，所述兩個輸入節(jié)點(diǎn)分別耦合到所述輸入電路的對稱部分，所述輸入電路包含電平轉(zhuǎn)變平衡電路； 邏輯元件，其耦合到所述輸入電路， 其中 所述電平轉(zhuǎn)變平衡電路在從與所述差分邏輯信號相關(guān)聯(lián)的所述兩個互補(bǔ)邏輯電平的第一電平到第二電平的轉(zhuǎn)變和相關(guān)聯(lián)的電平移位期間平衡所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本的相應(yīng)上升和下降時間；以及 在所述轉(zhuǎn)變之后，所述邏輯元件存儲并在兩個輸出節(jié)點(diǎn)上提供所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的輸出。
2.根據(jù)權(quán)利要求I所述的電平移位器，其中所述電平轉(zhuǎn)變平衡電路包含與用于所述兩個輸入節(jié)點(diǎn)的每一輸入節(jié)點(diǎn)的傳遞元件并聯(lián)的電容器，所述電容器在所述轉(zhuǎn)變期間使用電容和存儲在所述邏輯元件中的所述互補(bǔ)邏輯電平的先前經(jīng)電平移位的版本來平衡所述相應(yīng)上升和下降時間。
3.根據(jù)權(quán)利要求2所述的電平移位器，其中所述電容器進(jìn)一步使所述邏輯元件的所述兩個輸入節(jié)點(diǎn)上的所述差分邏輯信號不穩(wěn)定。
4.根據(jù)權(quán)利要求2所述的電平移位器，其中所述傳遞元件包含場效晶體管FET。
5.根據(jù)權(quán)利要求I所述的電平移位器，其中所述邏輯元件包含鎖存器，所述鎖存器進(jìn)一步在所述轉(zhuǎn)變之后保持所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的輸出電平。
6.根據(jù)權(quán)利要求5所述的電平移位器，其中所述鎖存器包含一對交叉耦合的反相器。
7.根據(jù)權(quán)利要求5所述的電平移位器，其中所述鎖存器包含處于接地電位與源電位之間的耦合到第二極性的第一場效晶體管FET的第一極性的第一FET，所述第一FET的柵極彼此耦合且耦合到所述兩個輸出節(jié)點(diǎn)的第一輸出節(jié)點(diǎn)；以及處于所述接地電位與所述源電位之間的耦合到所述第二極性的第二場效晶體管FET的所述第一極性的第二 FET，所述第二 FET的柵極彼此耦合且耦合到所述兩個輸出節(jié)點(diǎn)的第二輸出節(jié)點(diǎn)。
8.根據(jù)權(quán)利要求I所述的電平移位器，其集成于至少一個半導(dǎo)體裸片中。
9.根據(jù)權(quán)利要求I所述的電平移位器，其中所述電平移位器集成到電子裝置中，所述電子裝置選自由機(jī)頂盒、音樂播放器、視頻播放器、娛樂單元、導(dǎo)航裝置、通信裝置、個人數(shù)字助理PDA、固定位置數(shù)據(jù)單元和計算機(jī)組成的群組。
10.一種用于平衡與電平移位器中的電平轉(zhuǎn)變相關(guān)聯(lián)的上升和下降時間的電路，所述電路包括 輸入傳遞元件，其用于兩個輸入節(jié)點(diǎn)中的分別與差分邏輯信號的兩個互補(bǔ)邏輯電平之一相關(guān)聯(lián)的每一輸入節(jié)點(diǎn)； 鎖存器，其耦合到所述相應(yīng)輸入傳遞元件； 電容器，其與所述輸入傳遞元件并聯(lián)耦合，其中 所述鎖存器在從所述兩個互補(bǔ)邏輯電平的第一電平到第二電平的所述電平轉(zhuǎn)變之后在兩個輸出節(jié)點(diǎn)上保持所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本；以及 所述電容器在所述轉(zhuǎn)變期間平衡所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的相應(yīng)上升和下降時間，以便消除所述兩個互補(bǔ)邏輯電平與在所述兩個輸出節(jié)點(diǎn)上的與所述電平轉(zhuǎn)變相關(guān)聯(lián)的所述經(jīng)電平移位的版本之間的時序變化。
11.根據(jù)權(quán)利要求10所述的電路，其中所述傳遞元件包含場效晶體管FET。
12.根據(jù)權(quán)利要求10所述的電路，其中所述鎖存器包含一對交叉耦合的反相器。
13.根據(jù)權(quán)利要求10所述的電路，其中所述鎖存器包含處于接地電位與源電位之間的耦合到第二極性的第一場效晶體管FET的第一極性的第一FET，所述第一FET的柵極彼此耦合且耦合到所述兩個輸出節(jié)點(diǎn)的第一節(jié)點(diǎn)；以及處于所述接地電位與所述源電位之間的耦合到所述第二極性的第二 FET的所述第一極性的第二 FET，所述第二 FET的柵極彼此耦合且耦合到所述兩個輸出節(jié)點(diǎn)的第二節(jié)點(diǎn)。
14.根據(jù)權(quán)利要求10所述的電路，其集成于至少一個半導(dǎo)體裸片中。
15.—種電平移位器,其包括 輸入裝置，其用于從分別耦合到所述輸入裝置的對稱部分的兩個輸入節(jié)點(diǎn)接收差分邏輯信號的兩個互補(bǔ)邏輯電平；以及 電平轉(zhuǎn)變平衡裝置，其用于在從所述兩個互補(bǔ)邏輯電平的第一電平到第二電平的轉(zhuǎn)變和相關(guān)聯(lián)的電平移位期間平衡所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本的相應(yīng)上升和下降時間。
16.根據(jù)權(quán)利要求15所述的電平移位器，其進(jìn)一步包括 邏輯裝置，其耦合到所述輸入裝置，用于在從所述兩個互補(bǔ)邏輯電平的所述第一電平到所述第二電平的所述轉(zhuǎn)變之后在兩個輸出節(jié)點(diǎn)上保持所述兩個互補(bǔ)邏輯電平且輸出所述兩個互補(bǔ)邏輯電平。
17.根據(jù)權(quán)利要求16所述的電平移位器，其中所述電平轉(zhuǎn)變平衡裝置包含與用于所述兩個輸入節(jié)點(diǎn)的每一輸入節(jié)點(diǎn)的傳遞元件并聯(lián)的電容性裝置，所述電容性裝置用于在所述轉(zhuǎn)變期間使用電容和存儲在所述邏輯裝置中的所述互補(bǔ)邏輯電平的先前經(jīng)電平移位的版本來平衡所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的所述上升時間。
18.根據(jù)權(quán)利要求17所述的電平移位器，其中所述傳遞元件包含場效晶體管FET。
19.根據(jù)權(quán)利要求16所述的電平移位器，其中所述邏輯裝置包含用于在所述轉(zhuǎn)變之后保持所述兩個互補(bǔ)邏輯電平的所述輸出電平的鎖存裝置。
20.根據(jù)權(quán)利要求16所述的電平移位器，其中所述邏輯裝置包含一對交叉耦合的反相器。
21.根據(jù)權(quán)利要求19所述的電平移位器，其中所述鎖存裝置包含處于接地電位與源電位之間的耦合到第二極性的第一場效晶體管FET的第一極性的第一FET，所述第一FET的柵極彼此耦合且耦合到所述兩個輸出節(jié)點(diǎn)的第一輸出節(jié)點(diǎn)；以及處于所述接地電位與所述源電位之間的耦合到所述第二極性的第二 FET的所述第一極性的第二 FET，所述第二 FET的柵極彼此耦合且耦合到所述兩個輸出節(jié)點(diǎn)的第二輸出節(jié)點(diǎn)。
22.根據(jù)權(quán)利要求15所述的電平移位器，其集成于至少一個半導(dǎo)體裸片中。
23.根據(jù)權(quán)利要求15所述的電平移位器，其中所述電平移位器集成到電子裝置中，所述電子裝置選自由機(jī)頂盒、音樂播放器、視頻播放器、娛樂單元、導(dǎo)航裝置、通信裝置、個人數(shù)字助理PDA、固定位置數(shù)據(jù)單元和計算機(jī)組成的群組。
24.一種用于電平移位的方法，其包括接收差分邏輯信號，其包含與其相關(guān)聯(lián)的兩個互補(bǔ)邏輯電平； 對所述差分邏輯信號進(jìn)行電平移位以形成所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本；以及 在從所述兩個互補(bǔ)邏輯電平的第一電平到第二電平的轉(zhuǎn)變期間平衡所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的相應(yīng)上升和下降時間，以便消除所述兩個互補(bǔ)邏輯電平與其所述經(jīng)電平移位的版本之間的時序變化。
25.根據(jù)權(quán)利要求24所述的方法，其進(jìn)一步包括在從所述兩個互補(bǔ)邏輯電平的第一電平到第二電平的轉(zhuǎn)變之后在兩個輸出節(jié)點(diǎn)上保持和輸出所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本。
26.根據(jù)權(quán)利要求24所述的方法，其中所述保持包含在所述轉(zhuǎn)變之后鎖存所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本。
27.一種用于電平移位的方法，其包括 用于接收差分邏輯信號的步驟，所述差分邏輯信號包含與其相關(guān)聯(lián)的兩個互補(bǔ)邏輯電平; 用于對所述差分邏輯信號進(jìn)行電平移位以形成所述兩個互補(bǔ)邏輯電平的經(jīng)電平移位的版本的步驟；以及 用于在從所述兩個互補(bǔ)邏輯電平的第一電平到第二電平的轉(zhuǎn)變期間平衡所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的相應(yīng)上升和下降時間，以便消除所述兩個互補(bǔ)邏輯電平與其所述經(jīng)電平移位的版本之間的時序變化的步驟。
28.根據(jù)權(quán)利要求27所述的方法，其進(jìn)一步包括用于在從所述兩個互補(bǔ)邏輯電平的第一電平到第二電平的轉(zhuǎn)變之后在兩個輸出節(jié)點(diǎn)上保持和輸出所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的步驟。
29.根據(jù)權(quán)利要求28所述的方法，其中所述用于保持的步驟包含用于在所述轉(zhuǎn)變之后鎖存所述兩個互補(bǔ)邏輯電平的所述經(jīng)電平移位的版本的步驟。
全文摘要
本發(fā)明提供用于平衡信號的上升時間和下降時間的電平移位器(400)和方法。輸入電路(420，413)接收具有兩個互補(bǔ)邏輯電平的差分邏輯信號(Inp，Inn)。電平轉(zhuǎn)變平衡電路(420)在從所述邏輯電平的第一電平到第二電平的轉(zhuǎn)變和電平移位期間平衡每一互補(bǔ)邏輯電平的經(jīng)電平移位的版本的上升時間和下降時間。邏輯元件(430)存儲和提供所述邏輯電平的所述經(jīng)電平移位的版本的輸出(outp，ounn)。所述電平轉(zhuǎn)變平衡電路(420)包含與用于每一輸入的場效晶體管(422)并聯(lián)的電容器(421)。所述電容器使到所述邏輯元件的輸入變得不穩(wěn)定，且使用電容和先前存儲在所述邏輯元件中的電平(435，436)來平衡所述轉(zhuǎn)變。
文檔編號H03K5/00GK102907000SQ201180025394
公開日2013年1月30日 申請日期2011年4月18日 優(yōu)先權(quán)日2010年4月26日
發(fā)明者安基特·斯里瓦斯塔瓦, 全孝宏 申請人:高通股份有限公司