專利名稱：自適應(yīng)時鐘產(chǎn)生器、系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明的技術(shù)大體上涉及時鐘產(chǎn)生器和相關(guān)電路、系統(tǒng)和方法，其將時鐘信號提供到包括(但不限干)同步數(shù)字電路的電路。
背景技術(shù)：
例如中央處理單元(CPU)或數(shù)字信號處理器(DSP)(作為實(shí)例)的同步數(shù)字電路需要時鐘信號來協(xié)調(diào)電路中的邏輯的時序。所述時鐘信號的頻率控制邏輯的切換速度或速率，且因而控制電路性能。盡管通常需要通過將時鐘信號頻率最大化來使性能最大化，但同步數(shù)字電路具有最大性能速率，超過所述最大性能速率，同步數(shù)字電路將無法正常操作。因而，根據(jù)包括于電路中的組件的性能來控制時鐘信號的頻率以在最大頻率準(zhǔn)則內(nèi)操作?？?使用晶體振蕩器來產(chǎn)生相應(yīng)地供應(yīng)到同步數(shù)字電路的固定頻率時鐘信號?；蛘撸墒褂面i頻回路(FLL)控制器或鎖相回路(PLL)控制器來將固定頻率時鐘信號提供到同步數(shù)字電路。理想地，將時鐘信號的頻率設(shè)定為電路的最大性能速率。然而，在操作中，同歩數(shù)字電路和其組件的最大性能速率可視引發(fā)性能損失的各種條件而變化且從理想速率降低。舉例來說，在用以制造同步數(shù)字電路和其組件的納米集成電路(IC)エ藝中的可變性可導(dǎo)致延遲變化。例如晶體管的操作溫度和老化效應(yīng)等環(huán)境條件還可影響傳播延遲。由電壓供應(yīng)器供應(yīng)的電壓電平可由于電流汲取的變化而瞬間降低，因而瞬間降低性能。就此而言，時鐘產(chǎn)生器經(jīng)配置以根據(jù)延遲變化的最壞狀況情形來控制時鐘信號的最大頻率，以確保在所有操作條件下的正常電路操作。用以考慮在操作期間的最壞狀況延遲變化的在時鐘信號的理想最大頻率與最壞狀況頻率之間的差稱為時鐘速率裕度或頻率裕度。盡管降低時鐘信號的最大頻率可確保電路在延遲變化條件下正常操作，但即使最壞狀況延遲條件并未出現(xiàn)或未在某個特定時間出現(xiàn)于電路中，頻率裕度也產(chǎn)生性能裕度。因而，在給定時間，供應(yīng)到電路的時鐘信號的頻率低于電路的最大性能能力，從而降低電路的總體性能。

發(fā)明內(nèi)容
在詳細(xì)描述中所掲示的實(shí)施例包括自適應(yīng)時鐘產(chǎn)生器、系統(tǒng)和方法，可使用所述自適應(yīng)時鐘產(chǎn)生器、系統(tǒng)和方法來產(chǎn)生時鐘信號或用以產(chǎn)生提供到電路的時鐘信號的信號。所述自適應(yīng)時鐘信號自主地將時鐘信號或用以提供時鐘信號的信號提供到包括(但不限干)同步數(shù)字電路的ー個或ー個以上功能電路。所述時鐘信號的頻率經(jīng)自適應(yīng)調(diào)整以對應(yīng)于所述功能電路中的ー個或ー個以上選定延遲路徑。以此方式，如果所述功能電路中的延遲路徑中的延遲量例如由于ー個或ー個以上變化條件而調(diào)整，則由所述時鐘產(chǎn)生器產(chǎn)生的時鐘信號響應(yīng)于延遲的改變而自適應(yīng)地調(diào)整。因而，所提供的所述時鐘信號的頻率或用以將時鐘信號提供到功能電路的所述時鐘信號的頻率根據(jù)所述功能電路的性能(即，延遲)而自適應(yīng)地調(diào)整以避免或減小頻率裕度，且因而避免或減小性能裕度，同時仍允許功能電路的正常操作。
在一個實(shí)施例中，一種時鐘產(chǎn)生器包含至少ー個延遲電路，所述至少ー個延遲電路適于接收輸入信號并將所述輸入信號延遲與功能電路的至少ー個延遲路徑相關(guān)的量以產(chǎn)生輸出信號。所述時鐘產(chǎn)生器進(jìn)ー步包含反饋電路，所述反饋電路耦合到所述至少ー個延遲電路且響應(yīng)于所述輸出信號，其中所述反饋電路適于產(chǎn)生所述輸入信號。在另ー實(shí)施例中，一種時鐘產(chǎn)生器包含用于接收輸入信號,將所述輸入信號延遲與功能電路的至少ー個延遲路徑相關(guān)的量，且用于產(chǎn)生輸出信號的裝置。所述時鐘產(chǎn)生器進(jìn)ー步包含耦合到所述用于接收輸入信號且響應(yīng)于所述輸出信號以用于產(chǎn)生所述輸入信號的裝置。在另ー實(shí)施例中，一種電路包含時鐘產(chǎn)生器。所述時鐘產(chǎn)生器包含至少ー個延遲電路，所述至少ー個延遲電路適于接收輸入信號并將所述輸入信號延遲與功能電路的至少ー個延遲路徑相關(guān)的量以產(chǎn)生輸出信號。所述時鐘產(chǎn)生器進(jìn)ー步包含反饋電路，所述反饋電路耦合到所述至少一個延遲電路并響應(yīng)于所述輸出信號。所述反饋電路適于產(chǎn)生所述輸入信號。所述功能電路適于接收基于所述輸入信號的時鐘信號以控制ー個或ー個以上同步功能的時序。 在另ー實(shí)施例中，ー種提供時鐘產(chǎn)生器的方法包含檢視功能電路中的多個延遲路徑。所述方法進(jìn)ー步包含確定所述多個延遲路徑中的延遲量；在時鐘產(chǎn)生器中提供多個延遲電路，每一延遲電路經(jīng)配置以對應(yīng)于所述多個延遲路徑中的一者中的延遲量；以及配置所述多個延遲電路。配置所述多個延遲電路包含將輸入信號延遲與所述多個延遲路徑中的最長延遲相關(guān)的量；產(chǎn)生作為將所述輸入信號延遲的結(jié)果的輸出信號；以及使用反饋電路產(chǎn)生所述輸入信號，所述反饋電路耦合到所述多個延遲電路且響應(yīng)于所述輸出信號。


圖I為示范性自適應(yīng)時鐘產(chǎn)生器的方框圖；圖2為另ー示范性自適應(yīng)時鐘產(chǎn)生器的方框圖；圖3為針對在自適應(yīng)時鐘產(chǎn)生器中所提供的延遲電路的延遲路徑檢視和延遲量選擇和所述自適應(yīng)時鐘產(chǎn)生器根據(jù)所述延遲電路自適應(yīng)地產(chǎn)生時鐘信號的示范性流程圖；圖4為可用作自適應(yīng)時鐘產(chǎn)生器中的延遲電路的示范性門支配延遲電路的方框圖；圖5為可用于自適應(yīng)時鐘產(chǎn)生器中的示范性可編程門支配延遲電路的方框圖；圖6為可用作自適應(yīng)時鐘產(chǎn)生器中的延遲電路的另一示范性可編程門支配延遲電路的方框圖；圖7為可用作自適應(yīng)時鐘產(chǎn)生器中的延遲電路的示范性導(dǎo)線支配延遲電路的方框圖；圖8為可用作自適應(yīng)時鐘產(chǎn)生器中的延遲電路的示范性擴(kuò)散電容支配延遲電路的方框圖；以及圖9為示范性中央處理單元(CPU)功能電路和相關(guān)系統(tǒng)的方框圖，其中通過自適應(yīng)時鐘產(chǎn)生器來提供系統(tǒng)總線時鐘信號。
具體實(shí)施例方式現(xiàn)參看各圖，描述本發(fā)明的若干示范性實(shí)施例。詞語“示范性”在本文中用以指“充當(dāng)ー實(shí)例、例子或說明”。不必將本文中描述為“示范性”的任何實(shí)施例解釋為比其它實(shí)施例優(yōu)選或有利。在詳細(xì)描述中所掲示的實(shí)施例包括自適應(yīng)時鐘產(chǎn)生器、系統(tǒng)和方法，可使用所述自適應(yīng)時鐘產(chǎn)生器、系統(tǒng)和方法來產(chǎn)生時鐘信號或用以產(chǎn)生提供到電路的時鐘信號的信號。所述自適應(yīng)時鐘信號產(chǎn)生器將時鐘信號或用以提供時鐘信號的信號提供到包括(但不限干)同步數(shù)字電路的ー個或ー個以上功能電路。所述時鐘信號的頻率經(jīng)自適應(yīng)地調(diào)整以對應(yīng)于所述功能電路中的ー個或ー個以上選定延遲路徑。以此方式，如果所述功能電路中的延遲路徑中的延遲量例如由于ー個或ー個以上變化條件而調(diào)整，則由所述時鐘產(chǎn)生器產(chǎn)生的時鐘信號響應(yīng)于延遲的改變而自適應(yīng)地調(diào)整。因而，所提供的時鐘信號的頻率或用以將時鐘信號提供到功能電路的時鐘信號的頻率根據(jù)所述功能電路的性能(即，延遲)而自適應(yīng)地調(diào)整，以避免或減小頻率裕度，且因而避免或減小性能裕度，同時仍允許功能電路的 適當(dāng)操作。就此而言，圖I說明可用以將時鐘信號12提供到功能電路14的示范性自適應(yīng)時鐘產(chǎn)生器10。作為ー實(shí)例，功能電路14可為同步數(shù)字電路。時鐘信號12控制并同步化在功能電路14中執(zhí)行的活動以考慮傳播延遲。為自適應(yīng)地控制時鐘信號12的頻率(其又自適應(yīng)地調(diào)整功能電路14的性能)，在自適應(yīng)時鐘產(chǎn)生器10中提供ー個或ー個以上延遲電路16。時鐘信號12的頻率經(jīng)自適應(yīng)地控制以避免或減小功能電路14的性能裕度，同時不超出性能能力。ー個或ー個以上延遲電路16各自具有一延遲路徑，所述延遲路徑經(jīng)配置以對應(yīng)于在功能電路14中的ー個或ー個以上選定延遲路徑。所述選定延遲路徑可對應(yīng)于功能電路14中的ー個或ー個以上關(guān)鍵路徑。所述選定延遲路徑具有相關(guān)聯(lián)的延遲，所述相關(guān)聯(lián)的延遲可基于延遲變化條件而增加或減小，因而分別降低或増加功能電路14的最大性能能力。延遲電路16A到16C中的延遲路徑經(jīng)配置以響應(yīng)于影響功能電路14中的選定延遲路徑中的延遲的相同或類似延遲變化條件。因而，延遲電路16A到16C中的延遲以與在功能電路14中的選定延遲路徑相同或類似的方式調(diào)整。結(jié)果，時鐘信號12的頻率根據(jù)這些延遲變化條件而自適應(yīng)地調(diào)整，以通過在不超出最大性能能力的情況下避免或減小性能裕度而將功能電路14的性能最大化。舉例來說，如果功能電路14中的選定延遲路徑由于延遲變化條件而增加，則延遲電路16中的對應(yīng)于所述選定延遲路徑的延遲將增加，因而降低時鐘信號12的頻率。類似地，如果功能電路14中的選定延遲路徑由于延遲變化條件而減小，則延遲電路16中的對應(yīng)于所述選定延遲路徑的延遲減小，因而增加時鐘信號12的頻率(只要新増加的頻率不超出最大頻率)。根據(jù)功能電路14中的選定延遲路徑中的延遲改變來自適應(yīng)地控制時鐘信號12的頻率會避免或減小性能裕度，同時還避免或在超出最大頻率的頻率下操作功能電路14。結(jié)果，功能電路14的性能根據(jù)可能在任何給定時間存在于功能電路14中的在延遲電路16中考慮的任何延遲變化條件而最大化。在此實(shí)施例中，提供多個延遲電路16A到16C(即，延遲電路I到N)，每一延遲電路接收輸入信號18并提供輸出信號20A到20C，輸出信號20A到20C在選擇器電路22中組合。在此實(shí)施例中，選擇器電路22從延遲電路16A到16C選擇具有最大延遲的輸出信號20A到20C以產(chǎn)生表不此實(shí)施例中的最壞狀況延遲的輸入信號24,輸入信號24在此實(shí)施例中為反饋信號和可變時鐘信號。輸入信號24形成反饋電路25的部分。輸入信號24用以產(chǎn)生提供到功能電路14的時鐘信號12。在此實(shí)施例中，通過將輸入信號24和常規(guī)時鐘信號26稱合到無假信號時鐘多路復(fù)用器(glitch free clock multiplexor) 28中來執(zhí)行無假信號時鐘切換(glitch free clock switching)。常規(guī)時鐘信號26可用以在自適應(yīng)時鐘產(chǎn)生器10的振蕩回路27激活之前的初始化和/或執(zhí)行期間操作功能電路14以提供輸入信號24。由選擇器信號30選擇的無假信號時鐘多路復(fù)用器28的輸出為提供到功能電路14的時鐘信號12。在此實(shí)施例中，反饋電路25包括在選擇器電路22與延遲電路16A到16C之間的信號路徑中的反相電路29。輸入信號24還稱合到反相電路29,反相電路29的輸出為輸入信號24的相反極性且反相電路29將輸入信號18提供到延遲電路16A到16C中，借此產(chǎn)生如由振蕩回路27展示的環(huán)形振蕩器。以此方式，時鐘信號12的頻率根據(jù)在延遲電路16A到16C中所提供的最慢延遲路徑而被連續(xù)、自適應(yīng)地控制。時鐘信號12的頻率不必基于在功能電路14中的最壞狀況延遲條件而為固定的。 圖2說明關(guān)于圖I中的自適應(yīng)時鐘產(chǎn)生器10的更多細(xì)節(jié)。圖I中的自適應(yīng)時鐘產(chǎn)生器10的組件還存在于圖2中。然而，提供關(guān)于選擇器電路22和反相電路29的更多細(xì)節(jié)，但這些特定配置并不限于本文中所掲示的自適應(yīng)時鐘產(chǎn)生器。如在圖2中所說明，反相電路29為NAND (與非)門32，NAND門32接收輸入信號24和啟用信號34作為輸入。其它反相電路或門可用于反相電路29中以使輸入信號24反相。啟用信號34控制是否激活振蕩回路27且因而是啟動還是停止自適應(yīng)時鐘產(chǎn)生器10。在此實(shí)施例中，選擇器電路22包含ー個或ー個以上最遲上升沿響應(yīng)門36和ー個或ー個以上最遲下降沿響應(yīng)門38，所述門各自接收來自延遲電路16A到16C的輸出信號20A到20C。所述ー個或ー個以上最遲上升沿響應(yīng)門36響應(yīng)于輸入信號的最遲上升沿而產(chǎn)生輸出信號的下降沿。所述ー個或ー個以上最遲下降沿響應(yīng)門38響應(yīng)于輸入信號的最遲下降沿而產(chǎn)生輸出信號的上升沿。在圖2中的選擇器電路22中，所述ー個或ー個以上最遲上升沿響應(yīng)門36為NAND門，且所述ー個或ー個以上最遲下降沿響應(yīng)門38為NOR(或非)門，兩者均配置為η輸入門，其中η為延遲電路16的數(shù)目。來自最遲上升沿響應(yīng)門36的輸出信號40根據(jù)在延遲電路16Α到16C中的輸入信號18的延遲而響應(yīng)于在輸出信號20Α到20C中的最慢或最遲上升沿而下降。來自最遲下降沿響應(yīng)門38的輸出信號42根據(jù)在延遲電路16Α到16C中的輸入信號18的延遲而響應(yīng)于在輸出信號20Α到20C中的最慢或最遲下降沿而上升。以此方式，通過延遲電路16Α到16C中的最慢或最遲延遲來控制針對輸入信號24而產(chǎn)生的每ー脈沖的上升與下降沿。注意，如果單ー門能夠接收所提供的數(shù)目個輸出信號20Α到20C，則可使用一個最遲上升沿響應(yīng)門36與一個最遲下降沿響應(yīng)門38。如果不能，則可使用多個串聯(lián)耦合的門。將分別從延遲電路16Α到16C提供輸出信號20Α到20C的最慢上升沿和下降沿的輸出信號40、42輸入到多路復(fù)用器44中，以選擇將使用輸出信號40還是輸出信號42在振蕩回路27的特定反復(fù)上產(chǎn)生時鐘信號12。因而，振蕩回路27的兩次反復(fù)提供用以產(chǎn)生輸入信號24和時鐘信號12的一個時鐘脈沖的上升和下降沿。將輸出信號40或輸出信號42提供為進(jìn)入反相器48的輸入。來自反相器48的輸出信號50用作對多路復(fù)用器44的多路復(fù)用器選擇器。以此方式，通過振蕩回路27的毎次反復(fù)，多路復(fù)用器44在選擇來自最遲上升沿響應(yīng)門36的輸出信號40與選擇來自最遲下降沿響應(yīng)門38的輸出信號42之間切換以控制時鐘信號12的產(chǎn)生。接著使用反相器52來將輸出信號50再次反相以提供輸入信號24。在自適應(yīng)時鐘產(chǎn)生器10中可提供任何數(shù)目個延遲電路16。在延遲電路16中的每ー者中的延遲路徑將均為反相的或非反相的，以使得所有延遲路徑的極性均相同。延遲電路16的數(shù)目可基于功能電路14中的選定延遲路徑的數(shù)目，其中所述選定延遲路徑中的每ー者可視ー個或ー個以上延遲變化條件而引發(fā)變化的延遲。舉例來說，如在圖3中的示范性流程圖中所說明，待提供于自適應(yīng)時鐘產(chǎn)生器10中的延遲電路16的數(shù)目可基于對功能電路14中的延遲路徑的檢視或時序分析(方框60)。可確定所述延遲路徑中的延遲量以確定功能電路14中的關(guān)鍵路徑(方框62)。功能電路14中的關(guān)鍵路徑控制功能電路14的總體性能，因而限制時鐘信號12的最大頻率以維持適當(dāng)操作。 然而，在功能電路14中可能沒有一個關(guān)鍵路徑。不同延遲變化條件可改變在功能電路14中哪些延遲路徑成為關(guān)鍵路徑。因而，提供多個延遲電路16以對應(yīng)于功能電路14中的多個延遲路徑(圖3中的方框64)允許自適應(yīng)時鐘產(chǎn)生器10自適應(yīng)地調(diào)整輸入信號24，輸入信號24用以視在特定時間存在的延遲變化條件而根據(jù)引發(fā)最大延遲的任何路徑來控制時鐘信號12的頻率。舉例來說，導(dǎo)線支配延遲路徑可能成為功能電路14中的關(guān)鍵路徑，對于在功能電路14中的輸入端子與輸出端子之間提供長導(dǎo)線的狀況尤其如此。門支配延遲路徑可基于ー個或ー個以上延遲變化條件(例如溫度和晶體管老化(作為實(shí)例))的存在而成為關(guān)鍵路徑。功能電路14中的使用涉及到由于在組件的導(dǎo)電部分與襯底之間形成的擴(kuò)散電容而充電和放電的組件的擴(kuò)散電容支配延遲路徑可能成為功能電路14中的關(guān)鍵路徑。作為另ー實(shí)例，電壓供應(yīng)器中的瞬間改變還可影響功能電路14中的晶體管參數(shù)和切換延遲。舉例來說，電壓改變可導(dǎo)致功能電路14中的由高閾值電壓(Hvt)裝置支配的延遲路徑與標(biāo)稱閾值電壓(Nvt)或低閾值電壓(Lvt)裝置支配的延遲路徑相比在標(biāo)稱電壓供應(yīng)條件下切換較慢。延遲變化條件還可導(dǎo)致功能電路14中的不同路徑變得比其它路徑更關(guān)鍵。延遲變化條件可為可改變功能電路中的給定延遲路徑中的延遲的任何條件。除了上文所引用的實(shí)例之外，延遲變化條件的其它實(shí)例可包括在集成電路(IC)エ藝技術(shù)之間的變化，包括(但不限干)在制造功能電路和其它電路時使用的納米(nm)エ藝技木。如隨后將通過實(shí)例在本申請案中所論述，延遲電路16的延遲路徑可為可編程的。如在圖2中的自適應(yīng)時鐘產(chǎn)生器10中所說明，可在初始化或操作期間將編程信號54(其可包含例如一字節(jié)或字的信息的模擬或數(shù)字信號)提供到延遲電路16以控制延遲電路16中的延遲路徑的延遲。延遲電路16中的延遲路徑的延遲可能需要基于對功能電路14中的對應(yīng)選定延遲路徑的時序分析而編程和/或經(jīng)調(diào)整以精細(xì)地調(diào)諧所述延遲，這是因?yàn)樵谒鲅舆t路徑中的根據(jù)門或其它電路或邏輯而提供的延遲可能并不完全對應(yīng)于選定延遲路徑。在根據(jù)功能電路14中的選定延遲路徑而提供延遲電路16之后，啟用自適應(yīng)時鐘產(chǎn)生器10以自適應(yīng)地產(chǎn)生輸入信號24以控制時鐘信號12的頻率(圖3中的方框66)。在操作期間，延遲電路16根據(jù)延遲電路16中的延遲路徑而調(diào)整振蕩回路27中的輸入信號18的延遲(方框68)。所述延遲路徑受到根據(jù)經(jīng)設(shè)計或編程到延遲電路16中的延遲路徑的某些延遲傳播變化條件的影響。在多個延遲電路16的狀況中，自適應(yīng)時鐘產(chǎn)生器10選擇延遲電路16中的最長延遲路徑以產(chǎn)生輸入信號24的上升沿和下降沿(方框70)?；谳斎胄盘?4而對提供到功能電路14的時鐘信號12進(jìn)行控制和自適應(yīng)地調(diào)整(方框72)。在操作期間，視延遲電路16的設(shè)計而定，可調(diào)整或重新編程延遲路徑中的延遲量(方框74)。此調(diào)整或重新編程可基于經(jīng)設(shè)計以計量功能電路14中的延遲調(diào)整的其它邏輯或電路。自適應(yīng)時鐘產(chǎn)生器10繼續(xù)以反復(fù)方式操作振蕩回路27，直到去活啟用信號34或?qū)⒐?yīng)電カ到自適應(yīng)時鐘產(chǎn)生器10的電カ供應(yīng)器關(guān)掉或降低到用以操作自適應(yīng)時鐘產(chǎn)生器10的最小閾值電壓(如果存在)以下的操作電壓為止。如上文先前所論述，延遲電路16可經(jīng)設(shè)計以提供不同類型的延遲路徑以對應(yīng)于功能電路14中的各種類型的選定延遲路徑。舉例來說，圖4說明提供門支配延遲路徑的示范性門支配延遲電路80。門支配延遲路徑為主要通過在邏輯門的切換中的傳播延遲而變化的延遲路徑。所述傳播延遲受門電容影響。因?yàn)檫壿嬮T包含晶體管，所以影響晶體管中的切換中的傳播延遲的延遲變化條件影響門支配延遲路徑(包括圖4中的延遲電路16中的門支配延遲路徑)中的延遲量。如所說明，在輸入信號18與輸出信號20之間串聯(lián)耦合四個反相器門84A到84D，如通過在圖I和3中的自適應(yīng)時鐘產(chǎn)生器10中的實(shí)例所說明。然而，可使用任何類型和/或數(shù)目個門。所使用的門的類型和數(shù)目隨選定門支配延遲路徑中的門而變，所述門支配延遲電路經(jīng)設(shè)計以對應(yīng)于所述選定門支配延遲路徑。在此實(shí)例中，門支配延遲電路80為非可編程的，此意味著除了通過延遲變化條件之外無法調(diào)整由所述門支配延遲路徑所提供的延遲量。因而，無法對所述門支配延遲路徑中的延遲量進(jìn)行編程以提供調(diào)整。然而，在門支配延遲電路80中所提供的門的類型和數(shù)目并未在操作期間提供如在設(shè)計期間所預(yù)期的確切延遲量的狀況中，可能需要允許對延遲量進(jìn)行編程。就此而言，圖5說明可編程或可調(diào)整門支配延遲電路86的實(shí)例。在此門支配延遲電路86中，由門邏輯支配延遲路徑。然而，在此實(shí)施例中，可經(jīng)由編程信號90來控制由門支配延遲電路86提供到延遲路徑的驅(qū)動強(qiáng)度以控制在所述延遲路徑中所提供的延遲量。如在圖5中的門支配延遲電路86所說明，提供一組反相器92，且其耦合于振蕩回路27中的輸入信號18與輸出信號20之間(在圖I和3中所展不)。分別在Vdd軌94與姆一反相器92的P型金屬氧化物半導(dǎo)體(MOS) (PMOS)晶體管之間和在接地(Gnd)軌100與每一反相器92的N型MOS (NMOS)晶體管之間提供額外晶體管96、98。在門支配延遲電路86中所提供的反相器92中的一者或一者以上為可編程的(在圖5中說明為多個可編程反相器92A、92B)?？煽刂瓶删幊谭聪嗥?2A、92B以控制延遲路徑中提供到輸入信號18的延遲量。可通過控制可編程反相器92A、92B是否影響門支配延遲電路86的驅(qū)動強(qiáng)度來控制所述驅(qū)動強(qiáng)度。増加驅(qū)動強(qiáng)度會減小延遲路徑中的延遲量。降低驅(qū)動強(qiáng)度會增加延遲路徑中的延遲量。如圖5中所說明，針對可編程反相器92A、92B中的每ー者提供兩條編程線102A、102B、103A、103B。每ー編程線102A、102B、103A、103B載運(yùn)用以控制每一可編程反相器92A、92B是否影響門支配延遲電路86的驅(qū)動強(qiáng)度的編程設(shè)定90A、90B。舉例來說，如果將編程線102A設(shè)定為邏輯“O”值(例如，O伏)以接通PMOS晶體管104A，且將編程線102B設(shè)定為邏輯“I”值(例如，I伏)以接通NMOS晶體管106A，則可編程反相器92A被激活并影響門支配延遲電路86的驅(qū)動強(qiáng)度以減小延遲路徑中的延遲量。相同過程適用于可編程反相器92B。如果可編程反相器92A、92B被去活(即，將編程線102A、103A設(shè)定為邏輯“ 1”，且、將編程線102B、103B設(shè)定為邏輯“O”)，則可編程反相器92A、92B不影響門支配延遲電路86的驅(qū)動強(qiáng)度，借此增加延遲路徑中的延遲量。可分別通過ニ(2)位程序設(shè)定字來設(shè)定編程線102AU02B和103AU03B。或者，可通過ー個四(4)位程序設(shè)定字來設(shè)定編程線102A、102B、103A、104B?？商峁┤魏纹渌贾?。使延遲路徑中的延遲量變化的能力與所提供的可編程反相器的數(shù)目相關(guān)。舉例來說，門支配延遲電路86的默認(rèn)設(shè)定可針對待激活的可編程反相器92A和待去活的可編程反相器92B。此默認(rèn)設(shè)定提供延遲路徑中的默認(rèn)延遲量。為從所述默認(rèn)延遲增加延遲路徑中的延遲量，可經(jīng)由待去活的程序設(shè)定90A來控制可編程反相器92A以降低驅(qū)動強(qiáng)度。為從所述默認(rèn)延遲設(shè)定減小延遲路徑中的延遲量，可經(jīng)由待激 活的程序設(shè)定90A、90B兩者來控制可編程反相器92A、92B以增加驅(qū)動強(qiáng)度?？梢曀目赡苎舆t變化的數(shù)目而在門支配延遲電路86中提供任何數(shù)目個可編程反相器。在門支配延遲電路86中還可能需要精細(xì)分辨率延遲編程。就此而言，圖5的門支配延遲電路86還可包括在輸出信號20上的可變負(fù)載調(diào)整組件108以允許對延遲路徑中的延遲量進(jìn)行精細(xì)調(diào)諧。在此實(shí)施例中，可變負(fù)載調(diào)整組件108為可變電容器，其電容由負(fù)載調(diào)整設(shè)定110控制。根據(jù)電阻-電容(RC)網(wǎng)絡(luò)模型，負(fù)載電容的增加増加了門支配延遲電路86的電容和所述延遲路徑的延遲。同樣，負(fù)載電容的減小減小了延遲路徑的延遲。以此方式，對門支配延遲電路86中的延遲路徑的延遲的精細(xì)調(diào)整是可能的。圖6說明可用于上文所描述的自適應(yīng)時鐘產(chǎn)生器中的可編程門支配延遲電路112的另ー實(shí)例。在此實(shí)例中，通過ー連串兩個并聯(lián)的門116AU16B來提供第一延遲路徑和第ニ延遲路徑。視第一延遲路徑和第二延遲路徑中所提供的門的類型而定，包含門Gl到G4的第一延遲路徑可具有大于包含門G5到G6的第二延遲路徑的組合傳播延遲。另外，可根據(jù)門Gl到G6是Hvt、Nvt還是Lvt裝置來確定門Gl到G6中的傳播延遲。提供多路復(fù)用器118以選擇第一延遲路徑和第二延遲路徑中的一者作為延遲路徑來控制輸入信號18的延遲。因而，多路復(fù)用器選擇器120通過選擇第一延遲路徑或第二延遲路徑的總延遲而允許對門支配延遲電路112的總延遲的可編程性。注意，可在門支配延遲電路112中提供任何數(shù)目個延遲路徑，其中所述延遲路徑中的ー者經(jīng)選擇以控制門支配延遲電路112中的延遲量。類似于圖5中所提供的可編程負(fù)載調(diào)整組件還可提供于門支配延遲電路112中且耦合到圖6的門支配延遲電路112中的輸出信號20 (盡管在此實(shí)施例中未作說明)。圖7為在功能電路中的選定延遲路徑中的延遲為導(dǎo)線支配的情況下可作為延遲電路提供于自適應(yīng)時鐘產(chǎn)生器(包括先前描述的自適應(yīng)時鐘產(chǎn)生器)中的導(dǎo)線支配延遲電路122的實(shí)例。導(dǎo)線支配延遲路徑是延遲路徑中的延遲主要由延遲路徑中的導(dǎo)線的RC延遲支配的延遲路徑。舉例來說，高速緩沖功能電路的速度可由導(dǎo)線所導(dǎo)致的RC延遲而非門傳播延遲支配。如在圖7中所說明，導(dǎo)線支配延遲電路122的延遲路徑包含具有給定長度的導(dǎo)線126，提供具有給定長度的導(dǎo)線126以模擬接收時鐘信號12的功能電路中的選定延遲路徑的導(dǎo)線支配延遲的RC響應(yīng)。還可在繞成線圈、蜿蜒或Z字形布置中提供導(dǎo)線126以提供在導(dǎo)線支配延遲電路122內(nèi)的所要導(dǎo)線長度以模仿功能電路14中的導(dǎo)線支配延遲路徑。來自振蕩回路27的輸入信號18經(jīng)由導(dǎo)線126行進(jìn)，最終在由所述延遲路徑控制的延遲之后提供輸出信號20。圖8說明可用作自適應(yīng)時鐘產(chǎn)生器(包括先前描述的自適應(yīng)時鐘產(chǎn)生器)中的延遲電路的延遲電路的另ー實(shí)例。在此實(shí)施例中，所述延遲電路為擴(kuò)散電容支配延遲電路130。擴(kuò)散電容可支配功能電路中的延遲。在組件安裝到包括功能電路14的功能電路時，當(dāng)所述組件中的ー個或ー個以上導(dǎo)電部分鄰近于襯底的ー個或ー個以上導(dǎo)電部分時，可產(chǎn)生擴(kuò)散電容。所述鄰近導(dǎo)電部分充當(dāng)平行板電容器。存儲于其中的電荷和因而在含有所述擴(kuò)散電容的路徑中的RC特性可響應(yīng)于變化條件而改變。如果在功能電路14的關(guān)鍵路徑中包括擴(kuò)散電容，則功能電路14中的延遲量可為擴(kuò)散電容支配的。就此而言，如在圖8中所說明，擴(kuò)散電容支配延遲電路130接收輸入信號18且提供延遲路徑。所述延遲路徑控制在輸入信號18傳播到輸出信號20時的延遲量。在此實(shí)施例中，若干N型場效晶體管(NFET) 132A到132D包括于擴(kuò)散電容支配延遲電路130中且并聯(lián)耦合在一起。每ー NFET 132A到132D提供ー電容負(fù)載(C1到C4)以模仿功能電路14中的選定延遲路徑中的擴(kuò)散電容。電容負(fù)載C1到C4中的每ー者以其并聯(lián)布置而一起相加以提供在NFET 132上的總電容負(fù)載(即，Ci+Q+Q+C；)。電カ供應(yīng)器(S卩，Vdd)的改變和/或另ー變化條件的改變可導(dǎo)致對擴(kuò)散電容支配延遲電路130中所提供的電容充電或放電的時間量的改變，其又使延遲路徑中的延遲量變化。擴(kuò)散電容支配延遲電路130經(jīng)設(shè)計以試 圖模仿功能電路14中的選定擴(kuò)散電容支配延遲路徑中的延遲量。本文中所描述的自適應(yīng)時鐘產(chǎn)生器和相關(guān)方法可用以控制在任何電路或系統(tǒng)中所提供的時鐘信號，所述電路或系統(tǒng)包括(但不限干)同步數(shù)字電路、中央處理單元(CPU)系統(tǒng)，和存儲器電路或系統(tǒng)。如果用于存儲器電路或系統(tǒng)中，則所述存儲器電路或系統(tǒng)可使用任何類型的存儲器。實(shí)例包括(但不限干)靜態(tài)隨機(jī)存取存儲器(RAM) (SRAM)、動態(tài)RAM (DRAM)、同步DRAM (SDRAM)、雙倍數(shù)據(jù)速率(DDR) SDRAM、雙倍數(shù)據(jù)速率2 (DDR2)SDRAM、雙倍數(shù)據(jù)速率 3 (DDR3) SDRAM、移動 DDR(MDDR) SDRAM、低功率(LP)DDR SDRAM,和 LPDDR2SDRAM。只要由提供足夠電壓電平以保持存儲器単元具有功能性的電壓域?yàn)榇鎯ζ鞴╇?，便可在多個電壓域中的任何電壓域中來提供從自適應(yīng)時鐘產(chǎn)生器接收時鐘信號的存儲器電路或系統(tǒng)的組件中的任一者(如果此為存儲器的技術(shù)和/或設(shè)計所要求)。根據(jù)本文中所論述的設(shè)計和方法的自適應(yīng)時鐘產(chǎn)生器可包括于或集成于半導(dǎo)體裸片、集成電路，和/或包括電子裝置的裝置和/或基于處理器的裝置或系統(tǒng)中。此類裝置的實(shí)例包括(但不限干)機(jī)頂盒、娛樂単元、導(dǎo)航裝置、通信裝置、個人數(shù)字助理(PDA)、固定位置數(shù)據(jù)單元、移動位置數(shù)據(jù)單元、移動電話、蜂窩式電話、計算機(jī)、便攜式計算機(jī)、桌上型計算機(jī)、監(jiān)視器、計算機(jī)監(jiān)視器、電視、調(diào)諧器、無線電、衛(wèi)星無線電、音樂播放器、數(shù)字音樂播放器、便攜式音樂播放器、視頻播放器、數(shù)字視頻播放器、數(shù)字視頻光盤(DVD)播放器和便攜式數(shù)字視頻播放器。圖9說明可使用上文所描述的自適應(yīng)時鐘產(chǎn)生器141和相關(guān)電路的基于處理器的系統(tǒng)140。自適應(yīng)時鐘產(chǎn)生器141可用以為系統(tǒng)總線143提供時鐘信號142，其中時鐘信號142分布到基于處理器的系統(tǒng)140中的各個同步組件?；谔幚砥鞯南到y(tǒng)140可包括于電子裝置149中。在此實(shí)例中，基于處理器的系統(tǒng)140包括中央處理單元(CPU) 144，中央處理単元144包括處理器145和集成的高速緩沖存儲器系統(tǒng)146。高速緩沖存儲器系統(tǒng)146包括高速緩沖存儲器管理単元147，高速緩沖存儲器管理単元147控制對可由處理器145存取的高速緩沖存儲器148的存取以快速地存取臨時存儲裝置以尋找頻繁存取的數(shù)據(jù)。CPU144耦合到系統(tǒng)總線143，系統(tǒng)總線143將包括于基于處理器的系統(tǒng)140中的其它裝置互連。眾所周知，CPU 144通過在系統(tǒng)總線143上交換地址、控制和數(shù)據(jù)信息來與這些其它裝置通信。這些裝置可包括任何類型的裝置。如在圖9中所說明，這些裝置可包括(作為實(shí)例)系統(tǒng)存儲器150、ー個或ー個以上輸入裝置152、ー個或ー個以上輸出裝置154、網(wǎng)絡(luò)接口裝置156和顯示器控制器158。ー個或ー個以上輸入裝置152可包括任何類型的輸入裝置，包括(但不限于)輸入鍵、開關(guān)、語音處理器等。ー個或ー個以上輸出裝置154可包括任何類型的輸出裝置，包括(但不限干)音頻、視頻、其它視覺指示器等。網(wǎng)絡(luò)接口裝置156可為經(jīng)配置以允許去往和來自網(wǎng)絡(luò)160的數(shù)據(jù)的交換的任何裝置。網(wǎng)絡(luò)160可為任何類型的網(wǎng)絡(luò)，包括(但不限干)有線或無線網(wǎng)絡(luò)、私用或公用網(wǎng)絡(luò)、局域網(wǎng)(LAN)、廣域網(wǎng)(WLAN)和因特網(wǎng)。網(wǎng)絡(luò)接ロ裝置156可支持所要的任何類型的通信協(xié)議。CPU 144還可經(jīng)由系統(tǒng)總線143存取系統(tǒng)存儲器150。系統(tǒng)存儲器150可包括用以存取系統(tǒng)存儲器150的先前在上文描述的電路和方法。系統(tǒng)存儲器150可包括靜態(tài)存儲器和/或動態(tài)存儲器。系統(tǒng)存儲器150可包括用于CPU 144的程序存儲161和數(shù)據(jù)存儲162。CPU 144還可經(jīng)由系統(tǒng)總線143存取顯示器控制器158以控制發(fā)送到顯示器174的信息。顯示器控制器158可包括存儲器控制器168和存儲器170以存儲待響應(yīng)于與CPU 144的通信而發(fā)送到顯示器174的數(shù)據(jù)。顯示器控制器158經(jīng)由視頻處理器172而將待顯示的信息·發(fā)送到顯示器174，視頻處理器172將待顯示的信息處理成適合于顯示器174的格式。顯示器174可包括任何類型的顯示器，包括(但不限干)陰極射線管(CRT)、液晶顯示器(LCD)、等離子體顯示器等。所屬領(lǐng)域的技術(shù)人員將進(jìn)一歩了解，結(jié)合本文中所掲示的實(shí)施例而描述的各種說明性邏輯塊、模塊、電路和算法可實(shí)施為電子硬件、存儲于存儲器中或另ー計算機(jī)可讀媒體中且可由處理器或其它處理裝置執(zhí)行的指令，或以上兩者的組合。為清楚地說明此互換性，上文已大體上在其功能性方面描述了各種說明性組件、塊、模塊、電路和步驟。如何實(shí)施此功能性取決于特定應(yīng)用、設(shè)計挑選和/或強(qiáng)加于整個系統(tǒng)的設(shè)計約束。所屬領(lǐng)域的技術(shù)人員可針對每ー特定應(yīng)用以不同方式實(shí)施所描述的功能性，但不應(yīng)將此些實(shí)施決策解釋為導(dǎo)致背離本發(fā)明的范圍。可使用處理器、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)或經(jīng)設(shè)計以執(zhí)行本文中所描述功能的其它可編程邏輯裝置、離散門或晶體管邏輯、離散硬件組件，或其任何組合來實(shí)施或執(zhí)行結(jié)合本文中所掲示的實(shí)施例而描述的各種說明性邏輯塊、模塊和電路。處理器可為微處理器，但在替代方案中，處理器可為任何常規(guī)的處理器、控制器、微控制器或狀態(tài)機(jī)。處理器還可實(shí)施為計算裝置的組合，例如，DSP與微處理器的組合、多個微處理器、結(jié)合DSP核心的ー個或ー個以上微處理器，或任何其它此類配置。本文中所掲示的實(shí)施例可體現(xiàn)于硬件中和存儲于存儲器中的指令中，且可駐留于(例如)隨機(jī)存取存儲器(RAM)、快閃存儲器、只讀存儲器(ROM)、電可編程ROM(EPROM)、電可擦除可編程ROM (EEPROM)、寄存器、硬盤、可裝卸磁盤、CD-ROM或此項(xiàng)技術(shù)中已知的任何其它形式的計算機(jī)可讀媒體中。將示范性存儲媒體耦合到處理器以使得處理器可從所述存儲媒體讀取信息和將信息寫入到所述存儲媒體。在替代方案中，所述存儲媒體可與所述處理器成一體式。所述處理器和所述存儲媒體可駐留于ASIC中。所述ASIC可駐留于遠(yuǎn)程站中。在替代方案中，所述處理器和所述存儲媒體可作為離散組件而駐留于遠(yuǎn)程站、基站或服務(wù)器中。還注意，描述本文中的示范性實(shí)施例中的任一者中所描述的操作步驟以提供實(shí)例和論述。可以不同于所說明的序列的眾多不同序列來執(zhí)行所描述的操作。此外，實(shí)際上可以許多不同步驟來執(zhí)行在単一操作步驟中所描述的操作。另外，可組合在示范性實(shí)施例中所論述的ー個或ー個以上操作步驟。應(yīng)理解，在流程圖中所說明的操作步驟可經(jīng)受對所屬領(lǐng)域的技術(shù)人員將容易明白的眾多不同修改。所屬領(lǐng)域的技術(shù)人員還將理解，可使用多種不同技術(shù)和技藝中的任一者來呈現(xiàn)信息和信號。舉例來說，可通過電壓、電流、電磁波、磁場或磁粒子、光場或光粒子，或其任何組合來表示可在整個以上描述中所引用的數(shù)據(jù)、指令、命令、信息、信號、位、符號和碼片。
提供對本發(fā)明的先前描述以使所屬領(lǐng)域的技術(shù)人員能夠制作或使用本發(fā)明。所屬領(lǐng)域的技術(shù)人員將容易明白對本發(fā)明的各種修改，且可在不背離本發(fā)明的精神或范圍的情況下將本文中所界定的一般原理應(yīng)用于其它變體。因而，本發(fā)明無意限于本文中所描述的實(shí)例和設(shè)計，而是將賦予本發(fā)明與本文中所掲示的原理和新穎特征相一致的最廣范圍。
權(quán)利要求
1.ー種時鐘產(chǎn)生器，其包含 至少ー個延遲電路，其適于接收輸入信號并將所述輸入信號延遲與功能電路的至少ー個延遲路徑相關(guān)的量以產(chǎn)生輸出信號；以及 反饋電路，其耦合到所述至少一個延遲電路并響應(yīng)于所述輸出信號，其中所述反饋電路適于產(chǎn)生所述輸入信號。
2.根據(jù)權(quán)利要求I所述的時鐘產(chǎn)生器，其中所述輸出信號耦合到所述功能電路的時鐘信號輸入。
3.根據(jù)權(quán)利要求I所述的時鐘產(chǎn)生器，其中所述至少ー個延遲路徑包含由門支配延遲路徑、導(dǎo)線支配延遲路徑和擴(kuò)散電容支配延遲路徑組成的群組所構(gòu)成的延遲路徑。
4.根據(jù)權(quán)利要求I所述的時鐘產(chǎn)生器，其中所述至少一個延遲電路經(jīng)配置以接收至少一個編程信號以編程所述至少一個延遲路徑中的所述延遲量。
5.根據(jù)權(quán)利要求4所述的時鐘產(chǎn)生器，其中所述至少ー個延遲電路包含多個延遲電路，其中所述編程信號經(jīng)配置以包括或繞過所述多個延遲電路中的ー個或ー個以上電路以編程所述至少一個延遲路徑中的所述延遲量。
6.根據(jù)權(quán)利要求4所述的時鐘產(chǎn)生器，其中所述至少ー個延遲電路包含多個延遲路徑，其中所述編程信號經(jīng)配置以選擇所述多個延遲路徑中的一者作為所述至少ー個延遲電路的所述延遲路徑。
7.根據(jù)權(quán)利要求I所述的時鐘產(chǎn)生器，其中所述至少ー個延遲電路包含多個延遲電路，每一延遲電路適于接收所述輸入信號并將所述輸入信號延遲與所述功能電路的多個延遲路徑相關(guān)的量。
8.根據(jù)權(quán)利要求7所述的時鐘產(chǎn)生器，其中所述輸出信號是根據(jù)所述多個延遲路徑中的最長延遲而產(chǎn)生。
9.根據(jù)權(quán)利要求I所述的時鐘產(chǎn)生器，其中所述反饋電路包含 至少ー個最遲上升沿響應(yīng)門和至少ー個最遲下降沿響應(yīng)門，兩者均響應(yīng)于所述輸出信號；以及 選擇器電路，其適于基于對來自所述至少ー個最遲上升沿響應(yīng)門的輸出信號和來自所述至少一個最遲下降沿響應(yīng)門的輸出信號的交替選擇而產(chǎn)生所述輸入信號。
10.根據(jù)權(quán)利要求I所述的時鐘產(chǎn)生器，其進(jìn)ー步包含選擇器電路，所述選擇器電路耦合到所述至少一個延遲電路和所述反饋電路，且適于將所述多個延遲路徑中的一者耦合到所述反饋電路。
11.根據(jù)權(quán)利要求I所述的時鐘產(chǎn)生器，其集成于至少一個半導(dǎo)體裸片中。
12.根據(jù)權(quán)利要求I所述的時鐘產(chǎn)生器，其進(jìn)ー步包含選自由以下各者組成的群組的裝置機(jī)頂盒、娛樂単元、導(dǎo)航裝置、通信裝置、個人數(shù)字助理PDA、固定位置數(shù)據(jù)單元、移動位置數(shù)據(jù)單元、移動電話、蜂窩式電話、計算機(jī)、便攜式計算機(jī)、桌上型計算機(jī)、監(jiān)視器、計算機(jī)監(jiān)視器、電視、調(diào)諧器、無線電、衛(wèi)星無線電、音樂播放器、數(shù)字音樂播放器、便攜式音樂播放器、視頻播放器、數(shù)字視頻播放器、數(shù)字視頻光盤DVD播放器，和便攜式數(shù)字視頻播放器，所述時鐘產(chǎn)生器集成到所述裝置中。
13.ー種時鐘產(chǎn)生器，其包含 用于接收輸入信號并將所述輸入信號延遲與功能電路的至少ー個延遲路徑相關(guān)的量并用于產(chǎn)生輸出信號的裝置；以及 耦合到所述用于接收輸入信號的裝置并響應(yīng)于所述輸出信號以用于產(chǎn)生所述輸入信號的裝置。
14.一種產(chǎn)生時鐘信號的方法，其包含 在至少一個延遲電路中接收輸入信號； 將所述輸入信號延遲與功能電路中的至少一個延遲路徑相關(guān)的量； 產(chǎn)生作為延遲所述輸入信號的結(jié)果的時鐘信號；以及 使用反饋電路產(chǎn)生所述輸入信號，所述反饋電路耦合到所述至少一個延遲電路并響應(yīng)于所述時鐘信號。
15.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含基于所述輸入信號而產(chǎn)生用于所述功能電路的時鐘信號。
16.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含將編程信號提供到所述至少一個延遲電路以編程所述至少一個延遲路徑中的所述延遲量。
17.根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含將編程信號提供到所述至少一個延遲電路以控制所述至少一個延遲路徑中的一個或一個以上延遲路徑是從所述至少一個延遲路徑繞過還是包括于所述至少一個延遲路徑中。
18.根據(jù)權(quán)利要求14所述的方法，其中延遲所述輸入信號包含根據(jù)所述至少一個延遲電路中的多個延遲路徑中的選定延遲路徑來延遲所述輸入信號。
19.根據(jù)權(quán)利要求14所述的方法，其中接收所述輸入信號包含在多個延遲電路中接收所述輸入信號；且 延遲所述輸入信號包含將所述輸入信號延遲與所述功能電路中的所述多個延遲路徑相關(guān)的量。
20.根據(jù)權(quán)利要求19所述的方法，其包含根據(jù)所述多個延遲路徑中的最長延遲而產(chǎn)生所述輸出信號。
21.一種電路，其包含 時鐘產(chǎn)生器，其包含 至少一個延遲電路，其適于接收輸入信號并將所述輸入信號延遲與功能電路的至少一個延遲路徑相關(guān)的量以產(chǎn)生輸出信號；以及 反饋電路，其耦合到所述至少一個延遲電路并響應(yīng)于所述輸出信號，其中所述反饋電路適于產(chǎn)生所述輸入信號；且 其中所述功能電路適于接收基于所述輸入信號的時鐘信號以控制一個或一個以上同步功能的時序。
22.根據(jù)權(quán)利要求21所述的電路，其進(jìn)一步包含選自由以下各者組成的群組的裝置 機(jī)頂盒、娛樂單元、導(dǎo)航裝置、通信裝置、個人數(shù)字助理PDA、固定位置數(shù)據(jù)單元、移動位置數(shù)據(jù)單元、移動電話、蜂窩式電話、計算機(jī)、便攜式計算機(jī)、桌上型計算機(jī)、監(jiān)視器、計算機(jī)監(jiān)視器、電視、調(diào)諧器、無線電、衛(wèi)星無線電、音樂播放器、數(shù)字音樂播放器、便攜式音樂播放器、視頻播放器、數(shù)字視頻播放器、數(shù)字視頻光盤DVD播放器，和便攜式數(shù)字視頻播放器，所述電路集成到所述裝置中。
23.一種提供時鐘產(chǎn)生器的方法，其包含檢視功能電路中的多個延遲路徑； 確定所述多個延遲路徑中的延遲量； 在時鐘產(chǎn)生器中提供多個延遲電路，每一延遲電路經(jīng)配置以對應(yīng)于所述多個延遲路徑中的一者中的所述延遲量；以及配置所述多個延遲電路以 將輸入信號延遲與所述多個延遲路徑中的最長延遲相關(guān)的量； 產(chǎn)生作為延遲所述輸入信號的結(jié)果的輸出信號；以及 使用反饋電路產(chǎn)生所述輸入信號，所述反饋電路耦合到所述多個延遲電路并響應(yīng)于所述輸出信號。
全文摘要
本發(fā)明揭示可用以產(chǎn)生用于功能電路的時鐘信號以避免或減小性能裕度的自適應(yīng)時鐘產(chǎn)生器、系統(tǒng)和相關(guān)方法。在某些實(shí)施例中，時鐘產(chǎn)生器根據(jù)在延遲電路中所提供的與在所述功能電路中的選定延遲路徑相關(guān)的延遲路徑而自主地且自適應(yīng)地產(chǎn)生時鐘信號。所述時鐘產(chǎn)生器包括延遲電路，所述延遲電路適于接收輸入信號并將所述輸入信號延遲與功能電路的延遲路徑相關(guān)的量以產(chǎn)生輸出信號。反饋電路耦合到所述延遲電路并響應(yīng)于所述輸出信號，其中所述反饋電路適于在振蕩回路配置中將所述輸入信號產(chǎn)生回到所述延遲電路。所述輸入信號可用以將時鐘信號提供到所述功能電路。
文檔編號H03K3/03GK102714492SQ201080061271
公開日2012年10月3日 申請日期2010年12月14日 優(yōu)先權(quán)日2009年12月14日
發(fā)明者杰弗里·托德·布里奇斯, 柴家明, 馬尼什·加爾吉 申請人:高通股份有限公司