專利名稱：一種延遲信號(hào)產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)延遲技術(shù)，更具體地說，涉及一種延遲信號(hào)產(chǎn)生電路。
背景技術(shù)：
信號(hào)延遲技術(shù)用于將來自信號(hào)源的信號(hào)延遲一個(gè)或多個(gè)信號(hào)周期。圖1是現(xiàn)有延遲信號(hào)產(chǎn)生電路100的電路圖。如圖1所示，延遲信號(hào)產(chǎn)生電路100 包括D觸發(fā)器102、104和106，其中，D觸發(fā)器102、104和106之中每一個(gè)的時(shí)鐘端(CLK端) 都連接至?xí)r鐘源108，且D觸發(fā)器102的數(shù)據(jù)端(D端)連接至信號(hào)源110，D觸發(fā)器104的數(shù)據(jù)端連接至信號(hào)源112，D觸發(fā)器106的數(shù)據(jù)端連接至信號(hào)源114，延遲信號(hào)從各D觸發(fā)器102、104和106的輸出端⑴端)輸出。上述延遲信號(hào)產(chǎn)生電路100的功耗較大，因?yàn)橹挥挟?dāng)時(shí)鐘源輸出無效時(shí)鐘信號(hào) (即不發(fā)生翻轉(zhuǎn)的恒定電平)時(shí)，各D觸發(fā)器才不會(huì)對(duì)來自信號(hào)源的數(shù)據(jù)信號(hào)進(jìn)行采樣，從而不會(huì)產(chǎn)生動(dòng)態(tài)功耗。因此，需要一種延遲信號(hào)產(chǎn)生電路，能夠有效解決現(xiàn)有延遲信號(hào)產(chǎn)生電路功耗過大的問題。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題在于，針對(duì)現(xiàn)有延遲信號(hào)產(chǎn)生電路功耗過大的缺陷，提供一種延遲信號(hào)產(chǎn)生電路。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是構(gòu)造一種延遲信號(hào)產(chǎn)生電路，分別與輸出時(shí)鐘脈沖的時(shí)鐘源和至少一個(gè)信號(hào)源相連，該延遲信號(hào)產(chǎn)生電路包括比較電路、時(shí)鐘開關(guān)電路和與所述至少一個(gè)信號(hào)源相對(duì)應(yīng)的至少一個(gè)D觸發(fā)器，其中，比較電路包含與所述至少一個(gè)D觸發(fā)器相對(duì)應(yīng)的至少一對(duì)輸入端，每對(duì)輸入端的第一輸入端與該對(duì)輸入端所對(duì)應(yīng)的D觸發(fā)器所對(duì)應(yīng)的信號(hào)源相連，第二輸入端與該對(duì)輸入端所對(duì)應(yīng)的D觸發(fā)器的輸出端相連，比較電路的輸出端與時(shí)鐘開關(guān)電路的控制端相連，時(shí)鐘開關(guān)電路的輸入端與時(shí)鐘源相連，輸出端與每個(gè)D觸發(fā)器的時(shí)鐘端相連，每個(gè)D觸發(fā)器的數(shù)據(jù)端與該觸發(fā)器所對(duì)應(yīng)的信號(hào)源相連，其中，比較電路在其各對(duì)輸入端的第一輸入端電平均與第二輸入端電平相等時(shí)，輸出無效電平，否則輸出有效電平；時(shí)鐘開關(guān)電路在其控制端為有效電平時(shí)，在其輸出端輸出所述時(shí)鐘脈沖，在其控制端為無效電平時(shí)，在其輸出端輸出恒定電平。優(yōu)選的，所述恒定電平為恒定的高電平。優(yōu)選的，所述恒定電平為恒定的低電平。優(yōu)選的，所述有效電平為高電平，所述無效電平為低電平。優(yōu)選的，所述有效電平為低電平，所述無效電平為高電平。實(shí)施本發(fā)明的技術(shù)方案，具有以下有益效果本發(fā)明提供的延遲信號(hào)產(chǎn)生電路可在延遲后的信號(hào)與待延遲信號(hào)相同時(shí)向D觸發(fā)器輸出無效時(shí)鐘信號(hào)，在這種情況下，D觸發(fā)器將不會(huì)對(duì)來自信號(hào)源的數(shù)據(jù)信號(hào)進(jìn)行采樣，因此可大大降低動(dòng)態(tài)功耗。


下面將結(jié)合附圖及實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明，附圖中圖1是現(xiàn)有延遲信號(hào)產(chǎn)生電路的電路圖；圖2是依據(jù)本發(fā)明一較佳實(shí)施例的延遲信號(hào)產(chǎn)生電路的電路圖。
具體實(shí)施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明提供了一種延遲信號(hào)產(chǎn)生電路，可在延遲后的信號(hào)與待延遲信號(hào)相同時(shí)向 D觸發(fā)器輸出無效時(shí)鐘信號(hào)。在這種情況下，D觸發(fā)器將不會(huì)對(duì)來自信號(hào)源的數(shù)據(jù)信號(hào)進(jìn)行采樣，因此可大大降低動(dòng)態(tài)功耗。下面就對(duì)本發(fā)明提供的延遲信號(hào)產(chǎn)生電路進(jìn)行詳細(xì)描述。圖2是依據(jù)本發(fā)明一較佳實(shí)施例的延遲信號(hào)產(chǎn)生電路200的電路圖。如圖2所示， 延遲信號(hào)產(chǎn)生電路200包括D觸發(fā)器202、204和206、比較電路216和時(shí)鐘開關(guān)電路218。 其中，D觸發(fā)器202的數(shù)據(jù)端(D端)連接至信號(hào)源210，D觸發(fā)器204的數(shù)據(jù)端連接至信號(hào)源212，D觸發(fā)器206的數(shù)據(jù)端連接至信號(hào)源214，延遲信號(hào)從各D觸發(fā)器202、204和206的輸出端⑴端)輸出。比較電路216的包含3對(duì)輸入端，分別對(duì)應(yīng)D觸發(fā)器202、204和206。其中在每對(duì)輸入端中，第一輸入端用于連接所對(duì)應(yīng)D觸發(fā)器所對(duì)應(yīng)的信號(hào)源，第二輸入端用于連接該D 觸發(fā)器的輸出端⑴端)。例如，比較電路216對(duì)應(yīng)D觸發(fā)器202的一對(duì)輸入端中，第一輸入端用于連接D觸發(fā)器202所對(duì)應(yīng)的信號(hào)源210，第二輸入端用于連接D觸發(fā)器202的輸出端 ⑴端)。而比較電路216的輸出端則連接至?xí)r鐘開關(guān)電路218的控制端。時(shí)鐘開關(guān)電路218的輸入端連接至?xí)r鐘源208，輸出端分別連接至D觸發(fā)器202、 204和206的時(shí)鐘端(CLK端)。在具體工作過程中，比較電路216在其各對(duì)輸入端的第一輸入端電平均與第二輸入端電平相等時(shí)，輸出無效電平，否則輸出有效電平。例如，僅當(dāng)比較電路216的3對(duì)輸入端中第一輸入端電平與第二輸入端電平都相等時(shí)，比較電路216才會(huì)輸出無效電平，否則輸出有效電平。而時(shí)鐘開關(guān)電路218在其控制端為有效電平時(shí)，在其輸出端輸出來自時(shí)鐘源208 的時(shí)鐘脈沖，而在其控制端為無效電平時(shí)，在其輸出端輸出恒定電平。如此一來，僅當(dāng)時(shí)鐘開關(guān)電路218的控制端為有效電平時(shí)，D觸發(fā)器202、204和206才會(huì)對(duì)來自各自信號(hào)源(例如對(duì)應(yīng)的信號(hào)源210、212和214)的信號(hào)進(jìn)行采樣，而當(dāng)時(shí)鐘開關(guān)電路218的控制端為無效電平時(shí)，D觸發(fā)器202、204和206則不會(huì)對(duì)來自各自信號(hào)源的信號(hào)進(jìn)行采樣，由此便可降低動(dòng)態(tài)功耗。也就是說，當(dāng)各信號(hào)源的數(shù)據(jù)信號(hào)中存在連續(xù)相同的數(shù)據(jù)信號(hào)時(shí)，比較電路216 將輸出無效電平，以此來控制時(shí)鐘開關(guān)電路218輸出恒定電平，從而使得D觸發(fā)器不會(huì)對(duì)來自信號(hào)源的信號(hào)進(jìn)行采樣，延遲信號(hào)產(chǎn)生電路200的功耗便可得以降低。在具體實(shí)現(xiàn)過程中，比較電路206的輸出端輸出的有效電平為高電平，無效電平為低電平；或者，比較電路206的輸出端輸出的有效電平為低電平，無效電平為高電平。在具體實(shí)現(xiàn)過程中，當(dāng)時(shí)鐘開關(guān)電路218的控制端為無效電平時(shí)，時(shí)鐘開關(guān)電路 218輸出的恒定電平可以是恒定的高電平，也可以是恒定的低電平。應(yīng)注意，在具體實(shí)現(xiàn)過程中，延遲信號(hào)產(chǎn)生電路200中可包含更多的D觸發(fā)器(至少一個(gè))。與此同時(shí)，比較電路216上將設(shè)置與D觸發(fā)器數(shù)量對(duì)應(yīng)的輸入端對(duì)。綜上所述，本發(fā)明提供了這樣一種延遲信號(hào)產(chǎn)生電路，其分別與輸出時(shí)鐘脈沖的時(shí)鐘源和至少一個(gè)信號(hào)源相連，該延遲信號(hào)產(chǎn)生電路包括比較電路、時(shí)鐘開關(guān)電路和與所述至少一個(gè)信號(hào)源相對(duì)應(yīng)的至少一個(gè)D觸發(fā)器，其中，比較電路包含與所述至少一個(gè)D觸發(fā)器相對(duì)應(yīng)的至少一對(duì)輸入端，每對(duì)輸入端的第一輸入端與該對(duì)輸入端所對(duì)應(yīng)的D觸發(fā)器所對(duì)應(yīng)的信號(hào)源相連，第二輸入端與該對(duì)輸入端所對(duì)應(yīng)的D觸發(fā)器的輸出端相連，比較電路的輸出端與時(shí)鐘開關(guān)電路的控制端相連，時(shí)鐘開關(guān)電路的輸入端與時(shí)鐘源相連，輸出端與每個(gè)D觸發(fā)器的時(shí)鐘端相連，每個(gè)D觸發(fā)器的數(shù)據(jù)端與該觸發(fā)器所對(duì)應(yīng)的信號(hào)源相連，其中，比較電路在其各對(duì)輸入端的第一輸入端電平均與第二輸入端電平相等時(shí)，輸出無效電平，否則輸出有效電平；時(shí)鐘開關(guān)電路在其控制端為有效電平時(shí)，在其輸出端輸出所述時(shí)鐘脈沖，在其控制端為無效電平時(shí)，在其輸出端輸出恒定電平。在具體實(shí)現(xiàn)過程中，所述恒定電平為恒定的高電平或者恒定的低電平。在具體實(shí)現(xiàn)過程中，所述有效電平為高電平，所述無效電平為低電平；或者所述有效電平為低電平，所述無效電平為高電平。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種延遲信號(hào)產(chǎn)生電路，分別與輸出時(shí)鐘脈沖的時(shí)鐘源和至少一個(gè)信號(hào)源相連，其特征在于，該延遲信號(hào)產(chǎn)生電路包括比較電路、時(shí)鐘開關(guān)電路和與所述至少一個(gè)信號(hào)源相對(duì)應(yīng)的至少一個(gè)D觸發(fā)器，其中，比較電路包含與所述至少一個(gè)D觸發(fā)器相對(duì)應(yīng)的至少一對(duì)輸入端，每對(duì)輸入端的第一輸入端與該對(duì)輸入端所對(duì)應(yīng)的D觸發(fā)器所對(duì)應(yīng)的信號(hào)源相連， 第二輸入端與該對(duì)輸入端所對(duì)應(yīng)的D觸發(fā)器的輸出端相連，比較電路的輸出端與時(shí)鐘開關(guān)電路的控制端相連，時(shí)鐘開關(guān)電路的輸入端與時(shí)鐘源相連，輸出端與每個(gè)D觸發(fā)器的時(shí)鐘端相連，每個(gè)D觸發(fā)器的數(shù)據(jù)端與該觸發(fā)器所對(duì)應(yīng)的信號(hào)源相連，其中，比較電路在其各對(duì)輸入端的第一輸入端電平均與第二輸入端電平相等時(shí)，輸出無效電平，否則輸出有效電平； 時(shí)鐘開關(guān)電路在其控制端為有效電平時(shí)，在其輸出端輸出所述時(shí)鐘脈沖，在其控制端為無效電平時(shí)，在其輸出端輸出恒定電平。
2.根據(jù)權(quán)利要求1所述的延遲信號(hào)產(chǎn)生電路，其特征在于，所述恒定電平為恒定的高電平。
3.根據(jù)權(quán)利要求1所述的延遲信號(hào)產(chǎn)生電路，其特征在于，所述恒定電平為恒定的低電平。
4.根據(jù)權(quán)利要求1所述的延遲信號(hào)產(chǎn)生電路，其特征在于，所述有效電平為高電平，所述無效電平為低電平。
5.根據(jù)權(quán)利要求1所述的延遲信號(hào)產(chǎn)生電路，其特征在于，所述有效電平為低電平，所述無效電平為高電平。
全文摘要
本發(fā)明涉及信號(hào)延遲技術(shù)，針對(duì)現(xiàn)有延遲信號(hào)產(chǎn)生電路功耗過大的缺陷，提供一種延遲信號(hào)產(chǎn)生電路，包括比較電路、時(shí)鐘開關(guān)電路和與D觸發(fā)器，比較電路包含輸入端，其第一輸入端與信號(hào)源相連，第二輸入端與D觸發(fā)器的輸出端相連，比較電路的輸出端與時(shí)鐘開關(guān)電路的控制端相連，時(shí)鐘開關(guān)電路的輸入端與時(shí)鐘源相連，輸出端與D觸發(fā)器的時(shí)鐘端相連，D觸發(fā)器的數(shù)據(jù)端與該觸發(fā)器所對(duì)應(yīng)的信號(hào)源相連，比較電路在其輸入端的第一輸入端電平與第二輸入端電平相等時(shí)，輸出無效電平；時(shí)鐘開關(guān)電路在其控制端為有效電平時(shí)，在其輸出端輸出時(shí)鐘脈沖，在其控制端為無效電平時(shí)，在其輸出端輸出恒定電平。本發(fā)明可大大降低延遲信號(hào)產(chǎn)生電路的動(dòng)態(tài)功耗。
文檔編號(hào)H03K17/28GK102215037SQ20101014480
公開日2011年10月12日 申請(qǐng)日期2010年4月6日 優(yōu)先權(quán)日2010年4月6日
發(fā)明者冷永春, 胡勝發(fā), 高展 申請(qǐng)人:安凱(廣州)微電子技術(shù)有限公司