專利名稱：同步信號產(chǎn)生電路與內存裝置的制作方法
技術領域：
本發(fā)明涉及一種同步信號產(chǎn)生電路，特別涉及一種內存裝置的同步信號產(chǎn)生電路。
背景技術：
同步動態(tài)隨機存取內存(SynchronousDynamic Random AccessMemory,簡稱SDRAM)為一種高密度、固態(tài)(sol id-state)的數(shù)字儲存裝置。在SDRAM裝置的操作中，所有與時序相關的信號，例如控制信號、輸出信號、在讀寫操作的數(shù)據(jù)位等，皆需與供應至裝置的時脈信號同步。這個特性可簡化內存或系統(tǒng)操作的控制，并且允許系統(tǒng)在更高的頻率上操作，因此與傳統(tǒng)DRAM相比，數(shù)據(jù)傳輸量可得到提升。對于雙倍數(shù)據(jù)速率(Double DataRate，簡稱DDR) SDRAM組件而言，內存的操作與時脈信號之間的同步更為重要，其可在時脈信號的上升或下降緣控制數(shù)據(jù)與控制信號轉態(tài)。一個SDRAM系統(tǒng)中同步信號的范例為數(shù)據(jù)選通信號(data strobesignal)。數(shù)據(jù)選通信號為應用于寫入與讀取操作的信號。當寫入數(shù)據(jù)時，數(shù)據(jù)選通信號被提供至SDRAM裝置作為輸入信號。數(shù)據(jù)選通信號與時脈信號同步，用以閂鎖(latch)將被寫入內存裝置的數(shù)據(jù)。相反地，當從SDRAM讀取數(shù)據(jù)時，數(shù)據(jù)選通信號為SDRAM所產(chǎn)生的輸出信號。數(shù)據(jù)選通信號與時脈信號同步，用以閂鎖從內存讀出的數(shù)據(jù)。在讀取操作時，SDRAM產(chǎn)生與時脈信號同步的數(shù)據(jù)選通信號。在理想的情況下，數(shù)據(jù)位(DQ)與數(shù)據(jù)選通信號(DQS)相對于時脈信號應該僅有微量誤差或者沒有誤差(skew)。數(shù)據(jù)位(DQ)以及數(shù)據(jù)選通信號(DQS)與時脈信號偏離同步的程度將限制高頻的操作，并且分別被SDRAM制造端定義為DQ輸出存取時間(tAC)以及DQS輸出存取時間(tDQSCK)。設計與制造SDRAM的一個重要的挑戰(zhàn)就是要使得DQ輸出存取時間(tAC)以及DQS輸出存取時間(tDQSCK)可達最小。傳統(tǒng)的在集成電路中減少同步輸出信號與時脈信號之間的誤差的解決方法為使用延遲鎖相回路(Delay Locked Loop，簡稱DLL)。延遲鎖相回路可動態(tài)調整由可變延遲線所提供的延遲量，用以減少由延遲鎖相回路所產(chǎn)生的同步信號與輸入時脈信號之間的相位誤差。目前DDR4工作團隊(Task Group，簡稱TG)以及聯(lián)合電子設備工程委員會(JointElectron Devices Engineering Council, JEDEC)提出一種最新的功能,稱為 DLL 控制模式。此功能允許在內存的自行更新(self-refresh)模式中致能(enable)或禁能(disable)DLL區(qū)塊，用以節(jié)省功率并改善效能。然而，在延遲鎖相回路關閉(DLL off)的模式下，由于延遲鎖相回路被關閉了，使得時序參數(shù)tDQSCK的變化變得難以預測，如此一來，將造成在延遲鎖相回路關閉模式下無法預估時序參數(shù)tDQSCK的最大及最小值的問題。因此，極需要一種新的電路結構，用以維持時序參數(shù)tDQSCK的最佳時序。

發(fā)明內容
根據(jù)本發(fā)明的一個實施例，公開了一種同步信號產(chǎn)生電路，包含在內存裝置中，包括延遲鎖相回路、仿真器以及多任務器。延遲鎖相回路用以根據(jù)計數(shù)值延遲參考時脈信號，以產(chǎn)生第一輸出時脈信號，其特征在于計數(shù)值是根據(jù)第一輸出時脈信號與參考時脈信號之間的相位差而產(chǎn)生的。仿真器耦接至延遲鎖相回路，用以提供延遲鎖相回路的功能，并包括可編程延遲線，用以接收參考時脈信號以及參考計數(shù)值，其特征在于參考時脈信號根據(jù)參考計數(shù)值被延遲，以產(chǎn)生第二輸出時脈信號。多任務器用以接收第一輸出時脈信號與第二輸出時脈信號，并選擇性地輸出第一或第二輸出時脈信號，其特征在于第一輸出時脈信號在第一模式中被輸出，并且第二輸出時脈信號在第二模式中被輸出。根據(jù)本發(fā)明的另一個實施例，公開了一種內存裝置，包括內存數(shù)組、控制邏輯以及同步信號產(chǎn)生電路。控制邏輯用以控制內存數(shù)組之讀取與寫入操作。同步信號產(chǎn)生電路用以接收參考時脈信號，并產(chǎn)生具有上升/下降緣與參考時脈信號對齊的輸出時脈信號，其 特征在于內存數(shù)組根據(jù)輸出時脈信號被操作。同步信號產(chǎn)生電路包括延遲鎖相回路以及仿真器。延遲鎖相回路用以根據(jù)計數(shù)值延遲參考時脈信號，以在第一模式中產(chǎn)生第一輸出時脈信號作為輸出時脈信號，其特征在于計數(shù)值是根據(jù)第一輸出時脈信號與參考時脈信號之間的相位差而產(chǎn)生的。仿真器，用以當延遲鎖相回路在第二模式中時提供延遲鎖相回路的功能。仿真器包括可編程延遲線，用以接收參考時脈信號以及參考計數(shù)值，其特征在于參考時脈信號根據(jù)參考計數(shù)值被延遲，以產(chǎn)生仿真輸出時脈信號作為輸出時脈信號。


圖I是根據(jù)本發(fā)明的一個實施例所述的內存裝置的示意方塊圖；圖2是根據(jù)本發(fā)明的一個實施例所述的同步信號產(chǎn)生電路方塊圖；圖3是根據(jù)本發(fā)明的一個實施例所述的延遲鎖相回路方塊圖；圖4是根據(jù)本發(fā)明的一個實施例所述的仿真器電路圖。主要組件符號說明11 內存控制器；100 內存裝置；101 內存數(shù)組；102 控制邏輯；103 同步信號產(chǎn)生電路；104 驅動器；105 選通信號產(chǎn)生器；106、108、110、117、234、236、238、240、306、308、310、312、Clk, CTRL、DN、DQS、E_Clk、Mode_Ctrl、ON、0ut_Clk、PD、Ref_Clk、RST, SEL, UP、/CAS、/RAS、/WE 信號；107 地址譯碼與記憶庫控制邏輯；109、113、DATA 數(shù)據(jù)總線；115、ADDR 地址總線；201 指令譯碼器；202 模式緩存器；231 延遲鎖相回路；232 仿真器；
233 多任務器；301 相位偵測器；302 計數(shù)器控制邏輯；303 計數(shù)器；
304,401 可編程延遲線；402 緩存器；404、COUNT、R_C0UNT 計數(shù)值；DQ 數(shù)據(jù)位。
具體實施例方式為使本發(fā)明的制造、操作方法、目標和優(yōu)點能更明顯易懂，下文特舉幾個較佳實施例，并配合附圖作詳細說明。實施例圖I是根據(jù)本發(fā)明的一個實施例所述的內存裝置的示意方塊圖。為了能清楚闡述本發(fā)明的概念，圖I為簡化的方塊圖，其特征在于僅繪出與發(fā)明相關的組件。然而，值得注意的是，本發(fā)明并不受限于圖I所示的內容。內存裝置100包括內存數(shù)組101、控制邏輯102、同步信號產(chǎn)生電路103、驅動器104、選通信號(strobe signal)產(chǎn)生器105以及地址譯碼與記憶庫(memory bank)控制邏輯107。內存數(shù)組101用以儲存數(shù)據(jù)。內存控制器11通過地址總線ADDR 115將地址信息提供至地址譯碼與記憶庫控制邏輯107。地址譯碼與記憶庫控制邏輯107包括至少一個地址譯碼邏輯、一個記憶庫控制邏輯以及其它邏輯電路。地址譯碼與記憶庫控制邏輯107用以譯碼接收到的地址信息，并根據(jù)譯碼過的地址提供多個控制信號CTRL 117至內存數(shù)組101。控制邏輯102用以控制內存數(shù)組101的讀寫操作?？刂七壿?02還包括指令譯碼器201與模式緩存器202。指令譯碼器201用以對從內存控制器11接收到的多個信號進行譯碼。這些信號包括如圖所示的至少一個寫入致能(/WE)信號、一個欄地址選通信號(/CAS)以及一列地址選通信號(/RAS)?？刂七壿?02產(chǎn)生多個模式控制信號(表不于圖I中的Mode_Ctrl 106)?？刂七壿?02將模式控制信號暫存于模式緩存器202中，用以控制內存裝置100的操作。同步信號產(chǎn)生電路103用以將同步輸出信號的上升 / 下降緣(rising/falling edges)或領先 / 落后緣(leading/trailing edges)與輸入?yún)⒖紩r脈信號Ref_Clk 108對齊，用以減少同步輸出信號與輸入?yún)⒖紩r脈信號Ref_Clk 108之間的誤差(skew)。同步信號產(chǎn)生電路103還接收模式控制信號Mode_Ctrl 106，且根據(jù)模式控制信號Mode_Ctrl 106運作(以下段落將有更詳細的介紹)。驅動器104用以根據(jù)由同步信號產(chǎn)生電路103所產(chǎn)生的同步輸出信號0ut_Clkll0驅動數(shù)據(jù)位(DQ)以及數(shù)據(jù)選通信號(DQS)。驅動器104通過數(shù)據(jù)總線109依序從多任務器(圖I未示出)接收數(shù)據(jù)、從選通信號產(chǎn)生器105接收數(shù)據(jù)選通信號DQS以及從同步信號產(chǎn)生電路103接收同步輸出信號0ut_Clk 110。數(shù)據(jù)選通信號DQS與輸入?yún)⒖紩r脈信號Ref_Clk 108具有相同頻率，并且在讀取操作時，被內存控制器11用于閂鎖來自內存裝置100的數(shù)據(jù)。在DDR的架構中，響應于同步輸出信號0ut_Clkll0，驅動器104依序輸出接收到的數(shù)據(jù)作為對應的數(shù)據(jù)位DQ，并且輸出數(shù)據(jù)選通信號DQS。各數(shù)據(jù)位DQ與數(shù)據(jù)選通信號DQS共同定義耦接至內存控制器11的數(shù)據(jù)總線113，其在讀取操作時，根據(jù)資料選通信號DQS閂鎖數(shù)據(jù)總線113上的各位。驅動器104包括閂鎖器(圖I未示出)，其利用同步信號產(chǎn)生電路103所產(chǎn)生的同步輸出信號Out_Clk 110的上升/下降緣或領先/落后緣閂鎖數(shù)據(jù)位作為DQ信號以及將數(shù)據(jù)選通信號DQS作為選通輸入/輸出(strobe I/O)信號。如此一來，內存數(shù)組101可根據(jù)同步輸出信號進行運作，其特征在于同步輸出信號與供應至內存數(shù)組101的時脈信號僅具有些微誤差或甚至無誤差。圖2是根據(jù)本發(fā)明的一個實施例所述的同步信號產(chǎn)生電路方塊圖。同步信號產(chǎn)生電路103包括延遲鎖相回路(delay locked loop，DLL) 231、仿真器232以及多任務器233。延遲鎖相回路231通常在標準模式被致能，并用以根據(jù)一計數(shù)值延遲參考時脈信號Ref_Clk 108以產(chǎn)生第一輸出時脈信號Clk 234。延遲鎖相回路231可響應如圖所示的致能信號ON 236而被致能。在此實施例中，標準模式可代表任何延遲鎖相回路231被致能的內存裝置模式，例如延遲鎖相回路致能(DLLenable)模式。相對于標準模式，內存裝置100也可操作于其它延遲鎖相回路231被禁能或旁路(bypass)的模式，例如延遲鎖相回路關閉(DLL off)模式或延遲鎖相回路旁路(DLL bypass)模式。在傳統(tǒng)的設計中，當延遲鎖相回路231被禁能或被旁路(例如，當內存裝置在自行更新模式，外部時脈被關閉，因此延遲鎖相回路也會被關閉)，時序參數(shù)tDQSCK (max)以及tDQSCK(min)變得無法預測，迫使內存控制器必須在控制器端自行決定有效數(shù)據(jù)的起始時間。時序參數(shù)tDQSCK (max)以及tDQSCK (min)分別為自一時脈(CK)交叉后存取DQS的最大與最小窗口時間。為了解決這個問題，本發(fā)明提出在同步信號產(chǎn)生電路中使用仿真器232。仿真器232用以在內存裝置進入遲鎖相回路關閉/旁路模式時，仿真延遲鎖相回路231的功能。其特征在于延遲鎖相回路關閉/旁路模式代表延遲鎖相回路231會被關閉或旁路的任何內存裝置模式，例如上述的延遲鎖相回路關閉(DLL off)模式或延遲鎖相回路旁路(DLL bypass)模式。仿真器232根據(jù)參考計數(shù)值延遲參考時脈信號Ref_Clk 108，用以產(chǎn)生仿真輸出時脈信號E_Clk 238作為同步信號產(chǎn)生電路103的輸出時脈信號0ut_Clk110。多任務器233接收第一輸出時脈信號Clk 234以及仿真輸出時脈信號E_Clk 238，并且根據(jù)選擇信號SEL 240選擇性輸出第一或仿真輸出時脈信號作為輸出時脈信號0ut_Clk 110。根據(jù)本發(fā)明的一個實施例，選擇信號SEL 240是根據(jù)一些模式控制信號Mode_Ctrl 106的邏輯組合而產(chǎn)生的。例如，選擇信號SEL 240可為延遲鎖相回路旁路信號與快速離開自我更新模式指示信號的邏輯與(AND)的結果，其特征在于延遲鎖相回路旁路信號指示出延遲鎖相回路必須被旁路，并且快速離開自我更新模式指示信號指示出內存裝置必須快速離開自我更新模式。根據(jù)選擇信號SEL 240的狀態(tài)，多任務器233可于標準模式中輸出由延遲鎖相回路231所產(chǎn)生的第一輸出時脈信號CLK 234,并且于延遲鎖相回路關閉/旁路模式中輸出由仿真器232產(chǎn)生的仿真輸出時脈信號E_Clk 238。圖3是根據(jù)本發(fā)明的一個實施例所述的延遲鎖相回路方塊圖。延遲鎖相回路231包括相位偵測器301、計數(shù)器控制邏輯302、計數(shù)器303以及可編程延遲線304。相位偵測器301用以決定參考時脈信號Ref_Clk 108與輸出時脈信號Clk 234之間的相位關系，并產(chǎn)生用以代表參考時脈信號Ref_Clk 108與輸出時脈信號Clk 234之間相位差的相位偵測信號H) 308。計數(shù)器控制邏輯302產(chǎn)生控制信號UP 310與DN312用以控制計數(shù)器303根據(jù)自相位偵測器301接收到的信號往上或往下計數(shù)。計數(shù)器303根據(jù)接收自計數(shù)器控制邏輯302的控制信號維持計數(shù)值COUNT。計數(shù)器303還可接收重置(reset)指示信號RST 306并且可根據(jù)重置指示信號RST 306被重置回預設的設定值?？沈寗友舆t鎖相回路231重置的模式包括，例如自我更新模式或關機模式?？删幊萄舆t線304用以根據(jù)計數(shù)值COUNT延遲參考時脈信號Ref_Clkl08，以產(chǎn)生輸出時脈信號CLK 234。圖4是根據(jù)本發(fā)明的一個實施例所述的仿真器電路圖。仿真器232包括可編程延遲線401與緩存器402。可編程延遲線401接收參考時脈信號Ref_Clk 108以及自緩存器402接收參考計數(shù)值R_C0UNT 404，并且根據(jù)參考計數(shù)值R_C0UNT 404延遲參考時脈信號Ref.Clk以產(chǎn)生仿真輸出時脈信號E_Clk 238。根據(jù)本發(fā)明的一個實施例，緩存器402耦接至延遲鎖相回路231，接收延遲鎖相回路231的目前計數(shù)值，并儲存目前計數(shù)值作為參考計數(shù)值R_C0UNT。值得注意的是，延遲鎖相回路231的計數(shù)值并非總是更新至緩存器402。根 據(jù)本發(fā)明的一個實施例，當內存裝置進入自行更新模式或延遲鎖相回路重置模式時，可啟動更新的程序。例如，延遲鎖相回路231的目前計數(shù)值可響應進入自行更新模式指示信號而被更新至緩存器402，其特征在于進入自行更新模式指示信號指示出內存裝置必須進入自行更新模式，以更新用以儲存數(shù)據(jù)的內存數(shù)組。又例如，延遲鎖相回路231的目前計數(shù)值響應于延遲鎖相回路重置指示信號而被更新至緩存器402，其特征在于延遲鎖相回路重置指示信號指示出內存裝置必須進入延遲鎖相回路重置模式用以重置延遲鎖相回路231。值得注意的是，根據(jù)本發(fā)明的另一個實施例，可編程延遲線401在標準模式下可根據(jù)對應的控制信號被禁能。此控制信號也可根據(jù)一些模式控制信號Mode_Ctrl的邏輯組合而產(chǎn)生。通過使用仿真器232，自延遲鎖相回路231的前一個鎖定結果至今的目前計數(shù)值可在延遲鎖相回路231被禁能或旁路前，被儲存至緩存器402，并且可編程延遲線401可被用以在延遲鎖相回路231被禁能或旁路時，確保參考時脈信號Ref_Clk與延遲鎖相回路231在被禁能或旁路前可被延遲相同的延遲量。因此，即使內存裝置進入自我更新模式或延遲鎖相回路旁路模式，也可輸出時序參數(shù)tDQSCK的具有極少量的抖動(jitter)的正確的仿真輸出時脈信號E_Clk 238。由于具有準確的時序參數(shù)tDQSCK，即使在延遲鎖相回路被旁路時，使用者仍可執(zhí)行讀或寫操作，且無須等待延遲鎖相回路重新鎖定以執(zhí)行其運作。此夕卜，此時內存控制器還可發(fā)出讀取或寫入指令至內存裝置，如此一來，可增加內存裝置的數(shù)據(jù)傳輸量，并且改善內存裝置的效能。本發(fā)明雖公開上述較佳實施例，然而本發(fā)明并不限于此，本領域技術人員應當了解，在不脫離本發(fā)明的精神和范圍的情況下，可進行些許的改動與潤飾，因此本發(fā)明的保護范圍應當視權利要求書所界定的范圍為準。
權利要求
1.一種同步信號產(chǎn)生電路，包含在內存裝置中，所述同步信號產(chǎn)生電路包括 延遲鎖相回路，用以根據(jù)計數(shù)值延遲參考時脈信號，以產(chǎn)生第一輸出時脈信號，其特征在于所述計數(shù)值是根據(jù)所述第一輸出時脈信號與所述參考時脈信號之間的相位差而產(chǎn)生的； 仿真器，耦接至所述延遲鎖相回路，用以提供所述延遲鎖相回路的功能，包括 可編程延遲線，用以接收所述參考時脈信號以及參考計數(shù)值，其特征在于所述參考時脈信號根據(jù)所述參考計數(shù)值被延遲，以產(chǎn)生第二輸出時脈信號；以及 多任務器，用以接收所述第一輸出時脈信號與所述第二輸出時脈信號，并選擇性地輸出所述第一輸出時脈信號或第二輸出時脈信號， 其特征在于所述第一輸出時脈信號在第一模式中被輸出，并且所述第二輸出時脈信號在第二模式中被輸出。
2.根據(jù)權利要求I所述的同步信號產(chǎn)生電路，其特征在于所述仿真器還包括緩存器，所述緩存器耦接至所述延遲鎖相回路，用以儲存所述延遲鎖相回路的目前計數(shù)值作為所述參考計數(shù)值。
3.根據(jù)權利要求2所述的同步信號產(chǎn)生電路，其特征在于所述延遲鎖相回路的所述目前計數(shù)值響應進入自行更新模式指示信號而被更新至所述緩存器，并且所述進入自行更新模式指示信號指示出所述內存裝置必須進入自行更新模式。
4.根據(jù)權利要求2所述的同步信號產(chǎn)生電路，其特征在于所述遲鎖相回路的所述目前計數(shù)值響應延遲鎖相回路重置指示信號而被更新至所述緩存器，并且所述延遲鎖相回路重置指示信號指示出所述延遲鎖相回路必須被重置。
5.根據(jù)權利要求I所述的同步信號產(chǎn)生電路，其特征在于所述可編程延遲線在所述第一模式中被禁能。
6.根據(jù)權利要求I所述的同步信號產(chǎn)生電路，其特征在于所述第二模式為延遲鎖相回路關閉模式。
7.根據(jù)權利要求I所述的同步信號產(chǎn)生電路，其特征在于所述第二模式延遲鎖相回路旁路模式。
8.—種內存裝置,包括 內存數(shù)組； 控制邏輯，用以控制所述內存數(shù)組的讀取與寫入操作；以及 同步信號產(chǎn)生電路，用以接收參考時脈信號，并產(chǎn)生具有上升/下降緣與所述參考時脈信號對齊的輸出時脈信號，其特征在于所述內存數(shù)組根據(jù)所述輸出時脈信號被操作，并且所述同步信號產(chǎn)生電路包括 延遲鎖相回路，用以根據(jù)計數(shù)值延遲所述參考時脈信號，以在第一模式中產(chǎn)生第一輸出時脈信號作為所述輸出時脈信號，其特征在于所述計數(shù)值是所述第一輸出時脈信號與所述參考時脈信號之間是相位差而產(chǎn)生的；以及 仿真器，用以當所述延遲鎖相回路在第二模式中時提供所述延遲鎖相回路的功能，所述仿真器包括 可編程延遲線，用以接收所述參考時脈信號以及參考計數(shù)值，其特征在于所述參考時脈信號根據(jù)所述參考計數(shù)值被延遲，以產(chǎn)生仿真輸出時脈信號作為所述輸出時脈信號。
9.根據(jù)權利要求8所述的內存裝置，其特征在于所述仿真器還包括緩存器，所述緩存器耦接至所述延遲鎖相回路，用以儲存所述延遲鎖相回路的目前計數(shù)值作為所述參考計數(shù)值。
10.根據(jù)權利要求8所述的內存裝置，其特征在于所述同步信號產(chǎn)生電路還包括 多任務器，用以接收所述第一輸出時脈信號與所述仿真輸出時脈信號，并選擇性輸出所述第一輸出時脈信號或仿真輸出時脈信號做為所述輸出時脈信號。
11.根據(jù)權利要求9所述的內存裝置，其特征在于所述延遲鎖相回路的所述目前計數(shù)值響應進入自行更新模式指示信號被更新至所述緩存器，并且所述進入自行更新模式指示信號指示出所述內存裝置必須被更新。
12.根據(jù)權利要求9所述的內存裝置，其特征在于所述遲鎖相回路的所述目前計數(shù)值響應延遲鎖相回路重置指示信號被更新至所述緩存器，并且所述延遲鎖相回路重置指示信號指示出所述延遲鎖相回路必須被重置。
13.根據(jù)權利要求8所述的內存裝置，其特征在于所述第二模式為延遲鎖相回路關閉模式。
14.根據(jù)權利要求8所述的內存裝置，其特征在于所述第二模式為延遲鎖相回路旁路模式。
全文摘要
公開了一種同步信號產(chǎn)生電路，包括延遲鎖相回路、仿真器以及多任務器。延遲鎖相回路用以根據(jù)計數(shù)值延遲參考時脈信號，以產(chǎn)生第一輸出時脈信號。仿真器耦接至延遲鎖相回路，用以提供延遲鎖相回路功能，并包括可編程延遲線，用以接收參考時脈信號以及參考計數(shù)值，其特征在于參考時脈信號根據(jù)參考計數(shù)值被延遲，以產(chǎn)生第二輸出時脈信號。多任務器用以接收第一輸出時脈信號與第二輸出時脈信號，并選擇性地輸出第一輸出時脈信號或第二輸出時脈信號，其特征在于第一輸出時脈信號在第一模式中被輸出，并且第二輸出時脈信號在第二模式中被輸出。
文檔編號H04N5/06GK102647543SQ20111010892
公開日2012年8月22日 申請日期2011年4月18日 優(yōu)先權日2011年2月17日
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