專利名稱：一種集成電路的i/o口的電位上拉電路和下拉電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電位的上拉和下拉電路，尤其是涉及一種集成電路的I/O 口的電
位上拉電路和下拉電路。
背景技術(shù)：
許多集成電路的I/O 口需要設(shè)置一個默認電平，在沒有信號輸入的情況下保持電 位的上拉或者下拉。現(xiàn)有的電位上拉的一種簡單應(yīng)用是通過在1/0 口接一個固定電阻到電 源VCC上形成，電位下拉的一種簡單應(yīng)用則是通過在I/O 口接一個固定電阻到地GND形成， 在該電位上拉和下拉電路中也可以使用MOS晶體管替代固定電阻，如圖la所示的電位上拉 電路和圖lb所示的電位下拉電路。圖la所示的電位上拉電路包括NMOS晶體管N，NMOS晶 體管N的漏極和柵極相連接并共同連接到電源VCC上，NMOS晶體管N的源極與集成電路的 I/O 口相連接，NMOS晶體管N的襯底接地GND ;圖lb所示的電位下拉電路包括PMOS晶體管 P，PMOS晶體管P的漏極和柵極相連接并共同接地GND，PMOS晶體管P的源極與集成電路的 I/O 口相連接，PMOS晶體管P的襯底接電源VCC。 在上述現(xiàn)有的電位上拉和下拉電路中可以根據(jù)固定電阻的阻值大小，或者根據(jù) MOS晶體管的柵極寬長比來調(diào)整電位上拉和下拉電路的驅(qū)動能力和頻率特性。比如電位 上拉電路的阻抗越小，則電位上拉電路的驅(qū)動能力就越強，響應(yīng)頻率就越高，相反電位上拉 電路的阻抗越大，則電位上拉電路的驅(qū)動能力就越小，響應(yīng)頻率就越低。但是，在現(xiàn)有的電 位上拉電路中，當I/O 口輸入低電平時，電源VCC與I/O 口之間會經(jīng)過電位上拉電路形成 電流，產(chǎn)生功耗，若要減小功耗就需要加大電阻或者加大NMOS晶體管的柵極長度，但這樣 將會大大增加電位上拉電路的面積，同時還存在更加嚴重的矛盾如果要求I/O 口的驅(qū)動 能力強，且響應(yīng)頻率高，那么電位上拉電路的阻抗就要小，這種情況下如果I/O 口輸入低電 平，則從電源VCC到I/O 口經(jīng)過電位上拉電路產(chǎn)生的電流就會很大，功耗必然也會很大?，F(xiàn) 有的電位下拉電路也存在與電位上拉電路相同的缺點，顯然現(xiàn)有的電位上拉和下拉電路不 適合應(yīng)用于低功耗、高集成度的集成電路中。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種具有較強的抗干擾能力，能夠靈活調(diào)節(jié)電 路的驅(qū)動能力和頻率特性，同時還能夠有效保證靜態(tài)功耗為零，且適用于低功耗、高集成度 的集成電路中的電位上拉電路和電位下拉電路。 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為一種集成電路的I/O 口的電位 上拉電路，包括第一延時開關(guān)控制模塊、第一 PMOS晶體管、第二 PMOS晶體管、第一反相器、 第二反相器、第一電阻和第二電阻，所述的第一電阻的第一端為所述的電位上拉電路的輸 入端，所述的第一電阻的第二端分別與所述的第一反相器的輸入端和所述的第二電阻的第 一端相連接，所述的第二電阻的第二端分別與所述的第一 PM0S晶體管的漏極和所述的第 二PM0S晶體管的漏極相連接，所述的第二PMOS晶體管的柵極與所述的第一延時開關(guān)控制模塊相連接，所述的第二PMOS晶體管的源極、所述的第二PMOS晶體管的襯底、所述的第一 PM0S晶體管的源極及所述的第一 PM0S晶體管的襯底均接電源，所述的第一 PM0S晶體管的 柵極分別與所述的第一反相器的輸出端和所述的第二反相器的輸入端相連接，所述的第二 反相器的輸出端為所述的電位上拉電路的輸出端。 所述的第一延時開關(guān)控制模塊主要由第五電阻和第一電容組成，所述的第五電阻 的第一端接電源，所述的第五電阻的第二端與所述的第一電容的正端相連接，所述的第一 電容的負端接地，所述的第五電阻的第二端與所述的第一電容的正端的公共連接端為所述 的第一延時開關(guān)控制模塊的輸出端。 —種集成電路的I/O 口的電位下拉電路，包括第二延時開關(guān)控制模塊、第一NMOS
晶體管、第二NMOS晶體管、第三反相器、第四反相器、第三電阻和第四電阻，所述的第三電
阻的第一端為所述的電位下拉電路的輸入端，所述的第三電阻的第二端分別與所述的第三
反相器的輸入端和所述的第四電阻的第一端相連接，所述的第四電阻的第二端分別與所述
的第一 NMOS晶體管的漏極和所述的第二 NMOS晶體管的漏極相連接，所述的第一 NMOS晶體
管的柵極與所述的第二延時開關(guān)控制模塊相連接，所述的第一 NMOS晶體管的源極、所述的
第一NMOS晶體管的襯底、所述的第二NMOS晶體管的源極及所述的第二NMOS晶體管的襯底
均接地，所述的第二NMOS晶體管的柵極分別與所述的第三反相器的輸出端和所述的第四
反相器的輸入端相連接，所述的第四反相器的輸出端為所述的電位下拉電路的輸出端。 所述的第二延時開關(guān)控制模塊主要由第六電阻和第二電容組成，所述的第六電阻
的第一端接地，所述的第六電阻的第二端與所述的第二電容的負端相連接，所述的第二電
容的正端接電源，所述的第六電阻的第二端與所述的第二電容的負端的公共連接端為所述
的第二延時開關(guān)控制模塊的輸出端。 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于電位上拉電路當信號輸入端沒有信號輸入 時，輸出信號為高電平，實現(xiàn)了 I/O 口電平的上拉功能，具有較強的抗噪聲干擾能力，當信 號輸入端輸入高電平時，輸出信號為高電平，當信號輸入端輸入低電平時，輸出信號為低電 平；不管是電位上拉電路的信號輸入端無信號輸入、或輸入高電平、或輸入低電平時，都能 實現(xiàn)靜態(tài)功耗為零；電位上拉電路的第一反相器和第二反相器作為整個電路的驅(qū)動級，通 過調(diào)節(jié)第一反相器和第二反相器的電流能力可以實現(xiàn)靈活調(diào)節(jié)I/O 口的驅(qū)動能力和頻率 特性，有效解決了 I/O 口的驅(qū)動能力、頻率特性和靜態(tài)功耗之間的矛盾。電位下拉電路當信 號輸入端沒有信號輸入時，輸出信號為低電平，實現(xiàn)了 I/O 口電平的下拉功能，具有較強的 抗噪聲干擾能力，當信號輸入端輸入高電平時，輸出信號為高電平，當信號輸入端輸入低電 平時，輸出信號為低電平；不管是電位下拉電路的信號輸入端無信號輸入、或輸入高電平、 或輸入低電平時，都能實現(xiàn)靜態(tài)功耗為零；電位下拉電路的第三反相器和第四反相器作為 整個電路的驅(qū)動級，通過調(diào)節(jié)第三反相器和第四反相器的電流能力可以實現(xiàn)靈活調(diào)節(jié)I/O 口的驅(qū)動能力和頻率特性，有效解決了 I/O 口的驅(qū)動能力、頻率特性和靜態(tài)功耗之間的矛 盾。 此外，本發(fā)明的電位上拉電路和下拉電路結(jié)構(gòu)簡單，適用應(yīng)用于低功耗、高集成度 的集成電路中。


圖la為現(xiàn)有的電位上拉電路原理圖； 圖lb為現(xiàn)有的電位下拉電路原理圖； 圖2為本發(fā)明的電位上拉電路原理圖； 圖3為本發(fā)明的電位下拉電路原理圖； 圖4a為本發(fā)明的第一延時開關(guān)控制模塊的電路原理圖； 圖4b為本發(fā)明的第二延時開關(guān)控制模塊的電路原理圖； 圖5為本發(fā)明的電位上拉電路中的第一延時開關(guān)控制模塊輸出的控制信號delay 和電源電壓VCC的關(guān)系曲線示意圖； 圖6為本發(fā)明的電位上拉電路中的第二延時開關(guān)控制模塊輸出的控制信號delay 和電源電壓VCC的關(guān)系曲線示意圖。
具體實施例方式
以下結(jié)合附圖實施例對本發(fā)明作進一步詳細描述。 實施例一 一種集成電路的I/O 口的電位上拉電路，如圖2所示，其包括第一延時 開關(guān)控制模塊delayl、第一 PMOS晶體管Pl、第二 PMOS晶體管P2、第一反相器Ul、第二反 相器U2、第一電阻Rl和第二電阻R2，第一電阻Rl的第一端為整個電位上拉電路的輸入端 IN1，第一電阻R1的第二端分別與第一反相器U1的輸入端和第二電阻R2的第一端相連接， 第二電阻R2的第二端分別與第一 PMOS晶體管Pl的漏極和第二 PMOS晶體管P2的漏極相 連接，第二PM0S晶體管P2的柵極與第一延時開關(guān)控制模塊delayl相連接，第二PM0S晶體 管P2的源極、第二 PMOS晶體管P2的襯底、第一 PMOS晶體管PI的源極及第一 PMOS晶體管 PI的襯底均接電源VCC，第一PM0S晶體管P1的柵極分別與第一反相器U1的輸出端和第二 反相器U2的輸入端相連接，第二反相器U2的輸出端為整個電位上拉電路的輸出端0UT1。
本發(fā)明的電位上拉電路，當電源VCC上電時，第一延時開關(guān)控制模塊delayl產(chǎn)生 一個開關(guān)信號，該開關(guān)信號控制第二 PMOS晶體管P2在電源VCC上電時有短暫的導(dǎo)通。
在此具體實施例中，第一延時開關(guān)控制模塊delayl的主要作用是當電源VCC上 電時，該第一延時開關(guān)控制模塊delayl產(chǎn)生一個開關(guān)信號，控制第二 PMOS晶體管P2導(dǎo)通， 并且經(jīng)過短暫延時后上述開關(guān)信號消失。如圖5所示，圖5中橫坐標軸為時間軸，縱坐標軸 為電壓軸，曲線VCC表示電源電壓從零電壓開始上升直到穩(wěn)定的過程，曲線delay表示第二 PMOS晶體管P2的柵極電壓隨著電源電壓VCC變化的過程。分析兩條曲線變化趨勢可知，曲 線delay滯后于曲線VCC，即VCC與delay之間存在延時。在上述延時的時間內(nèi)，當VCC與 delay的電壓差值大于第二 PMOS晶體管P2的閾值電壓時，第二 PMOS晶體管P2處于導(dǎo)通狀 態(tài)，當VCC與delay的電壓差值小于第二 PMOS晶體管P2的閾值電壓時，第二 PMOS晶體管 P2處于關(guān)閉狀態(tài)。在此，第二PM0S晶體管P2的閾值電壓具體由生產(chǎn)工藝決定。因此第一 延時開關(guān)控制模塊的主要作用是使第二 PMOS晶體管P2在電源VCC上電時有短暫的導(dǎo)通。 第一延時開關(guān)控制模塊delayl有多種實現(xiàn)方式，最簡單的方式是利用電容充電延時，如圖 4a所示，其主要由第五電阻R5和第一電容C1組成，第五電阻R5的第一端接電源VCC，第五 電阻R5的第二端與第一電容C1的正端相連接，第一電容C1的負端接地，第五電阻R5的第 二端與第一電容C1的正端的公共連接端為第一延時開關(guān)控制模塊delayl的輸出端out。在一個短暫的延時期間，第一延時開關(guān)模塊delayl輸出的電位要低于電源電壓VCC—個 V血I，可保證第二PM0S晶體管P2導(dǎo)通，其中，|Vthl|為第二PM0S晶體管P2的閾值電壓。
本發(fā)明的電位上拉電路的工作狀態(tài)可以分三種 第一種工作狀態(tài)如果電源VCC上電時電位上拉電路的輸入端IN1沒有外接信號， 那么由第一延時開關(guān)控制模塊delayl輸出的控制信號控制第二 PMOS晶體管P2導(dǎo)通，和第 二電阻R2組成的上拉通路使節(jié)點A1上拉到高電平。通過第一反相器U1，節(jié)點B1形成低電 平使第一PMOS晶體管P1導(dǎo)通，形成另一條上拉通路。再經(jīng)過第二反相器U2輸出高電平。 當?shù)谝谎訒r開關(guān)控制模塊delayl產(chǎn)生的開關(guān)信號消失時，第二 PMOS晶體管P2截止，上拉 通路由第一 PMOS晶體管Pl和第二電阻R2構(gòu)成。形成穩(wěn)定的上拉通道后，第一 PMOS晶體 管P1、第二電阻R2、第一反相器U1構(gòu)成一個正反饋環(huán)路，抗噪聲干擾能力強。而上拉通路 的下端，也就是節(jié)點Al處沒有到電源地GND的放電通路，所以上拉通路電流為O，靜態(tài)功耗 為0。形成穩(wěn)定上拉通路的關(guān)鍵在于，第一延時開關(guān)控制模塊delayl輸出的控制信號存在 的時間足夠長，保證在第一 PMOS晶體管Pl導(dǎo)通后第二 PMOS晶體管P2再截止。
第二種工作狀態(tài)如果電源VCC上電時電位上拉電路的輸入端IN1輸入低電平，那 么在第一延時開關(guān)控制模塊delayl存在的短暫時間內(nèi)，從電源VCC經(jīng)過第二 PMOS晶體管 P2、第二電阻R2、第一電阻R1到輸入端口之間形成電流通路。此時第二電阻R2、第一電阻 R1起到了限流作用，降低了對前級電路驅(qū)動能力的要求，其中，第一電阻R1和第二電阻R2 具體的電阻值的大小可以根據(jù)實際情況確定。同時，第二電阻R2的阻值與第一電阻R1的 阻值的比值需要選擇合適，保證節(jié)點A1的電位低于第一反相器U1的翻轉(zhuǎn)電平。那么，通過 第一反相器U1，節(jié)點Bl為高電平，第一PM0S晶體管P1處于截止狀態(tài)。節(jié)點Bl處的信號再 通過第二反相器U2輸出低電平。最后，當?shù)谝谎訒r開關(guān)控制模塊delayl輸出的控制信號 消失時，第二PM0S晶體管P2截止，上拉通路截止，整個電位上拉電路的靜態(tài)功耗為0。
第三種工作狀態(tài)如果電源VCC上電時電位上拉電路的輸入端IN1輸入高電平，那 么輸入端電平比電源電壓VCC高，通過第一電阻Rl、第二電阻R2和第二 PM0S晶體管P2形 成電流通路。此時，節(jié)點Al為高電平，經(jīng)過第一反相器U1，節(jié)點Bl為低電平，第一PM0S晶 體管P1導(dǎo)通形成上拉通路。再經(jīng)過第二反相器U2輸出高電平。經(jīng)過短暫延時，第一延時 開關(guān)控制模塊delayl輸出的控制信號消失時，第二 PM0S晶體管P2截止。當上電結(jié)束時， 如果輸入高電平和電源電壓VCC等電位，那么上拉通路沒有電流，整個電位上拉電路的靜 態(tài)功耗為0。 實施例二 一種集成電路的1/0 口的電位下拉電路，如圖3所示，其包括第二延時 開關(guān)控制模塊delay2、第一 NM0S晶體管Nl、第二 NM0S晶體管N2、第三反相器U3、第四反 相器U4、第三電阻R3和第四電阻R4，第三電阻R3的第一端為整個電位下拉電路的輸入端 IN2，第三電阻R3的第二端分別與第三反相器U3的輸入端和第四電阻R4的第一端相連接， 第四電阻R4的第二端分別與第一 NM0S晶體管Nl的漏極和第二 NM0S晶體管N2的漏極相 連接，第一 NM0S晶體管N1的柵極與第二延時開關(guān)控制模塊delay2相連接，第一NM0S晶體 管Nl的源極、第一 NM0S晶體管Nl的襯底、第二 NM0S晶體管N2的源極及第二 NM0S晶體管 N2的襯底均接地GND，第二NM0S晶體管N2的柵極分別與第三反相器U3的輸出端和第四反 相器U4的輸入端相連接，第四反相器U4的輸出端為電位下拉電路的輸出端0UT2。
本發(fā)明的電位下拉電路，當電源VCC上電時，第二延時開關(guān)控制模塊delay2產(chǎn)生一個開關(guān)信號，該開關(guān)信號控制第一 NM0S晶體管Nl在電源VCC上電時有短暫的導(dǎo)通。
在此具體實施例中，第二延時開關(guān)控制模塊delay2的主要作用是當電源VCC上 電時，該第二延時開關(guān)控制模塊delay2產(chǎn)生一個開關(guān)信號，控制第一 NM0S晶體管Nl導(dǎo)通， 并且經(jīng)過短暫延時后上述開關(guān)信號消失。如圖6所示，圖6中橫坐標軸為時間軸，縱坐標軸 為電壓軸，曲線VCC表示電源電壓從零電壓開始上升直到穩(wěn)定的過程，曲線delay表示第一 NM0S晶體管N1柵極電壓隨著電源電壓VCC變化的過程。分析兩條曲線變化趨勢可知，曲線 VCC上升時，曲線delay將跟隨曲線VCC變化一段時間，然后逐漸減小到0。在曲線delay 跟隨曲線VCC變化的這段時間內(nèi)，當曲線VCC的值上升到大于第一 NMOS晶體管Nl的閾值 電壓時，第一 NMOS晶體管Nl開始導(dǎo)通，當曲線delay的值減小到小于第一 NMOS晶體管Nl 的閾值電壓時，第一 NMOS晶體管N1關(guān)閉。在此，第一NM0S晶體管Nl的閾值電壓具體由生 產(chǎn)工藝決定。因此，第二延時控制模塊delay2的主要作用是使第一 NMOS晶體管Nl在電源 VCC上電時有短暫的導(dǎo)通。第二延時開關(guān)控制模塊delay2有多種實現(xiàn)方式，最簡單的方式 是利用電容充電延時，如圖4b所示，其主要由第六電阻R6和第二電容C2組成，第六電阻R6 的第一端接地GND，第六電阻R6的第二端與第二電容C2的負端相連接，第二電容C2的正端 接電源VCC，第六電阻R6的第二端與第二電容C2的負端的公共連接端為第二延時開關(guān)控制 模塊delay2的輸出端out。在一個短暫的延時期間，第二延時開關(guān)模塊delay2輸出的電 位要高于電源地GND—個IV他I，可保證第一NM0S晶體管N1導(dǎo)通，其中，|Vth2|為第一 NMOS 晶體管N1的閾值電壓。 本發(fā)明的電位下拉電路的工作狀態(tài)可以分三種 第一種工作狀態(tài)如果電源VCC上電時電位下拉電路的輸入端IN2沒有外接信號， 那么由第二延時開關(guān)控制模塊delay2輸出的控制信號控制第一 NM0S晶體管Nl導(dǎo)通，和第 四電阻R4組成的下拉通路使節(jié)點A2保持低電平。通過第三反相器U3，節(jié)點B2形成高電 平使第二 NM0S晶體管N2導(dǎo)通，形成另一條下拉通路。再經(jīng)過第四反相器U4輸出低電平。 當?shù)诙訒r開關(guān)控制模塊delay2產(chǎn)生的開關(guān)信號消失時，第一 NM0S晶體管Nl截止，下拉 通路由第二NM0S晶體管N2和第四電阻R4構(gòu)成。形成穩(wěn)定的下拉通道后，第二 NM0S晶體 管N2、第四電阻R4、第三反相器U3構(gòu)成一個正反饋環(huán)路，抗噪聲干擾能力強。而下拉通路 的上端，也就是節(jié)點A2處沒有到電源VCC的電流通路，所以下拉通路電流為O，靜態(tài)功耗為 0。形成下拉的關(guān)鍵在于，第二延時開關(guān)控制模塊delay2輸出的控制信號存在的時間足夠 長，保證在第二畫0S晶體管N2導(dǎo)通后第一 NM0S晶體管Nl再截止。 第二種工作狀態(tài)如果電源VCC上電時電位下拉電路的輸入端IN2輸入高電平，那 么在第二延時開關(guān)控制模塊delay2輸出的控制信號存在的短暫時間內(nèi)，從輸入端經(jīng)過第 一 NM0S晶體管Nl、第三電阻R3、第四電阻R4到電源地GND之間形成電流通路。此時第三 電阻R3、第四電阻R4起到了限流作用，降低了對于前級電路驅(qū)動能力的要求，其中，第三電 阻R3和第四電阻R4具體電阻值的大小可以根據(jù)實際情況確定。同時，R2/R3的值需要選擇 合適，保證在節(jié)點A2的電位高于第三反相器U3的翻轉(zhuǎn)電平。那么，通過第三反相器U3，節(jié) 點B2為低電平，第二 NM0S晶體管N2處于截止狀態(tài)。節(jié)點B2處的信號再通過第四反相器 U4輸出高電平。最后，當?shù)诙訒r開關(guān)控制模塊delay2輸出的控制信號消失時，第一NM0S 晶體管N1截止，下拉通路截止，整個電位下拉電路的功耗為0。 第三種工作狀態(tài)如果電源VCC上電時電位下拉電路的輸入端IN2輸入低電平，那么第二延時開關(guān)控制模塊delay2輸出的控制信號存在時，通過第三電阻R3、第四電阻R4、 第一 NM0S晶體管Nl形成下拉通路，但是沒有電流通路，功耗為0。此時，節(jié)點A2為低電平， 經(jīng)過第三反相器U3，節(jié)點B2為高電平，第二 NM0S晶體管N2導(dǎo)通形成另一條下拉通路。再 經(jīng)過第四反相器U4輸出低電平。經(jīng)過短暫延時，第二延時開關(guān)控制模塊delay2輸出的控制 信號消失，第一 NM0S晶體管Nl截止，但是第二 NM0S晶體管N2仍然導(dǎo)通。此時，由第四電 阻R4、第三反相器U3、第二 NM0S晶體管N2形成正反饋環(huán)路，有較強抗噪聲能力。穩(wěn)定后， 沒有靜態(tài)電流，功耗為0。
權(quán)利要求
一種集成電路的I/O口的電位上拉電路，其特征在于包括第一延時開關(guān)控制模塊、第一PMOS晶體管、第二PMOS晶體管、第一反相器、第二反相器、第一電阻和第二電阻，所述的第一電阻的第一端為所述的電位上拉電路的輸入端，所述的第一電阻的第二端分別與所述的第一反相器的輸入端和所述的第二電阻的第一端相連接，所述的第二電阻的第二端分別與所述的第一PMOS晶體管的漏極和所述的第二PMOS晶體管的漏極相連接，所述的第二PMOS晶體管的柵極與所述的第一延時開關(guān)控制模塊相連接，所述的第二PMOS晶體管的源極、所述的第二PMOS晶體管的襯底、所述的第一PMOS晶體管的源極及所述的第一PMOS晶體管的襯底均接電源，所述的第一PMOS晶體管的柵極分別與所述的第一反相器的輸出端和所述的第二反相器的輸入端相連接，所述的第二反相器的輸出端為所述的電位上拉電路的輸出端。
2. 根據(jù)權(quán)利要求1所述的一種集成電路的I/O 口的電位上拉電路，其特征在于所述 的第一延時開關(guān)控制模塊主要由第五電阻和第一電容組成，所述的第五電阻的第一端接電 源，所述的第五電阻的第二端與所述的第一電容的正端相連接，所述的第一電容的負端接 地，所述的第五電阻的第二端與所述的第一電容的正端的公共連接端為所述的第一延時開 關(guān)控制模塊的輸出端。
3. —種集成電路的I/O 口的電位下拉電路，其特征在于包括第二延時開關(guān)控制模塊、 第一 NM0S晶體管、第二 NMOS晶體管、第三反相器、第四反相器、第三電阻和第四電阻，所述 的第三電阻的第一端為所述的電位下拉電路的輸入端，所述的第三電阻的第二端分別與所 述的第三反相器的輸入端和所述的第四電阻的第一端相連接，所述的第四電阻的第二端分 別與所述的第一 NMOS晶體管的漏極和所述的第二NMOS晶體管的漏極相連接，所述的第一 NMOS晶體管的柵極與所述的第二延時開關(guān)控制模塊相連接，所述的第一NMOS晶體管的源 極、所述的第一 NM0S晶體管的襯底、所述的第二 NMOS晶體管的源極及所述的第二 NMOS晶 體管的襯底均接地，所述的第二 NMOS晶體管的柵極分別與所述的第三反相器的輸出端和 所述的第四反相器的輸入端相連接，所述的第四反相器的輸出端為所述的電位下拉電路的 輸出端。
4. 根據(jù)權(quán)利要求3所述的一種集成電路的I/O 口的電位下拉電路，其特征在于所述的 第二延時開關(guān)控制模塊主要由第六電阻和第二電容組成，所述的第六電阻的第一端接地， 所述的第六電阻的第二端與所述的第二電容的負端相連接，所述的第二電容的正端接電 源，所述的第六電阻的第二端與所述的第二電容的負端的公共連接端為所述的第二延時開 關(guān)控制模塊的輸出端。
全文摘要
本發(fā)明公開了集成電路的I/O口的電位上拉電路和下拉電路，電位上拉電路當無信號輸入時，輸出高電平，實現(xiàn)了I/O口電平的上拉功能，具有較強的抗噪聲干擾能力；不管有無信號輸入，都能實現(xiàn)靜態(tài)功耗為零；第一反相器和第二反相器為整個電路的驅(qū)動級，通過調(diào)節(jié)第一反相器和第二反相器的電流能力可以實現(xiàn)靈活調(diào)節(jié)I/O口的驅(qū)動能力和頻率特性；電位下拉電路當無信號輸入時，輸出低電平，實現(xiàn)了I/O口電平的下拉功能，具有較強的抗噪聲干擾能力；不管有無信號輸入，都能實現(xiàn)靜態(tài)功耗為零；第三反相器和第四反相器為整個電路的驅(qū)動級，通過調(diào)節(jié)第三反相器和第四反相器的電流能力可以實現(xiàn)靈活調(diào)節(jié)I/O口的驅(qū)動能力和頻率特性。
文檔編號H03K19/0185GK101795132SQ20101014390
公開日2010年8月4日 申請日期2010年4月2日 優(yōu)先權(quán)日2010年4月2日
發(fā)明者曾強, 王賢吉 申請人:日銀Imp微電子有限公司