專利名稱：電平轉(zhuǎn)換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電平轉(zhuǎn)換電路(Level shift circuit)，尤其涉及一種高電平信號(hào)轉(zhuǎn)換成低電平信號(hào)的電平轉(zhuǎn)換電路。
背景技術(shù)：
在復(fù)合電源電路尤其是SOC系統(tǒng)中，各電路單元的供電電壓并不完全一致，難以統(tǒng)一，各電路單元之間的信號(hào)傳輸，需要經(jīng)過(guò)轉(zhuǎn)換，才能進(jìn)行溝通；此外為了節(jié)省能耗，通常需要降低芯片內(nèi)部的工作電壓(例如1.2V)，但芯片與芯片之間傳輸信號(hào)時(shí)，仍需要在較高的電壓(例如3.3V 5V)下進(jìn)行。因此，必須使用電平轉(zhuǎn)換電路作為芯片、電路單元的輸入輸出接口設(shè)備，以實(shí)現(xiàn)上述信號(hào)的電平轉(zhuǎn)換。在數(shù)字電路中，常利用CMOS反相器組成電平轉(zhuǎn)換電路。例如圖1提供了一種現(xiàn)有的電平轉(zhuǎn)換電路，包括整形電路100，用以接收較高電平的輸入信號(hào)，對(duì)所述輸入信號(hào)進(jìn)行整波；輸出電路200，用以將整波后的輸入信號(hào)轉(zhuǎn)換成較低電平的輸出信號(hào)。其中整形電路100包括串接的兩級(jí)反相器單元，各反相器單元的高位端連接至高電平線VDDH，低位端連接至地線；輸出電路200也包括串接的兩級(jí)反相器單元，各反相器單元的高位端連接至低電平線VDDL，低位端連接至地線。上述各反相器單元均為CMOS反相器，其中整形電路100 的反相器單元以及輸出電路200的第一級(jí)反相器單元中的MOS晶體管均為厚柵晶體管，耐壓高，閾值電壓也較高，但開啟、響應(yīng)速度較慢。而輸出電路200的第二級(jí)反相器單元中的 MOS晶體管則為薄柵晶體管，耐壓性差，閾值電壓相對(duì)較低，開啟、響應(yīng)速度相對(duì)較快。圖1所述電路的工作原理如下假設(shè)輸入信號(hào)為方波，則所述輸入信號(hào)經(jīng)過(guò)整形電路兩級(jí)反相器單元后，輸出一個(gè)高位電平為VDDH，低位電平為0的方波。所述方波再經(jīng)由輸出電路200的兩級(jí)反相器單元后，輸出一個(gè)高位電平為VDDL，低位電平為0的方波。上述過(guò)程即將高位電平為VDDH的高電平信號(hào)轉(zhuǎn)化成了高位電平為VDDL的低電平信號(hào)。如果忽略反相器單元電路的延遲，最終的輸出信號(hào)應(yīng)當(dāng)與輸入信號(hào)同相?，F(xiàn)有的電平轉(zhuǎn)換電路存在如下問(wèn)題為了承受整形電路100所輸出的高電壓信號(hào)，輸出電路200的第一級(jí)反相器單元均采用了耐高壓的厚柵晶體管。為便于說(shuō)明，假設(shè)輸出電路200的第一級(jí)反相器單元中PMOS即電位上拉晶體管為M0，則MO源極以及襯底均連接至低位電源線VDDL，而柵極則連接至整形電路100的輸出端0。當(dāng)整形電路100的輸出端0的信號(hào)處于低電平0時(shí)，則MO的柵極與襯底的電勢(shì)差為VDDL。上述電勢(shì)差可能小于厚柵晶體管MO的開啟閾值電壓，將導(dǎo)致MO無(wú)法開啟，使得該級(jí)反相器單元產(chǎn)生邏輯錯(cuò)誤，而不能輸出高電平，進(jìn)而導(dǎo)致整個(gè)電平轉(zhuǎn)換電路失效。即使MO能夠開啟，其開啟速度也較慢， 造成電路延遲過(guò)大。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種電平轉(zhuǎn)換電路，響應(yīng)速度快，電路延遲小，解決現(xiàn)有電平轉(zhuǎn)換電路中輸出電路第一級(jí)反相器單元容易產(chǎn)生邏輯錯(cuò)誤且電路延遲較大的問(wèn)題。
本發(fā)明提供的電平轉(zhuǎn)換電路，用于將高電平的輸入信號(hào)轉(zhuǎn)換成低電平的輸出信號(hào)，其特征在于，包括高電平線、低電平線以及地線；整形電路，耦合于高電平線與地線之間，包括偶數(shù)級(jí)串接的反相器單元；輸出電路，耦合于低電平線與地線之間，包括偶數(shù)級(jí)串接的反相器單元，其中第一級(jí)反相器單元包括第一 NMOS以及第二 NMOS ；所述第一 NMOS的漏極連接至低電平線，柵極連接至整形電路的最后級(jí)反相器單元的輸入端；所述第二 NMOS的源極連接至地線，柵極連接至整形電路的最后級(jí)反相器單元的輸出端；所述第一 NMOS的源極與第二 NMOS的漏極連接至輸出電路下一級(jí)反相器單元的輸入端?？蛇x的，所述整形電路的反相器單元均為CMOS反相器，高位端均連接至高電平線，低位端均連接至地線。所述CMOS反相器中的MOS晶體管均為厚柵型晶體管?？蛇x的，所述輸出電路除第一級(jí)以外的反相器單元均為CMOS反相器，高位端均連接至低電平線，低位端均連接至地線。所述CMOS反相器中的MOS晶體管均為薄柵型晶體管?？蛇x的，所述第一 NMOS以及第二 NMOS均為厚柵型晶體管，且所述第一 NMOS與第二 NMOS的規(guī)格相同。與現(xiàn)有技術(shù)相比，本發(fā)明提供的電平轉(zhuǎn)換電路具有以下優(yōu)點(diǎn)輸出電路的第一級(jí)反相器單元中的電位上拉晶體管選用NM0S，并將其柵極連接至整形電路最后級(jí)反相器單元的輸入端，使得整形電路的輸出信號(hào)處于低位電平時(shí)，上拉晶體管更容易開啟導(dǎo)通，從而提高響應(yīng)速度，降低電路延遲。


通過(guò)附圖中所示的本發(fā)明的優(yōu)選實(shí)施例的更具體說(shuō)明，本發(fā)明的上述及其他目的、特征和優(yōu)勢(shì)將更加清晰。附圖中與現(xiàn)有技術(shù)相同的部件使用了相同的附圖標(biāo)記。附圖并未按比例繪制，重點(diǎn)在于示出本發(fā)明的主旨。在附圖中為清楚起見，放大了層和區(qū)域的尺寸。圖1為現(xiàn)有的一種電平轉(zhuǎn)換電路的電路示意圖；圖2為本發(fā)明所述的電平轉(zhuǎn)換電路的電路示意圖；圖3為圖2所示電平轉(zhuǎn)換電路的功能仿真圖。
具體實(shí)施例方式現(xiàn)有技術(shù)中，輸出電路的第一級(jí)反相器單元為CMOS反相器，其電位上拉晶體管為 PMOS0當(dāng)整形電路輸出的信號(hào)位于低位電平時(shí)，所述電位上拉晶體管由于柵壓不夠，存在難以開啟導(dǎo)通的問(wèn)題。本發(fā)明將輸出電路的第一級(jí)反相器單元的電位上拉晶體管選用NM0S， 并將其柵極連接至整形電路最后一級(jí)反相器單元的輸入端，從而避免上述因?yàn)闁艍翰蛔悖?而難以導(dǎo)通的問(wèn)題。本發(fā)明所述的電平轉(zhuǎn)換電路，包括高電平線、低電平線以及地線；整形電路，耦合于高電平線與地線之間，包括偶數(shù)級(jí)串接的反相器單元；輸出電路，耦合于低電平線與地線之間，包括偶數(shù)級(jí)串接的反相器單元，其中第一級(jí)反相器單元包括第一 NMOS以及第二 NMOS ；所述第一 NMOS的漏極連接至低電平線，柵極連接至整形電路的最后級(jí)反相器單元的輸入端；所述第二 NMOS的源極連接至地線，柵極連接至整形電路的最后級(jí)反相器單元的輸出端；所述第一 NMOS的源極與第二 NMOS的漏極連接至輸出電路下一級(jí)反相器單元的輸入端?？蛇x的，所述整形電路的反相器單元均為CMOS反相器，高位端均連接至高電平線，低位端均連接至地線。所述CMOS反相器中的MOS晶體管均為厚柵型晶體管?？蛇x的，所述輸出電路除第一級(jí)以外的反相器單元均為CMOS反相器，高位端均連接至低電平線，低位端均連接至地線。所述CMOS反相器中的MOS晶體管均為薄柵型晶體管?？蛇x的，所述第一 NMOS以及第二 NMOS均為厚柵型晶體管，且所述第一 NMOS與第二 NMOS的規(guī)格相同。下面結(jié)合具體實(shí)施例對(duì)本發(fā)明電路的具體連接以及工作原理進(jìn)行闡述。圖2為本名所述電平轉(zhuǎn)換電路的一個(gè)具體實(shí)施例，而圖3是圖2所示電路中節(jié)點(diǎn)信號(hào)的功能仿真圖。結(jié)合圖2以及圖3對(duì)本實(shí)施例進(jìn)行說(shuō)明。首先如圖2所示，本實(shí)施例中的電平轉(zhuǎn)換電路為簡(jiǎn)化電路結(jié)構(gòu)，使用最少級(jí)數(shù)的反相器單元。所述電平轉(zhuǎn)換電路包括高電平線VDDH、低電平線VDDL、地線GND ；整形電路100，所述整形電路100耦合于高電平線VDDH以及地線GND之間。包括串聯(lián)的第一級(jí)反相器單元101以及第二級(jí)反相器單元102。其中第一級(jí)反相器單元101以及第二級(jí)反相器單元102均為CMOS反相器，包括串接的電位上拉晶體管PMOS以及電位下拉晶體管NM0S，其中高位端也即PMOS的源極均連接至高電平線VDDH，而低位端也即NMOS 的源極均連接至地線GND，上述各晶體管均為厚柵型晶體管。輸出電路200，所述輸出電路200耦合于低電平線VDDL以及地線GND之間，包括串聯(lián)的第一級(jí)反相器單元201以及第二級(jí)反相器單元202。其中第二級(jí)反相器單元202為 CMOS反相器，高位端連接至低電平線VDDL，而低位端連接至地線GND，各晶體管為薄柵型晶體管。第一級(jí)反相器單元201包括串接的第一 NMOS Ml以及第二 NMOS M2，所述第一 NMOS Ml作為電位上拉晶體管，柵極連接至整形電路的第二級(jí)反相器單元102的輸入端，漏極連接至低電平線VDDL ；所述第二 NMOS M2作為電位下拉晶體管，柵極連接至整形電路的第二級(jí)反相器單元102的輸出端，源極連接至地線GND，漏極與第一 NMOS Ml的源極連接至第二級(jí)反相器單元202的輸入端。為了簡(jiǎn)化電路結(jié)構(gòu)，所述第一 NMOS Ml與第二 NMOS M2采用相同規(guī)格的厚柵晶體管。通常情況下，PMOS或NMOS為了消除襯底偏置效應(yīng)，均將襯底與其源極連接。因此上述電路中各晶體管也依照上述連接方式襯源相連。下面在預(yù)設(shè)條件下，對(duì)圖2所述電路進(jìn)行功能仿真。圖3則是其中特定節(jié)點(diǎn)信號(hào)的仿真圖。假設(shè)高電平線VDDH的電位為5V、低電平線VDDH的電位為IV，厚柵型晶體管的閾值電壓均為1.8V，而薄柵型晶體管的閾值電壓均為0.7V。在本實(shí)施例電平轉(zhuǎn)換的電路的輸入端^？肚，輸入方波型的輸入信號(hào)。所述輸入信號(hào)的高位電平為3. 3V而低位電平為-3. 3V。上述輸入信號(hào)在經(jīng)過(guò)整形電路100的第一級(jí)反相器單元101后，將被整形限位。由于第一級(jí)反相器單元101的高位端連接于高電平線，低位端連接于低電平線。當(dāng)輸入信號(hào)處于高位電平3. 3V時(shí)，電位上拉晶體管PMOS的柵極與襯底反向偏置，因而關(guān)閉。電位下拉晶體管NMOS的柵極與襯底電勢(shì)差為3. 3V超過(guò)其閾值電壓，因而導(dǎo)通。第一級(jí)反相器單元 101輸出電平為地線的電平0。而當(dāng)輸入信號(hào)處于低位電平-3. 3V時(shí)，電位上拉晶體管PMOS 的柵極與襯底電勢(shì)差為3. 3V超過(guò)其閾值電壓，因而導(dǎo)通。電位下拉晶體管NMOS的柵極與襯底反向偏置，因而關(guān)閉。第一級(jí)反相器單元101輸出電平為高電平線VDDH的電平5V。也即經(jīng)過(guò)第一級(jí)反相器單元101后，整形成高位電平5V，低位電平0V，且與輸入信號(hào)反相的方波。上述方波再經(jīng)過(guò)整形電路100的第二級(jí)反相器單元102后，保持電位幅度不變，在其輸出端0點(diǎn)得到與輸入端反相的方波，但該方波與前述輸入信號(hào)同相。所述輸出電路200的第一級(jí)反相器單元201中，第一NMOS Ml的柵極與驅(qū)動(dòng)端第二級(jí)反相器單元102的輸入端連接，第二 NMOS M2的柵極則與所述第二級(jí)反相器單元102的輸出端連接。使得第一 NMOS Ml與第二 NM0SM2始終只有一個(gè)處于導(dǎo)通狀態(tài)，另一個(gè)處于關(guān)閉狀態(tài)。例如整形電路輸出端0的電位為高電位5V時(shí)，其輸入端電位為0V。此時(shí)第二 NMOS M2的柵極與襯底電勢(shì)差為5V大于其閾值電壓，因而導(dǎo)通；而第一 NMOS Ml的柵極與襯底電勢(shì)差為0V，因而關(guān)閉。使得輸入電路200的第一級(jí)反相器單元201輸出低電位。反之當(dāng)整形電路輸出端0的電位為低電位OV時(shí)，其輸入端電位必然為高電位5V。此時(shí)第一 NMOS Ml 的柵極與襯底的電勢(shì)差為5V，因而導(dǎo)通，第二 NMOS M2的柵極與襯底的電勢(shì)差為0V，因而關(guān)閉。使得輸入電路200的第一級(jí)反相器單元201輸出高電位。由于上述第一級(jí)反相器單元 201耦合于低電平線VDDL與地線GND之間，因此經(jīng)過(guò)該級(jí)反相器單元后，輸出方波的高位電平為IV，低位電平為0V，且方波相位與前述輸入信號(hào)相反。需要指出的是，上述輸入電路200的第一級(jí)反相器單元201，需要接收最高電平為5V的方波信號(hào)，因此第一 NMOS Ml以及第二 NMOS M2需是厚柵型晶體管。第一 NMOS Ml 作為電位上拉晶體管，其開啟的條件是柵極上電位為高電平，因此避免了普通CMOS反相器中，采用PMOS作為電位上拉晶閘管PM0S，柵極最低只能到0V，而導(dǎo)致柵極與襯底電勢(shì)差不足，難以開啟的問(wèn)題。對(duì)于所述輸出電路200的第二級(jí)反相器單元202，由于其輸入端接收的方波的最高電平為IV，耐壓要求低，因此該級(jí)反相器單元可以采用薄柵型晶體管構(gòu)成的CMOS反相器，以提高開啟響應(yīng)速度，降低電路延遲。最終在第二級(jí)反相器單元202的輸出端也即整個(gè)電平轉(zhuǎn)換電路的輸出端Output 端得到與輸入信號(hào)同相，但高位電平為IV，低位電平為OV的輸出信號(hào)。從而完成輸入輸出信號(hào)的電平轉(zhuǎn)換。上述實(shí)施例，整形電路以及輸出電路的反相器單元級(jí)數(shù)均僅以兩級(jí)為示例，在實(shí)際使用時(shí)，經(jīng)過(guò)奇數(shù)級(jí)的反相器單元，將得到相位相反的信號(hào)，而反相器單元級(jí)數(shù)越多，電路的延遲就越大，但波形質(zhì)量也會(huì)相應(yīng)提高。因此應(yīng)當(dāng)根據(jù)具體需要進(jìn)行選擇。其工作原理以及發(fā)明本質(zhì)應(yīng)與本實(shí)施例相同。不再贅述。本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來(lái)限定權(quán)利要求，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動(dòng)和修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種電平轉(zhuǎn)換電路，用于將高電平的輸入信號(hào)轉(zhuǎn)換成低電平的輸出信號(hào)，其特征在于，包括高電平線、低電平線以及地線；整形電路，耦合于高電平線與地線之間，包括偶數(shù)級(jí)串接的反相器單元； 輸出電路，耦合于低電平線與地線之間，包括偶數(shù)級(jí)串接的反相器單元，其中第一級(jí)反相器單元包括第一 NMOS以及第二 NMOS ；所述第一 NMOS的漏極連接至低電平線，柵極連接至整形電路的最后級(jí)反相器單元的輸入端；所述第二 NMOS的源極連接至地線，柵極連接至整形電路的最后級(jí)反相器單元的輸出端；所述第一 NMOS的源極與第二 NMOS的漏極連接至輸出電路下一級(jí)反相器單元的輸入端。
2.如權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述整形電路的反相器單元均為 CMOS反相器，高位端均連接至高電平線，低位端均連接至地線。
3.如權(quán)利要求2所述的電平轉(zhuǎn)換電路，其特征在于，所述CMOS反相器中的MOS晶體管均為厚柵型晶體管。
4.如權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述輸出電路除第一級(jí)以外的反相器單元均為CMOS反相器，高位端均連接至低電平線，低位端均連接至地線。
5.如權(quán)利要求4所述的電平轉(zhuǎn)換電路，其特征在于，所述CMOS反相器中的MOS晶體管均為薄柵型晶體管。
6.如權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述第一NMOS以及第二NMOS均為厚柵型晶體管。
7.如權(quán)利要求6所述的電平轉(zhuǎn)換電路，其特征在于，所述第一NMOS與第二 NMOS的規(guī)格相同。
全文摘要
本發(fā)明提供了一種電平轉(zhuǎn)換電路，用于將高電平的輸入信號(hào)轉(zhuǎn)換成低電平的輸出信號(hào)，其特征在于，包括高電平線、低電平線以及地線；整形電路，耦合于高電平線與地線之間，包括偶數(shù)級(jí)串接的反相器單元；輸出電路，耦合于低電平線與地線之間，包括偶數(shù)級(jí)串接的反相器單元，其中第一級(jí)反相器單元包括第一NMOS以及第二NMOS；所述第一NMOS的漏極連接至低電平線，柵極連接至整形電路的最后級(jí)反相器單元的輸入端；所述第二NMOS的源極連接至地線，柵極連接至整形電路的最后級(jí)反相器單元的輸出端；所述第一NMOS的源極與第二NMOS的漏極連接至輸出電路下一級(jí)反相器單元的輸入端。上述電平轉(zhuǎn)換電路響應(yīng)速度快，電路延遲小。
文檔編號(hào)H03K19/0185GK102208910SQ20101014407
公開日2011年10月5日 申請(qǐng)日期2010年3月31日 優(yōu)先權(quán)日2010年3月31日
發(fā)明者單毅 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司