專利名稱：電平轉(zhuǎn)換電路和運(yùn)用電平轉(zhuǎn)換電路的半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及半導(dǎo)體集成電路器件和電平轉(zhuǎn)換電路，并且特別地涉及其中由多個(gè)不同輸入電源電壓驅(qū)動(dòng)的多個(gè)電路單元是在一單一襯底上構(gòu)成的半導(dǎo)體集成電路器件，并涉及在半導(dǎo)體集成電路器件中使用的電平轉(zhuǎn)換電路。
生產(chǎn)半導(dǎo)體集成電路器件(例如大規(guī)模集成電路器件)的趨勢(shì)是使用更低的輸入電源電壓來(lái)減少功率損耗。近來(lái)的集成電路器件是由1.2V輸入電源來(lái)驅(qū)動(dòng)，盡管與電路的接口是由外部3.3V輸入電源來(lái)驅(qū)動(dòng)，輸入/輸出單元(I/O單元)也由3.3V輸入電源來(lái)驅(qū)動(dòng)。
此外，單個(gè)半導(dǎo)體芯片也有由不同的各個(gè)輸入電壓驅(qū)動(dòng)的2個(gè)或多個(gè)電路塊。這樣的電路塊需要用于在具有不同的各個(gè)輸入電壓的電路塊之間增加或降低電壓電平的電平轉(zhuǎn)換電路。

圖1(a)方框圖式地示意了一個(gè)傳統(tǒng)的下拉電平電路(一種例如用于將由工作在3.3V輸入電源的電路塊的大幅度信號(hào)輸出，轉(zhuǎn)換為用于例如作為工作在1.2V輸入電源的電路塊的輸入的小幅度信號(hào)的電路)，圖2(a)以方框圖的形成示意了一個(gè)傳統(tǒng)的上拉電路(一種例如將由工作在1.2V輸入電源的電路塊的小幅度信號(hào)輸出，轉(zhuǎn)換為例如作為工作在3.3V輸入電源的電路塊的輸入的大幅度信號(hào)的電路)。
在圖1(a)中，VDDQ代表一個(gè)3.3V輸入，VDD為1.2V輸入電源，VSS為一個(gè)參考電位即地電位。這樣，VDDQ為一個(gè)大幅度信號(hào)，輸出為基于VDD電位的小幅度信號(hào)。
在圖1(a)中，表示了一個(gè)P型MOS(PMOS)晶體管200和一個(gè)N型MOS(NMOS)晶體管201，連接起來(lái)接收在它們各自柵極的例如低時(shí)幅度為0.0V，高時(shí)為3.3V的輸入信號(hào)IN0。IN0于是被認(rèn)為一個(gè)大幅度信號(hào)輸入。圖1(a)所示電路輸出一個(gè)例如具有基于輸入電源VDD的1.2V輸出值的小幅度信號(hào)out0。圖1(b)示意了IN0和out0各自的波形。
由于在PMOS晶體管200和NMOS晶體管201中，在柵極和源極之間可用的最大電壓為3.3V，PMOS晶體管200和NMOS晶體管201由一個(gè)厚的柵極氧化層來(lái)構(gòu)成。
在圖2(a)中，上拉電平電路由PMOS晶體管202，203和NMOS晶體管204，205組成。小幅度輸入信號(hào)in0和in0b是互補(bǔ)的雙線信號(hào)。輸出信號(hào)OUT0為基于例如輸入電源VDDQ的3.3V的大幅度輸出信號(hào)。MOS晶體管202-205每個(gè)具有與圖1(a)中的MOS晶體管200,201類(lèi)似的厚的柵極氧化層。圖2(b)示意了輸入信號(hào)in0,in0b和輸出信號(hào)OUT0的各自的波形。
在象圖1(a)所示的傳統(tǒng)的下拉電平電路中，邏輯閾值的典型值為VDD/2，即接近0.6V。大幅度輸入信號(hào)，由于它們的幅度相對(duì)很大，一般傾向于產(chǎn)生一類(lèi)使得地電平起伏的噪聲。當(dāng)?shù)仉娖讲▌?dòng)超過(guò)0.6V，在圖1(a)的電路中，信號(hào)被誤判為高電平，導(dǎo)致out0處的一個(gè)低電平輸出。因此，在傳統(tǒng)的下拉電平電路中，由于VDD輸入電壓的減少，邏輯閾值變低，在即使很小的噪聲出現(xiàn)時(shí)，在輸出端out0會(huì)產(chǎn)生不正確的邏輯值。
在圖2(a)的上拉電平電路中，當(dāng)VDDQ輸入電源打開(kāi)，而輸入電源VDD關(guān)閉時(shí)，in0和in0b的值為不確定的，引起一個(gè)直通電流在VDDQ和VSS之間流動(dòng)。因此，在VDD是通過(guò)一個(gè)DC-DC轉(zhuǎn)換器從VDDQ產(chǎn)生的系統(tǒng)中，一個(gè)重的負(fù)載加在VDDQ輸入電源上，導(dǎo)致了VDD輸入電源不能打開(kāi)的現(xiàn)象。如果VDD輸入電源不能打開(kāi)，in0和in0b保持不確定，使得系統(tǒng)長(zhǎng)期不能正常起動(dòng)。
不僅當(dāng)電源打開(kāi)時(shí)，而且當(dāng)VDDQ輸入電源工作時(shí)，要想切斷VDD輸入電源是不可能的，因?yàn)榍袛郪DD輸入電源使得in0和in0b的值不確定，引起一個(gè)直通電流流過(guò)VDDQ并導(dǎo)致系統(tǒng)的功率損耗的明顯增加。
而且，包含輸出緩沖電路單元的傳統(tǒng)的輸入/輸出電路單元關(guān)于電平轉(zhuǎn)換電路單元也有與上面所討論的類(lèi)似的問(wèn)題。當(dāng)VDDQ輸入電源打開(kāi)而VDD電源關(guān)閉時(shí)，輸入/輸出電路的輸出緩沖器的輸入信號(hào)值變得不確定，引起一個(gè)直通電流在輸出緩沖電路的VDDQ和VSS之間流動(dòng)。
本發(fā)明的目的是提供一種在大幅度輸入信號(hào)中地電平起伏出現(xiàn)時(shí)不容易產(chǎn)生錯(cuò)誤輸出的下拉電平電路，并提供采用這種下拉電平轉(zhuǎn)換電路的半導(dǎo)體集成電路器件。
本發(fā)明的另一個(gè)目的是提供沒(méi)有直通電流在高電壓輸入電源和地輸入電源之間流動(dòng)的電平轉(zhuǎn)換電路，并提供即使在高電壓輸入電源為開(kāi)而低電壓電源為關(guān)時(shí)運(yùn)用電平轉(zhuǎn)換電路的半導(dǎo)體集成電路器件。
本發(fā)明的另一個(gè)目的是提供包括由不同的各個(gè)輸入電壓電平供電的多個(gè)電路塊的半導(dǎo)體集成電路器件和根據(jù)本發(fā)明用于在各個(gè)電路塊之間轉(zhuǎn)換電壓電平的電平轉(zhuǎn)換電路。
為獲得本發(fā)明的這些和其它目的，并解決已有技術(shù)的問(wèn)題，本發(fā)明在下面更詳細(xì)討論的各個(gè)實(shí)施例中包括下面的一個(gè)或多個(gè)特征(1)下拉電平電路的輸入為差分提供。
(2)在下拉電平電路中，在柵極和漏極之間或柵極和源極之間不接收3.3V的MOS晶體管有薄的柵極氧化層。
(3)上拉電平電路有一邏輯工作功能；并且(4)與上拉電平電路提供的輸出緩沖電路包括在只有一個(gè)輸出緩沖的MOS晶體管工作時(shí)防止直通電流通過(guò)輸出緩沖的裝置。
圖1(a)和1(b)分別表示一個(gè)傳統(tǒng)下拉電平電路的電路圖和它的工作波形圖。
圖2(a)和2(b)分別表示一個(gè)傳統(tǒng)上拉電平電路的電路圖和它的工作波形圖。
圖3(a)和3(b)分別表示根據(jù)本發(fā)明的優(yōu)選實(shí)施例的下拉電平電路的電路圖和它的工作波形圖。
圖4(a)和4(b)分別表示本發(fā)明的上拉電平電路的一個(gè)優(yōu)選實(shí)施例的電路圖和它的工作波形圖。
圖5(a)和5(b)分別表示本發(fā)明的上拉電平電路的另一個(gè)實(shí)施例的電路圖和它的工作波形圖。
圖6是本發(fā)明的上拉電平電路的進(jìn)一步實(shí)施例的電路圖。
圖7(a)和7(b)分別表示本發(fā)明的上拉電平電路的進(jìn)一步實(shí)施例的電路圖和它的工作波形圖。
圖8是表示通過(guò)在圖4(a)的上拉電平電路中加上邏輯工作功能來(lái)配置的電路的圖形。
圖9表示為圖8的電平轉(zhuǎn)換電路提供輸出固定功能的例子。
圖10表示應(yīng)用具有輸出固定功能的圖8的電平轉(zhuǎn)換電路的另一個(gè)例子。
圖11表示具有輸出固定功能的上拉電平電路的進(jìn)一步的例子。
圖12仍然表示具有輸出固定功能的上拉電平電路的另一個(gè)例子。
圖13表示具有保持電平轉(zhuǎn)換輸出的一類(lèi)輸出固定功能的上拉電平電路的例子。
圖14表示根據(jù)本發(fā)明使用電平轉(zhuǎn)換電路的一個(gè)系統(tǒng)。
圖15表示當(dāng)包含低閾值MOS晶體管的電路塊被分成兩塊時(shí)，使用本發(fā)明的電平轉(zhuǎn)換電路的系統(tǒng)。
圖16表示具有添加的襯底偏置控制的圖15的系統(tǒng)。
圖17(a)表示控制圖15和圖16的電源開(kāi)關(guān)的實(shí)施例，并且圖17(b)表示當(dāng)使用低閾值的MOS晶體管作為電源開(kāi)關(guān)時(shí)，控制圖15和圖16的電源開(kāi)關(guān)的方法的例子。
圖18表示用于產(chǎn)生圖17(a)中所示的實(shí)施例的柵極電壓的實(shí)施例。
圖19表示根據(jù)本發(fā)明的優(yōu)選實(shí)施例的連接到一個(gè)IC(半導(dǎo)體集成電路)的外部端(腳)的輸入/輸出電路的例子。
圖20(a)表示用于圖19的實(shí)施例的INV的例子，圖20(b)表示用于圖19的實(shí)施例的NAND電路的例子，圖20(c)表示用于圖19的實(shí)施例的NOR電路的例子，圖20(d)表示用于圖19的實(shí)施例的靜電保護(hù)器件的例子，圖20(e)表示用于圖19的實(shí)施例的另一個(gè)靜電保護(hù)器件的例子。
圖21表示執(zhí)行實(shí)質(zhì)上不能工作的圖19的不必要的電路部分的輸入/輸出電路的例子。
圖22(a)和圖22(b)分別表示在輸入電源打開(kāi)時(shí)防止直通電流流過(guò)輸出緩沖器PB1和NB1的電路的進(jìn)一步實(shí)施例和它的工作波形。
圖23表示圖19的輸入/輸出電路的布局的例子。
圖24表示內(nèi)部輸入電源保護(hù)器件的配置的例子。
圖25表示內(nèi)部輸入電源保護(hù)器件的配置的另一個(gè)例子。
在下面的描述中，絕緣柵極場(chǎng)效應(yīng)晶體管(FET)和以金屬氧化物半導(dǎo)體FET(MOSFET)為代表的金屬絕緣子半導(dǎo)體FET被簡(jiǎn)稱為MOS晶體管。多數(shù)載流子為電子的N溝道MOS晶體管被稱為NMOS晶體管。多數(shù)載流子為空穴的P溝道MOS晶體管被稱為PMOS晶體管。
“閾值電壓”(Vth)性質(zhì)上標(biāo)記著當(dāng)漏極電流開(kāi)始流動(dòng)時(shí)柵極和源板間的電壓差。性質(zhì)上，一個(gè)被測(cè)量的閾值電壓能通過(guò)在MOS晶體管飽和區(qū)域中畫(huà)出一些點(diǎn)來(lái)獲得，其中漏極電流由漏-源電壓和閾值電壓之間差的平方曲線來(lái)表示。閾值電壓取決于某些參數(shù)，例如在感應(yīng)出反型溝道的半導(dǎo)體襯底表面的濃度和柵極絕緣層的厚度。在下面的實(shí)施例中，對(duì)閾值電壓值的幅度作了比較，應(yīng)該理解，PMOS晶體管和NMOS晶體管都工作在增強(qiáng)模式，它們的閾值電壓以絕對(duì)值來(lái)比較。如果確定溝道導(dǎo)通率β的處理參數(shù)相同，對(duì)于相同的柵-源電壓，假定溝道寬度W和溝道長(zhǎng)度L相同，具有較大漏極電流的MOS晶體管會(huì)被認(rèn)為具有較低的閾值電壓。
盡管MOS晶體管的源極和漏極實(shí)質(zhì)上由電流偏置點(diǎn)決定，在附圖中，PMOS晶體管的源極用一指向柵極的箭頭標(biāo)注，NMOS晶體管的源極用一指向遠(yuǎn)離柵極的箭頭標(biāo)注。偏置方向在工作期間(例如傳輸柵極)變化的電極由一雙向箭頭標(biāo)記。當(dāng)源極和漏極通常地沒(méi)有任何差別地標(biāo)記，它們被稱為源-漏極。
在許多集成電路中，需要大的導(dǎo)通率的MOS晶體管的柵極和源-漏極經(jīng)常常規(guī)地連接(源極和漏極之間的電流路徑并行連接)或者在許多情形下均等分布。在此規(guī)定中，MOS晶體管除非特殊聲明，否則由一單個(gè)MOS晶體管代表，類(lèi)似地，單個(gè)MOS晶體管具有在并聯(lián)連接的源-漏和使用同一信號(hào)的柵極間的電流路徑，在此規(guī)定中，除非另外聲明，否則這樣的MOS晶體管由一單個(gè)MOS晶體管代表。
圖3(a)表示根據(jù)本發(fā)明的優(yōu)選實(shí)施例的下拉電平電路的電路圖。圖3(b)示意電路的基本工作波形。在圖3(a)中，3.3V(大幅度)互補(bǔ)雙線輸入信號(hào)由IN0和IN0B來(lái)代表。1.2V(小幅度)輸出信號(hào)由out0標(biāo)記。在所有規(guī)定中，特別關(guān)于圖1-13，由大寫(xiě)字母(IN,OUT)標(biāo)注的信號(hào)為3.3V(大幅度)信號(hào)，由小寫(xiě)字母(in,out)標(biāo)注的信號(hào)為1.2V(小幅度)信號(hào)。
在圖3(a)中，NMOS晶體管102,103有與圖1(a)所示的NMOS晶體管201類(lèi)似的厚的柵極氧化層。相比之下，PMOS晶體管100,101有薄的氧化層。在PMOS晶體管100,101的柵極和漏極之間與柵極和源極之間應(yīng)用的電壓大多數(shù)為小幅度電壓VDD(1.2V)，于是PMOS晶體管100,101不需要柵極氧化層具有接收大幅度信號(hào)的NMOS晶體管102，103的大的介質(zhì)強(qiáng)度。因此，PMOS晶體管100,101比NMOS晶體管102,103具有較小的柵極氧化層厚度和(盡管未限制)較低的閾值。使用具有薄的柵極氧化層的PMOS晶體管100,101使得電路能夠高速工作。
在此實(shí)施例中，因?yàn)殡娐吩贗N0和INOB處接收了差分輸入，即使在地電平起伏噪聲出現(xiàn)時(shí)，錯(cuò)誤的邏輯電平也不從out0輸出。而且，即使當(dāng)VDD變低時(shí)，該電路也不易受噪聲影響。
本實(shí)施例的另一個(gè)優(yōu)點(diǎn)是生產(chǎn)過(guò)程能通過(guò)設(shè)置PMOS晶體管100,101的柵極氧化層厚度和閾值電壓等于構(gòu)成與輸出out0連接的電路的MOS晶體管的值和通過(guò)設(shè)置NMOS晶體管102,103的柵極氧化層厚度和閾值電壓提供輸入IN0,IN0B的電路的MOS晶體管的值來(lái)得以簡(jiǎn)化。例如，NMOS晶體管102,103會(huì)輸出I/O電路的MOS晶體管級(jí)或用于保護(hù)電路的MOS晶體管。
圖4(a)是表示上拉電平電路的電路圖的一個(gè)例子，圖4(b)表示圖4(a)的電路的范例工作波形。信號(hào)in0和in0b代表互補(bǔ)雙線小幅度輸入信號(hào)VDD(1.2V)。電路在OUT0提供3.3V(大幅度)輸出。
PMOS晶體管300,301,302,303具有與圖1(a)的PMOS晶體管200類(lèi)似的厚的柵極氧化層。NMOS晶體管304,305也具有象圖1(a)的NMOS晶體管201厚的柵極氧化層。如圖4(b)所示，in0的邏輯電平幅度增加，用于在OUT0輸出。由于差分輸入，該電路特征是對(duì)噪聲極不敏感。
圖5(a)和5(b)，象圖4(a)和4(b)，表示一個(gè)上拉電平電路圖和它的相關(guān)工作波形。然而，當(dāng)圖4(a)的電路將從VDD(1.2V)到VSS(0V)擴(kuò)展范圍的1.2V幅度信號(hào)轉(zhuǎn)換為從VDDQ(3.3V)到VSS(0V)擴(kuò)展范圍的3.3V幅度信號(hào)時(shí)，圖5(a)的電路將從VDD(1.2V)到VSS(0V)擴(kuò)展范圍的1.2V幅度信號(hào)轉(zhuǎn)換為從VDD(1.2V)到VSSQ(-2.1V)擴(kuò)展范圍的3.3V幅度信號(hào)。VSSQ為一個(gè)-2.1V的負(fù)的輸入電源。輸入信號(hào)in0和in0b為小幅度互補(bǔ)雙線輸入信號(hào)。輸出OUT0具有范圍在1.2V和-2.1V之間的3.3V幅度(大幅度)。PMOS晶體管400,401,402,403為與圖1(a)的PMOS 200類(lèi)似的厚的柵極氧化層晶體管。NMOS晶體管404,405為與圖1(a)的NMOS晶體管201類(lèi)似的厚的柵極氧化層晶體管。
如圖5(b)所示，in0的邏輯電平幅度增加并輸出給OUT0。由于差分輸入，該電路如圖4(a)中的電路一樣，特征是強(qiáng)烈的抗噪聲。
由于圖4(a)和5(a)的電路具有互補(bǔ)關(guān)系，兩個(gè)實(shí)施例的電平轉(zhuǎn)換特性將單獨(dú)在圖4(a)的基礎(chǔ)上描述。然而，這些特性，包括電壓范圍的擴(kuò)展，也同樣適用于圖5(a)的電路，只是在圖5(a)的電路中為負(fù)向。
圖6示意了對(duì)圖4(a)的電路作了改動(dòng)，在較低的VDD電壓時(shí)使用的上拉電平電路。
圖6使用一個(gè)附加的PMOS晶體管306作為一個(gè)電流源。當(dāng)VDD的電壓在VDDQ固定時(shí)減少，“開(kāi)”電流(此電流在NMOS晶體管304,305的源極和柵極間的電位差為VDD時(shí)存在)比“關(guān)”電流(電流在PMOS晶體管302,303的源極和柵極間的電位差為VDD時(shí)存在)要小。結(jié)果，交叉耦合的PMOS晶體管300,301不提供反向。為避免這個(gè)，PMOS晶體管300,301,302,303的柵極寬度必須減少，并且NMOS晶體管304,305的柵極寬度必須增加。然而，這樣做導(dǎo)致了面積的增加和關(guān)于輸入信號(hào)in0和in0b的輸入電容的增加。這樣，在圖6中，PMOS晶體管306連接到輸入電源VDDQ。這種配置排除了減少PMOS晶體管300,301,302,303的柵極寬度和增加NMOS晶體管304,305的柵極寬度的必要。只有PMOS晶體管306對(duì)面積增加有貢獻(xiàn)，使得相對(duì)輸入信號(hào)的輸入電容不增加。
盡管晶體管306被表示為一個(gè)PMOS晶體管，它可能是一個(gè)NMOS晶體管或用于限流的任何其它部件。更進(jìn)一步，PMOS晶體管306能在PMOS晶體管300和302之間或PMOS晶體管301和303之間插入。
圖7(a)表示圖4(a)的電路的另一種改動(dòng)，其中，反向電路331連到電平轉(zhuǎn)換電路的輸出級(jí)。由于圖4(a)電路的輸出OUT0也作為電平轉(zhuǎn)換電路的一個(gè)內(nèi)部節(jié)點(diǎn)(由圖7(a)中的參考數(shù)字333指定)。在該內(nèi)部節(jié)點(diǎn)上的電壓特性取決于連到輸出端的電路，將會(huì)變化。這影響電平轉(zhuǎn)換單元的延遲時(shí)間，并接著將引起錯(cuò)誤操作。通過(guò)在圖7(a)所示在輸出級(jí)插入反向器331，連到電平轉(zhuǎn)換電路的輸出的電路被防止不利地影響電平轉(zhuǎn)換單元的節(jié)點(diǎn)。進(jìn)一步，由于在OUT0處的輸出阻抗能被減少，與圖4(a)相比，當(dāng)許多個(gè)電路連到OUT0時(shí)總的延遲時(shí)間會(huì)減少。
當(dāng)電平轉(zhuǎn)換單元由一個(gè)自動(dòng)配置/布線工具來(lái)登記，通過(guò)使用圖7(a)的配置，一個(gè)高速的具有良好抗噪聲的電平轉(zhuǎn)換單元能被配置。進(jìn)一步，由于延遲依賴于輸出負(fù)載與CMOS反向器的相同，CMOS的依賴性可直接應(yīng)用于定時(shí)分析。
圖7(b)為圖7(a)的電路的波形圖。插入反向器331增加了輸出端OUT0的直通率，盡管內(nèi)部節(jié)點(diǎn)333本身的直通率很慢。
把反向器電路加到圖3(a)的電路的輸出端也會(huì)產(chǎn)生類(lèi)似的作用。而且，在下面討論的實(shí)施例中，反向器能加到輸出電路上，盡管該附加沒(méi)有特別提到。
圖8表示通過(guò)在圖4(a)的上拉電平電路中加上邏輯操作功能來(lái)配置的電路。信號(hào)in0和in1是1.2V(小幅度)輸入信號(hào)，in0b和in1b是它們的互補(bǔ)信號(hào)。電路輸出一個(gè)3.3V(大幅度)輸出信號(hào)OUT0。與圖4(a)相比，包含MOS晶體管302和304的反向器和包含MOS晶體管303和305的反向器被包含MOS晶體管502,504,506,508的NOR電路和包含MOS晶體管503,505,507,509的NAND電路來(lái)代替。該配置提供了邏輯操作OUT0=in0OR in1。
如果包含MOS晶體管502,504,506,508的NOR電路被一個(gè)執(zhí)行操作LOG1的邏輯電路代替，LOG1電路的電路互補(bǔ)由包含MOS晶體管503,505,507,509的NAND電路來(lái)代替，就產(chǎn)生了具有邏輯操作功能OUT0=-LOG1(其中“-”代表反向)的上拉電平電路。進(jìn)一步，當(dāng)在圖8中示意的電路有兩個(gè)輸入(當(dāng)考慮互補(bǔ)信號(hào)時(shí)有4個(gè)輸入)，可以構(gòu)建具有更多個(gè)輸入的電路配置。
圖9示意了通過(guò)為圖8的上拉電平電路提供輸出固定功能來(lái)配置的電路。具有輸出固定功能的上拉電平電路用參考數(shù)字513來(lái)指示。更進(jìn)一步，如所示提供了一個(gè)反向器512，輸入信號(hào)in1b被3.3V(大幅度)信號(hào)IN1代替，通過(guò)使用反向器512,in1可從信號(hào)IN1得出。
在圖9中，電路塊510工作在輸入電源電壓為1.2V，電路塊511工作在輸入電源電壓為3.3V。這樣，上拉電平電路513的功能是從電路塊510轉(zhuǎn)換到電路塊511。設(shè)置IN1=0V導(dǎo)致OUT0=3.3V而不管電壓信號(hào)in0和in0b。在這種狀態(tài)下，沒(méi)有直通電流從上拉電平電路513的輸入電源VDDQ流到VSS。
通過(guò)設(shè)置IN1=0V，電路塊510的輸入電源能關(guān)閉。此時(shí)，盡管輸入信號(hào)in0和in0b是不確定的，沒(méi)有直通電流流過(guò)上拉電平電路513，并且它的輸出OUT0是確定的，以致電路塊511不會(huì)錯(cuò)誤操作。
當(dāng)電路塊510由低閾值MOS晶體管來(lái)構(gòu)成，當(dāng)電路塊不工作時(shí)，一個(gè)低于閾值的泄漏電流流動(dòng)，即使在備用期間也消耗能量。然而，通過(guò)采用圖9的配置，電路塊510的輸入電源在備用期間能夠關(guān)閉，這樣抑制了由于低于閾值的泄漏電流引起的能量損耗。
圖9沒(méi)有清楚地表示象MOS晶體管的柵極寬度那樣的電路常數(shù)。由于在IN1輸入一個(gè)大幅度信號(hào)，MOS晶體管503,509,504和508的柵極長(zhǎng)度應(yīng)該設(shè)置得比MOS晶體管505,507,502和506的柵極長(zhǎng)度小。更進(jìn)一步，盡管下面討論的電平轉(zhuǎn)換電路也沒(méi)有清楚地表示電路常數(shù)，如果CMOS電路是由具有大幅度輸入的MOS晶體管(象MOS晶體管503,509,504和508)和具有小幅度輸入的MOS晶體管(象MOS晶體管505,507,502和506)來(lái)構(gòu)建，通過(guò)設(shè)置由大幅度輸入供電的MOS晶體管的柵極長(zhǎng)度小于由小幅度輸入供電的MOS晶體管的柵極長(zhǎng)度，可以維持電路配置的對(duì)稱性。
在圖10中所示的上拉電平電路514具有用于當(dāng)IN1=3.3V時(shí)，通過(guò)如所示確定反向器512，固定它的輸出OUT0=0V的輸出固定功能。更進(jìn)一步，圖10電路的輸出是從MOS晶體管506,508和504的漏極共同的并與MOS晶體管501的柵極也連接的節(jié)點(diǎn)輸出。否則，電平10所示的電路配置基本上與圖9的類(lèi)似。因此，當(dāng)有必要固定輸出為OUT0=3.3V時(shí)，就使用圖9的上拉電平電路513，當(dāng)有必要固定輸出為OUT0=0V時(shí)，就使用圖10的上拉電平電路514。
圖11和12分別示意了用不同結(jié)構(gòu)實(shí)現(xiàn)圖9和圖10的功能的電路。圖11和12的上拉電平電路515和516各自具有一個(gè)輸出固定功能。當(dāng)電路塊510的輸入電源關(guān)閉，輸入IN1設(shè)置到一個(gè)恰當(dāng)?shù)碾娖綍r(shí)，沒(méi)有直通電流在電路515,516的輸入電源之間流動(dòng)，從而穩(wěn)定了輸出OUT0。
在圖9-12的每個(gè)圖中，示出了具有輸出固定功能的上拉電路，由此，輸出OUT0被固定到一個(gè)預(yù)定的電平。將這些電路中的每一個(gè)與鎖存電路組合起來(lái)構(gòu)成一個(gè)當(dāng)IN1變?yōu)橐粋€(gè)預(yù)定值時(shí)，能保持輸出電平OUT0的電路。
圖13表示了一個(gè)優(yōu)選例子。圖9的上拉電平電路513被示出，在它的輸出端有一個(gè)鎖存電路522。當(dāng)IN1從3.3V變到0V，鎖存電路522將上拉電平電路513的輸出521的信號(hào)電平鎖存送給OUT0。IN1如上所述為0V時(shí)，電路塊510的輸入電源能被關(guān)閉。盡管此時(shí)，輸入端in0和in0b的電壓變得不確定，沒(méi)有直通電流在上拉電路513中流動(dòng)，它的輸出OUT0是確定的，從而電路塊510不會(huì)錯(cuò)誤操作。
鎖存電路522也能以類(lèi)似方式應(yīng)用于圖10-12所示的上拉電平電路中，并提供類(lèi)似的作用。
圖14表示應(yīng)用上述具有輸出固定功能的上拉電平電路和下拉電平電路的電路系統(tǒng)的例子。低電壓電路塊601由VDD=1.2V供電，并由低閾值MOS晶體管構(gòu)成。高電壓電路塊602由VDDQ=3.3V供電，并由具有比構(gòu)成電路塊601的MOS晶體管高一些的閾值的MOS晶體管構(gòu)成。因此，在電路塊602的輸入電源之間流動(dòng)的低于閾值的泄漏電流與電路塊601的泄漏電流相比可忽略。使用具有輸出固定功能的上拉電平電路603l至603n(象圖9-14所示的那些)和下拉電平電路604l至604n(象圖3(a)所示)來(lái)在電路塊601,602之間傳送信號(hào)。
由于電路塊601由低閾值的MOS晶體管構(gòu)成，當(dāng)電路塊601不工作時(shí)，一個(gè)低于閾值的泄漏流動(dòng)，即使在備用期間也消耗功率。然而，通過(guò)在備用期間由一組上拉電平電路603的每個(gè)IN1輸入一個(gè)恰當(dāng)?shù)闹?，電路塊601的輸入電源能被關(guān)閉，抑制了由于低于閾值的泄漏電流引起的功率損耗。進(jìn)一步，由于上拉電平電路603的輸出OUT0是固定的，電路塊602不會(huì)錯(cuò)誤操作。
盡管包含在電路塊602中的電路功能不受限制，電路塊602可以包含輸入電源不能關(guān)閉的時(shí)鐘功能和存儲(chǔ)器的電路，從而允許電路塊601的輸入電源經(jīng)常關(guān)閉。為了關(guān)閉電路塊601的輸入電源，例如，一個(gè)PMOS可插入在電路塊601和輸入電源VDD之間。在一單片上集成電路系統(tǒng)600排除了為了關(guān)閉電路塊601需要的提供片外開(kāi)關(guān)的要求。
圖15表示一個(gè)電路塊601被分成2個(gè)系統(tǒng)，即電路塊601a和電路塊601b的優(yōu)選實(shí)施例。
如圖14中所示的電路塊601有一個(gè)缺點(diǎn)是當(dāng)它的輸入電源關(guān)閉時(shí)，電路塊601內(nèi)節(jié)點(diǎn)上的電壓變得不確定，在電路塊601內(nèi)的存儲(chǔ)器電路(如果有的話，例如SRAM和DRAM)中包含的信息不能被保持。
在圖15中，輸入電源不能被關(guān)閉的例如存儲(chǔ)器電路包含在電路塊601a中，而輸入電源可以被關(guān)閉的電路包含在電路塊601b中。提供了一個(gè)電源開(kāi)關(guān)控制電路PSC，用于打開(kāi)或關(guān)閉PMOS晶體管702a,702b的電源開(kāi)關(guān)與從PSC來(lái)的信號(hào)701a,701b。上拉電平電路603a和603b，有一輸出固定功能，也提供了下拉電平電路604a,604b。固定電路最好插在電路塊601a和601b之間以防止當(dāng)電路塊601b的輸入電源關(guān)閉時(shí)，電路塊601a的錯(cuò)誤操作；然而，固定電路未示出。通過(guò)使用象NAND和NOR的CMOS電路可容易地實(shí)現(xiàn)。
圖15的系統(tǒng)配置有2個(gè)備用狀態(tài)。一種是電源開(kāi)關(guān)PMOS晶體管702b被關(guān)閉，從而關(guān)閉電路塊601b的輸入電源的狀態(tài)(備用1)。另一種是除了備用狀態(tài)1外，電源開(kāi)關(guān)PMOS晶體管702a也被關(guān)閉從而關(guān)閉電路塊601a的輸入電源的狀態(tài)(備用2)。備用狀態(tài)1能減少電路塊601b的低于閾值的泄漏電流。電路塊601b，由于不包含象存儲(chǔ)器那樣的電路，當(dāng)輸入電源從“開(kāi)”到“關(guān)”變化時(shí)，遠(yuǎn)離錯(cuò)誤操作。因此，從備用狀態(tài)1恢復(fù)能以高速實(shí)現(xiàn)。另一方面，當(dāng)備用狀態(tài)轉(zhuǎn)到電路塊601a的輸入電源是關(guān)閉的備用狀態(tài)2時(shí)，電路塊601a中的存儲(chǔ)器的內(nèi)容被擦除，并且結(jié)果從備用狀態(tài)2恢復(fù)需要時(shí)間。然而，備用狀態(tài)2除了起動(dòng)備用狀態(tài)1外，能減少電路塊601a的低于閾值的泄漏電流，從而獲得低的功率消耗。如果電路塊601a和601b的操作停止相對(duì)短的一段時(shí)間，備用狀態(tài)應(yīng)該是備用狀態(tài)1。如果操作停止一段長(zhǎng)的時(shí)間，備用狀態(tài)應(yīng)該是備用狀態(tài)2。
圖16表示在圖15的電路中加入襯底偏置控制電路VBCa和VBCb的實(shí)施例。如上所述，低于閾值的泄漏電流在備用狀態(tài)1期間在電路塊601a中流動(dòng)。襯底偏置控制電路VBCa在備用狀態(tài)1期間在電路塊601a中如下方式控制MOS晶體管的襯底電壓(1)對(duì)于PMOS晶體管，襯底電壓以比輸入電源電壓高的電平來(lái)控制。
(2)對(duì)于NMOS晶體管，襯底電壓以比輸入電源電壓低的電平來(lái)控制。
該控制提高了電路塊601a中MOS晶體管的閾值電壓，并減少了低于閾值的泄漏電流。由于輸入電源保持開(kāi)，電路塊601a中的存儲(chǔ)器的內(nèi)容得到維持。
在IDDQ測(cè)試期間，不能使用連到電路塊601b的襯底偏置控制電路VBCb。在IDDQ測(cè)試期間，要測(cè)量的電路從輸入電源線切斷，于是電源開(kāi)關(guān)PMOS晶體管702a和702b不能被關(guān)閉。襯底偏置控制電路VBCa和VBCb的使用提高了構(gòu)成電路塊601a和601b以減小低于閾值的泄漏電流的MOS晶體管的閾值電壓，允許能進(jìn)行IDDQ測(cè)度。
使用襯底偏置控制電路VBCa和VBCb不僅僅限于圖16的電路配置，而是能應(yīng)用于包含由高閾值MOS晶體管構(gòu)建并由大幅度電壓供電的的第一電路塊和由低閾值MOS晶體管構(gòu)建并由小幅度電壓供電的的第二電路塊，其中第一和第二電路塊經(jīng)由具有輸出固定功能的上拉電平電路和下拉電平電路來(lái)互相接口。第一電路塊會(huì)包含需要高速工作的電路，第二電路塊會(huì)包含能夠低速工作并不消耗太多功率的電路，例如一個(gè)RTC。第一電路塊分成電路塊1A和1B，電路塊1A包含象當(dāng)輸入電源關(guān)閉時(shí)需花費(fèi)時(shí)間恢復(fù)的存儲(chǔ)器那樣的電路，電路塊1B包含其它電路。這些被分成的電路塊1A,1B控制它們的輸入電源并包含襯底偏置控制電路。
圖17(a)表示用于控制在圖15和16中的電源開(kāi)關(guān)PMOS 702a的實(shí)施例。在圖17(a)中，電源開(kāi)關(guān)702a是一個(gè)高閾值PMOS晶體管。當(dāng)晶體管有效時(shí)，只要柵極氧化片基的介電強(qiáng)度允許，在柵極端的電壓701a以一個(gè)負(fù)值來(lái)控制。這使得一個(gè)大的電流流過(guò)PMOS晶體管。應(yīng)用的負(fù)電壓，例如可以是用于襯底偏置控制的負(fù)電壓。在備用(不活動(dòng))狀態(tài)，柵極電壓701a被控制在1.2V(VDD)。由于電源開(kāi)關(guān)PMOS 702a是一個(gè)高閾值MOS晶體管，這個(gè)柵極電壓足夠高以關(guān)閉電源開(kāi)關(guān)PMOS 702a。
圖17(a)表示用于控制低閾值的PMOS晶體管的電源開(kāi)關(guān)702a的實(shí)施例。當(dāng)有效時(shí)，電源開(kāi)關(guān)PMOS晶體管702a的柵極電壓701a被控制在0V。由于電源開(kāi)關(guān)PMOS晶體管702a是一個(gè)低閾值MOS晶體管，大的電流能流動(dòng)。在備用狀態(tài)，只要柵極氧化片基的介電強(qiáng)度允許，柵極電壓701a以一個(gè)正值來(lái)控制。這里，示意性地被控制在3.3V，并且電源開(kāi)關(guān)PMOS 702a盡管是一個(gè)低閾值的MOS晶體管，也能有一個(gè)滿意的開(kāi)關(guān)特性。
在圖17(a)和圖17(b)中所示的控制不僅僅限于PMOS晶體管的控制，而且除了極性反向以外，能同樣應(yīng)用于NMOS電源控制并產(chǎn)生相同的作用。
圖18表示用于產(chǎn)生在圖17(a)中所示的柵極電壓701a的實(shí)施例。一個(gè)負(fù)電壓產(chǎn)生電路710從3.3V(VDDQ)產(chǎn)生-2.1V并在712輸出到電源開(kāi)關(guān)控制電路711?？刂茤艠O電壓701a的電源開(kāi)關(guān)控制電路711也用VDD(1.2V)供電。-2.1V供電電壓712也是提供給電路塊601a用于經(jīng)由VBCa控制它的MOS晶體管的襯底電壓的襯底偏置。通過(guò)共同使用負(fù)的供電電壓712用于襯底偏置控制和用于電源開(kāi)關(guān)702a的控制使得實(shí)現(xiàn)圖17(a)的控制所要求的電路的尺寸明顯減少。
下面，將參考圖19，描述使用上面提及的轉(zhuǎn)換電路并連接到IC(半導(dǎo)體集成電路)外部端(腳)的輸入/輸出電路的例子。
在圖19中，符號(hào)PB1和NB1分別標(biāo)記PMOS晶體管和NMOS晶體管，都具有足夠高以驅(qū)動(dòng)連到外部端I/O的外部電路的負(fù)載的電導(dǎo)。PB1和NB1組成一個(gè)輸出緩沖電路。反向器INV7，一個(gè)與非門(mén)NAND1和一個(gè)異或門(mén)NOR1組成一個(gè)實(shí)行三態(tài)邏輯操作的電路，由此，當(dāng)輸出控制信號(hào)/OE為“0”時(shí)，輸出信號(hào)Out的信息通過(guò)輸出緩沖送給外部端I/O(在輸出緩沖中的MOS晶體管被打開(kāi)以便把輸出緩沖變?yōu)橐粋€(gè)低輸出阻抗?fàn)顟B(tài))，并且，當(dāng)/OE為“1”時(shí)，輸出緩沖中的兩個(gè)MOS晶體管被關(guān)閉，而不管輸出信號(hào)Out的狀態(tài)，把輸出緩沖變?yōu)橐粋€(gè)高輸出阻抗?fàn)顟B(tài)。
外部端I/O也連到異或門(mén)NOR2的輸入一側(cè)并用作一個(gè)公共輸入和輸端。當(dāng)輸入控制信號(hào)/IE為邏輯“0”時(shí)，異或門(mén)NOR2把從IC外部送給外部端I/O的信息，傳送給端/In(端/In為送給外部端I/O的信號(hào)的反向電平)，并且，當(dāng)輸入控制信號(hào)/IE為邏輯“1”時(shí)，阻塞信息的傳送(/In端強(qiáng)制保持邏輯“0”)。
P3是一個(gè)用于呈現(xiàn)邏輯“0”或一個(gè)開(kāi)路狀態(tài)(高阻狀態(tài))的外部輸入送給I/O端的上拉(pull-up)PMOS晶體管。當(dāng)上拉控制信號(hào)/PU為邏輯“0”，外部輸入為邏輯“0”時(shí)，P3進(jìn)行傳送給異或門(mén)NOR2一個(gè)邏輯“0”信號(hào)；當(dāng)外部輸入為開(kāi)路狀態(tài)時(shí)，送一個(gè)邏輯“1”信號(hào)。設(shè)置晶體管P3的溝道長(zhǎng)度比它的溝道寬度W要大，以便P3導(dǎo)通時(shí)的阻抗比外部輸入為“0”時(shí)的阻抗要足夠大。
低電壓輸入電源電路塊在圖19的左手側(cè)，一個(gè)虛線矩形內(nèi)表示出，在所示范圍內(nèi)，所有PMOS晶體管的N型襯底(N型勢(shì)阱)N-SUB連到PMOS勢(shì)阱輸入電源Vbp上，所有NMOS晶體管的P型襯底(P型勢(shì)阱)P-SUB連到NMOS勢(shì)阱輸入電源Vbn上。供電電壓為Vss(0V)和Vdd(1.2V)。幾乎所有的MOS晶體管比下面描述的高電壓輸入電源電路有較低的閾值電壓，并且柵極絕緣層很薄。該電路塊的最小溝道長(zhǎng)度，例如為0.2um，小于高電壓輸入電源電路的最小溝道長(zhǎng)度0.32um。
對(duì)于反向器INV4-INV9，可使用圖20(a)的電路，對(duì)于NAND電路NAND1和NOR電路NOR1，可分別使用圖20(b)和圖20(c)的電路。
高電壓輸入電源電路塊在圖19的右手側(cè)，由一個(gè)虛線矩形包圍來(lái)表示。該電路塊的供電電壓為Vssq(0V)和Vddq(3.3V)。在圖形所示范圍內(nèi)，所有PMOS晶體管的N型襯底(N型勢(shì)阱)N-SUB連到輸入電源Vddq上，所有NMOS晶體管的P型襯底(P型勢(shì)阱)P-SUB連到輸入電源Vssq上。所有MOS晶體管有一高的閾值電壓和厚的柵極絕緣層。盡管輸入電源Vss和Vssq可以在IC外部(例如，在IC位于的印刷電路板上)連在一起，它們的外部端(腳)，聯(lián)結(jié)焊盤(pán)和IC內(nèi)的內(nèi)部電路是分離的，以防止負(fù)載電流的偏移進(jìn)入輸入電源線和引起工作噪聲。
在低電壓輸入電源電路中符號(hào)LSD標(biāo)記一個(gè)能把通過(guò)高電壓輸入電源電路供電的高幅度信號(hào)3.3V轉(zhuǎn)換為能在低電壓輸入電源電路中處理的1.2V的低幅度信號(hào)的電平偏移(下拉電平電路)。LSD可以是圖3(a)所示的電路，其中，MOS晶體管102和103有最好是通過(guò)與構(gòu)成高電壓輸入電源電路的所使用的柵極氧化層構(gòu)成處理相同的處理來(lái)構(gòu)成的厚的柵極絕緣層。MOS晶體管102和103的溝道長(zhǎng)度是高電壓輸入電源電路的最小溝道長(zhǎng)度(0.32um)，而不是低電壓輸入電源電路的最小溝道長(zhǎng)度(0.2um)。
圖19的低電壓電路的MOS晶體管，在所示范圍內(nèi)，除了下拉電平電路LSD以外，具有薄的柵極絕緣層，并且具有與低電壓輸入電源電路的最小溝道長(zhǎng)度(0.2um)相等的溝道長(zhǎng)度。
LSU1-LSU4是例如使用圖4(a)所示電路或這里所述的其它上拉電平電路中的任何一種，用于把從低電壓輸入電源電路供電的1.2V低幅度信號(hào)提高到3.3V的高幅度信號(hào)的電平偏移電路。
組成用于驅(qū)動(dòng)輸出緩沖PB1,NB1的預(yù)緩沖電路INV1和INV2，可由圖20(a)所示的反向電路組成。輸出緩沖PB1,NB1在很大區(qū)域內(nèi)構(gòu)成，以便具有低的輸出阻抗，因此，它們的輸入(柵極)電容很大。預(yù)緩沖有下面的作用和配置。
(1)預(yù)緩沖減少了電平偏移電路LSU1,LSU2的負(fù)載電容，并且電平偏移電路的設(shè)計(jì)參數(shù)的設(shè)置不受輸出緩沖的大的輸入電容限制。
(2)在交叉耦合一側(cè)，PMOS晶體管(如PMOS晶體管300-303)的ON阻抗設(shè)置比輸入一側(cè)的NMOS晶體管(即NMOS晶體管304,305)要大，從而電平偏移電路LSU1,LSU2的前面的輸出狀態(tài)能由輸入信號(hào)I和/I來(lái)反向。為了通過(guò)減少交叉耦合一側(cè)的阻抗直接驅(qū)動(dòng)輸出緩沖，輸入MOS晶體管的阻抗必須進(jìn)一步減少，這對(duì)于占用面積和功率消耗而言并不有利。因此，作用的分配位使得電平轉(zhuǎn)換功能通過(guò)電平偏移電路實(shí)現(xiàn)，輸出緩沖由預(yù)緩沖驅(qū)動(dòng)。當(dāng)輸入一側(cè)有NMOS晶體管，輸出一個(gè)邏輯“1”時(shí)，每個(gè)電路的輸出阻抗對(duì)于輸出緩沖，預(yù)緩沖和電平偏移電路被確定為以遞增的次序增加。當(dāng)輸出一個(gè)邏輯“0”時(shí)，每個(gè)電路的輸出阻抗在大多數(shù)情況下，以相同的次序被確定?？紤]下面所述的輸出緩沖的開(kāi)關(guān)特性，輸出阻抗對(duì)于輸出緩沖，電平偏移電路和預(yù)緩沖被確定為以遞增的次序增加。類(lèi)似地，當(dāng)輸入一側(cè)有PMOS晶體管，輸出一個(gè)邏輯“0”時(shí)，每個(gè)電路的輸出阻抗對(duì)于輸出緩沖，預(yù)緩沖和電平偏移電路被確定為以遞增的次序增加。盡管當(dāng)輸出邏輯“1”時(shí)，每個(gè)電路的輸出阻抗在大多數(shù)情況下以相同的次序被確定，但考慮下面所述的輸出緩沖的開(kāi)關(guān)特性時(shí)，阻抗的順序?qū)⒆優(yōu)檩敵鼍彌_，電平偏移電路和預(yù)緩沖遞增的順序。
(3)當(dāng)輸出緩沖從前面的輸出狀態(tài)偏移到相反狀態(tài)時(shí)，應(yīng)該避免2個(gè)MOS晶體管同時(shí)開(kāi)或者至少是它們都導(dǎo)通的時(shí)間應(yīng)該短。也就是說(shuō)，希望2個(gè)MOS晶體管關(guān)閉相對(duì)早，打開(kāi)相對(duì)遲。送給輸出端I/O的信號(hào)的波形最好在某種程度上要漸進(jìn)，因?yàn)樾盘?hào)波形的上升或下降沿太陡很容易在周?chē)獠磕_和在印刷板周?chē)牟季€上引起差分噪聲。考慮這些點(diǎn)，確定預(yù)緩沖的輸出阻抗。
漏極連到預(yù)緩沖的輸入側(cè)的MOS晶體管N1和P1，阻止由于緩沖MOS晶體管PB1和NB1同時(shí)開(kāi)引起的大的直通電流，這種情況的發(fā)生是因?yàn)楫?dāng)輸入電源電壓Vddq已建立而輸入電源電壓Vdd還未建立(輸入電源電壓打開(kāi)次序決定了Vddq比Vdd建立得早)來(lái)自低電壓輸入電源電路的信號(hào)不確定，例如當(dāng)打開(kāi)一個(gè)應(yīng)用系統(tǒng)的輸入電源時(shí)會(huì)發(fā)生。當(dāng)PB1的柵極電壓處于低電平“L”時(shí)，P1導(dǎo)通，當(dāng)NB1的柵極電壓處于高電平“H”時(shí)，N1導(dǎo)通。假定正常工作，當(dāng)PB1和NB1都關(guān)閉，N1和P1也都關(guān)時(shí)處于高輸出阻抗模式，這樣對(duì)正常工作沒(méi)有影響。當(dāng)PB1和NB1中只有一個(gè)開(kāi)，導(dǎo)通的晶體管N1或P1準(zhǔn)備關(guān)閉另一個(gè)已關(guān)閉的晶體管，這樣實(shí)際上對(duì)正常工作沒(méi)有影響。在正常工作時(shí)，PB1和NB1不能都開(kāi)，非正常狀態(tài)(即當(dāng)PB1的柵極電壓為低，NB1的柵極電壓為高)的輸入電壓不能被供應(yīng)。在上面的情況中，當(dāng)來(lái)自低電壓輸入電源電路的信號(hào)不確定時(shí)，會(huì)出現(xiàn)這種非正常狀態(tài)。然而，當(dāng)狀態(tài)接近非正常狀態(tài)時(shí)，N1或P1開(kāi)始導(dǎo)通并準(zhǔn)備以相同方向改變PB1和NB1的柵極電壓，從而最終PB1和NB1中只有一個(gè)打開(kāi)。
MOS晶體管N2-N5提供在上面的情形中電源開(kāi)期間阻止直通電流的更高保證。當(dāng)輸入電源為開(kāi)并且相應(yīng)地電平偏移電路LSU1的輸出Q和/Q開(kāi)始上升，N3開(kāi)始導(dǎo)通，將輸入/I拉向低電平，輸出Q拉向高電平。同樣，N2也開(kāi)始導(dǎo)通，將/Q拉向低電平，將Q拉向高電平。也就是說(shuō)，當(dāng)輸入電源為開(kāi)時(shí)，N2和N3都準(zhǔn)備把電平偏移電路LSU1的輸出Q拉向高電平。在正常工作期間，當(dāng)輸入I為高時(shí)，輸出Q為高。此時(shí)，N2和N3都準(zhǔn)備把輸出Q拉向高電平，即以相同的方式。進(jìn)一步，當(dāng)輸入I為低時(shí)，N2和N3為關(guān)。因此，N2和N3對(duì)基于輸入I和/I的輸出Q和/Q的邏輯操作沒(méi)有反面影響。
N4和N5以與N2和N3類(lèi)似的方式工作，因此忽略了對(duì)它們的描述。唯一區(qū)別是電平偏移電路LSU的輸入和輸出端的連接與電平偏移電路LSU1的連接相反，因此在輸入電源開(kāi)的時(shí)刻，輸出Q被拉向低電平。
因?yàn)?，在輸入電源開(kāi)的時(shí)刻，N2-N5將LSU2的輸出Q拉向低電平，LSU1的輸出Q拉向高電平，它們都準(zhǔn)備關(guān)閉輸出緩沖PB1和NB1。因此，如果在輸入電源開(kāi)的時(shí)刻，N1和P1工作較早，輸出緩沖PB1和NB1只有一個(gè)為開(kāi)。如果N2-N5工作較早，輸出緩沖PB1和NB1都被關(guān)閉。在任何一種情況，輸出緩沖PB1和NB1都能被防止同時(shí)打開(kāi)。
在輸入電源開(kāi)的時(shí)刻，N6同樣把電平偏移電路LSU3的輸出Q拉向高電平，從而阻止輸入/輸出端I/O的狀態(tài)發(fā)送給內(nèi)部電路/In。而且，在輸入電源開(kāi)的時(shí)刻，N7把電平偏移電路LSU4的輸出Q拉向高電平，從而關(guān)閉上拉晶體管P3。
連到LSU2的N4和N5中的一個(gè)和連到LSU1的N2和N3的一個(gè)將如在LSU3,LSU4中一樣被省略。
ESD1和ESD2是如圖20(d)中所示的靜電阻止保護(hù)電路，例如，它阻止當(dāng)浪涌電壓進(jìn)入輸入/輸出端I/O時(shí)輸出緩沖PB1和NB1的柵極絕緣層被破壞。
回去參考圖19，電阻R1和MOS晶體管P2和N8組成一個(gè)用于當(dāng)浪涌電壓進(jìn)入輸入/輸出端I/O時(shí)阻止異或門(mén)NOR2的MOS柵極絕緣層被破壞的電路。電阻R1和MOS晶體管N9構(gòu)成當(dāng)浪涌電壓進(jìn)入輸入/輸出端I/O時(shí)防止上拉晶體管P3的MOS柵極絕緣層被破壞的電路。
ESD3-ESD10為靜電擊穿保護(hù)電路，可象圖20(e)所示來(lái)構(gòu)建。這些電路當(dāng)浪涌電壓進(jìn)入不同輸入電源Vdd和Vddq之間，Vdd和Vssq之間，Vss和Vddq之間或Vss和Vssq之間(當(dāng)IC安裝在板上時(shí)，Vss和Vssq通常與印刷電路板連接，只是當(dāng)IC作為一單個(gè)器件處理時(shí)開(kāi)路，這里對(duì)抗浪涌測(cè)量有一特殊要求)時(shí)，阻止電平偏移電路LSU1-LSU4的柵極絕緣層被破壞，并流過(guò)圖19左側(cè)的低電壓輸入電源負(fù)載電路和右側(cè)的高電壓輸入電源負(fù)載電路。在圖20(e)的電路中，電阻R3與寄生電容一起放松了I處浪涌電壓的波形，當(dāng)旁路電流流過(guò)保護(hù)性器件N16或P16時(shí)也產(chǎn)生了一個(gè)電壓下降，由此限制了加在連到電平偏移電路LSU1-LSU4的MOS柵極的輸出端O上的浪涌電壓。當(dāng)一個(gè)浪涌使得節(jié)點(diǎn)I比輸入電源Vddq要正得多，連到節(jié)點(diǎn)I側(cè)的P16的源極連接點(diǎn)(PN結(jié))正向偏置構(gòu)成節(jié)點(diǎn)I和輸入電源Vddq之間通過(guò)連到連接點(diǎn)和輸入電源Vddq的N襯底(N勢(shì)阱)的浪涌旁路。當(dāng)一個(gè)浪涌使得節(jié)點(diǎn)I的電位比輸入電源Vddq要負(fù)得多，連到節(jié)點(diǎn)I側(cè)的P16的漏極連接點(diǎn)(PN結(jié))在反向阻止形成節(jié)點(diǎn)I和輸入電源Vddq之間通過(guò)連到連接點(diǎn)和輸入電.源Vddq的N襯底(N勢(shì)阱)(或進(jìn)一步通過(guò)正向一側(cè)的源極結(jié)點(diǎn))的浪涌旁路。P16的柵極連到輸入電源Vddq，從而在漏極聯(lián)結(jié)點(diǎn)上的電場(chǎng)密度很大，降低了擊穿電壓的絕對(duì)值。
當(dāng)在節(jié)點(diǎn)I和輸入電源Vssq之間傳遞浪涌電壓時(shí)，N16以與上述情形相反的正-負(fù)關(guān)系，在節(jié)點(diǎn)I和輸入電源Vssq之間形成旁路。
在正常工作時(shí)，在節(jié)點(diǎn)I一側(cè)的P16和N16之間的上面的漏極連接點(diǎn)不是正向偏置，對(duì)擊穿電壓也不使用反向偏置。進(jìn)一步，P16和N16有它們的柵極和源極短路電路，因而為關(guān)。因此，保護(hù)性電路不影響正常的邏輯操作。
在圖19中公布的在高電壓輸入電源電路塊中提供了上述的靜電阻止保護(hù)器件。柵極絕緣層構(gòu)成很厚以防止保護(hù)器件自身?yè)舸?br> 在圖19中所示的輸入/輸出電路最好作為多個(gè)芯片的連接焊盤(pán)周?chē)臉?biāo)準(zhǔn)電路來(lái)配置。根據(jù)IC的使用和種類(lèi)，輸入/輸出端I/O可用作輸入或用作輸出或者同時(shí)用作輸入和輸出。通過(guò)圖21所示的實(shí)施例，能使得不必要的輸入/輸出電路基本上不工作。C1-C10標(biāo)記通過(guò)不提供低電壓輸入電源電路和高電壓輸入電源電路之間的連線，使得高電壓輸入電源的某一部分電路不工作的“斷線”點(diǎn)。S1-S10表示在這種形式下，當(dāng)輸入路徑被切斷時(shí)，輸入固定在具有低阻抗的一個(gè)特定邏輯。S1-S10通過(guò)IC的內(nèi)部連線連到Vssq(向下箭頭)或Vddq(向上箭頭)。當(dāng)端I/O，例如用作一個(gè)只輸入端口時(shí)，線在點(diǎn)C7-C10被切斷(提供無(wú)布線方式)，并且電平偏移電路LSU1,LSU2的輸入I和/I連到所示的輸入電源，使得輸出緩沖PB1和NB1關(guān)閉。由于電平偏移電路的輸入固定在一個(gè)特定的邏輯電平，緩沖不能實(shí)行開(kāi)關(guān)，于是導(dǎo)致錯(cuò)誤操作，浪費(fèi)了電能。通過(guò)盡可能地固定前一級(jí)電路的輸入，有可能排除對(duì)后面級(jí)的附加的復(fù)雜度的需要。
圖22(a)表示用于阻止在輸入電源開(kāi)的時(shí)刻流過(guò)電平偏移電路的直通電流的電路的另一實(shí)施例。在圖中，與圖19中對(duì)應(yīng)部分相同的部分用相似的參考符號(hào)指出。符號(hào)OG標(biāo)記在輸入電源Vddq打開(kāi)后產(chǎn)生一段特定時(shí)間的脈沖OSP的短脈沖產(chǎn)生電路，如圖22(b)所示意。在輸入電源開(kāi)之后，該脈沖OSP打開(kāi)MOS晶體管N1和P1，使得反向器INV1和INV2的輸出分別變?yōu)榈碗娖胶透唠娖剑㈥P(guān)閉后一級(jí)的輸出緩沖PB1和NB1。將該單脈沖產(chǎn)生電路OG常規(guī)地與其它輸入/輸出電路(經(jīng)緩沖器)的相似部分連接使得輸入/輸出電路緊密集成并使得在輸入電源開(kāi)時(shí)，設(shè)置電平偏移電路LSU1-LSU4的初始狀態(tài)變得可能。
圖23表示圖19所示的輸入/輸出電路的布局的第一優(yōu)選實(shí)施例。
如圖23所示，多個(gè)I/O焊盤(pán)2202沿芯片末端部分2201并行配置。在圖19中所示電路在與芯片末端垂直的方向靠近芯片末端配置。NMOS緩沖器2203和PMOS緩沖器2204是圖19的輸出緩沖的MOS晶體管NB1和PB1，并靠近所示I/O焊盤(pán)一側(cè)設(shè)置。面向片內(nèi)設(shè)置的是靜電阻止保護(hù)電路ESD1和ESD2(2205)，上拉電路(2206)，預(yù)緩沖(2207)，電平偏移(2208)和三態(tài)邏輯工作電路(2209)。
輸入電源線布在第三和第四金屬布線層以與芯片末端平行的方向在相鄰的電路塊之間延伸。Vssq和Vddq在2203上連線，Vssq和Vddq在2204上，Vssq在2205上，Vddq在2206上，Vssq在2207上，Vddq在2208上，Vss和Vdd在2209上。
下面，將描述適合應(yīng)用于象本發(fā)明的半導(dǎo)體集成電路器件的芯片，使用多個(gè)輸入電源的內(nèi)部輸入電源保護(hù)器件的配置。本實(shí)施例的半導(dǎo)體集成電路器件，特另運(yùn)用一個(gè)三勢(shì)阱(triple well)結(jié)構(gòu)。三勢(shì)阱的內(nèi)部輸入電源保護(hù)器件的特另有效的配置將在下面描述。
在使用多個(gè)不同電壓輸入電源(或者即使是單獨(dú)提供的相同電壓的輸入電源，取決于輸入電源噪聲的幅度)的芯片中，這里有幾種輸入電源插頭。為了允許容易釋放靜電并由此提高這些芯片的靜電介質(zhì)強(qiáng)度，在輸入電源和地之間和不同輸入電源之間插入象MOS晶體管和二極管那樣的器件是有效的。在這種情況下，必須作連接以便在正常使用條件下，在偏離出現(xiàn)情況下，沒(méi)有電流沿正向流動(dòng)，而且只有當(dāng)幾百至幾千伏的靜電進(jìn)入芯片時(shí)，才有電流沿反向流動(dòng)。
在三勢(shì)阱結(jié)構(gòu)的情況下，二極管能以4種不同方式組合在P型襯底和N型元件區(qū)之間，在N型元件區(qū)和P型勢(shì)阱之間，在P型勢(shì)阱和N型擴(kuò)散層之間和在N型勢(shì)阱和P型擴(kuò)散層之間。由此面積可減少和寄生元件效應(yīng)很小的方法取決于與它相連的輸入電源的類(lèi)型。
本發(fā)明的實(shí)施例的如此保護(hù)性器件的另一特別有效配置將在下面描述。
圖24(a)表示在具有P型硅襯底和由VSS供電的芯片上作在圖24(b)中所示二極管連接時(shí)，構(gòu)成二極管的一種特別有效的方式的例子。
圖24(a)表示硅襯底(P型)2301，元件形成面積(N型)2302,N型勢(shì)阱2303,P型勢(shì)阱2304,N型擴(kuò)散層2305,P型擴(kuò)散層2306，由P型勢(shì)阱在P型襯底和N型擴(kuò)散層2305上形成的二極管2307，由N型勢(shì)阱2303在N型元件形成面積2302(由VDDQ來(lái)偏置)和P型擴(kuò)散層2306上形成的二極管2308，由N型勢(shì)阱2303在N型器件形成面積2302(由VDD來(lái)偏置)和P型擴(kuò)散層2306上形成的二極管2308a，由P型勢(shì)阱2304在N型元件形成面積2302和N型擴(kuò)散層2305上形成的二極管2309和由N型勢(shì)阱在P型襯底2301和P型擴(kuò)散層2306上形成的二極管2310。
在芯片的硅襯底為P型并由VSS供電的情況下，首先，與VSS連接的二極管希望通過(guò)使用P型勢(shì)阱和與襯底相同的傳導(dǎo)率類(lèi)型直接在P型襯底上構(gòu)成，而不使用N型元件形成區(qū)域。這樣形成的二極管有最小的區(qū)域，排除了寄生元件工作，并能把VSS傳送給P型襯底。
第二，與VDDQ連接的二極管希望使用N型勢(shì)阱在N型器件形成區(qū)域上形成。這樣形成的二極管有最小的區(qū)域，排除了寄生元件工作，并能把VDDQ傳送給N型元件形成區(qū)域。
第三，除了上述2種類(lèi)型外的二極管希望使用N型勢(shì)阱直接在P型襯底上形成，而不構(gòu)成任何N型元件形成區(qū)域。這樣形成的二極管有最小的區(qū)域，并排除了寄生元件工作。
圖25(a)，圖25(b)，圖25(c)表示本實(shí)施例的內(nèi)部輸入電源保護(hù)器件的進(jìn)一步例子。
圖25(a)表示在具有P型硅襯底和由VSS供電的芯片上作在圖25(b)中所示MOS晶體管連接時(shí)，構(gòu)成MOS晶體管的一種特別有效的方式的例子。圖25(c)表示圖25(a)的電路的一種改動(dòng)形式。
圖25(a)表示硅襯底(P型)2401，元件形成面積(N型)2402,N型勢(shì)阱2403,P型勢(shì)阱2404,N型擴(kuò)散層2405,P型擴(kuò)散層2406，一個(gè)柵極2411，在P型襯底上形成的P型勢(shì)阱上的N溝道MOS晶體管2407，在N型元件形成面積2402(由VDDQ來(lái)偏置)上形成的N型勢(shì)阱2403上的P溝道MOS晶體管2408，在N型元件形成面積2402(由VDDQ來(lái)偏置)上形成的P型勢(shì)阱2404上的N溝道MOS晶體管2409和在P型襯底2401上形成的N型勢(shì)阱上的P溝道MOS晶體管2410。
在芯片的硅襯底為P型并由VSS供電的情況下，首先，與VSS連接的N溝道MOS晶體管由于它具有與襯底相同的P型勢(shì)阱，希望不使用N型元件形成區(qū)域，直接在P型襯底上構(gòu)成。這樣形成的N溝道MOS晶體管有最小的區(qū)域，排除了寄生元件工作，并能把VSS傳送給P型襯底。
第二，與VSSQ連接的N溝道MOS晶體管，盡管它有P型勢(shì)阱，希望直接在由VDDQ偏置的N型器件形成區(qū)域上形成。這樣，VSSQ能送給N溝道MOS晶體管的P型勢(shì)阱，并能與由VSS供電的P型襯底電氣隔離，從而排除了寄生元件工作。
第三，除了上述2種類(lèi)型的N溝道MOS晶體管外的N溝道MOS晶體管，盡管它們有P型勢(shì)阱，在由VDD或VDDQ偏置的N型器件形成區(qū)域上形成。這樣，VSSQ能送給該N溝道MOS晶體管的P型勢(shì)阱并能與由VSS供電的P型襯底電氣隔離，從而排除了寄生元件工作。
對(duì)本技術(shù)的普通技術(shù)人員顯然可以對(duì)在前面描述向發(fā)明的作各種變更。所有基于本發(fā)明教導(dǎo)的修改都應(yīng)認(rèn)為是屬于本發(fā)明的實(shí)質(zhì)和范圍。
權(quán)利要求
1.下拉電平轉(zhuǎn)換電路，包含用于接收第一幅度的互補(bǔ)輸入信號(hào)的差分輸入裝置；和用于輸出具有比所述第一幅度小的第二幅度的信號(hào)的裝置。
2.下拉電平轉(zhuǎn)換電路，包含分別設(shè)置用于接收第一幅度的互補(bǔ)輸入信號(hào)的第一和第二場(chǎng)效應(yīng)管；和與第一和第二場(chǎng)效應(yīng)管極性相反的第三和第四場(chǎng)效應(yīng)管；其中第一和第二場(chǎng)效應(yīng)管的源極連到第一電壓電平，第三和第四場(chǎng)效應(yīng)管的源極連到第二電壓電平，第二場(chǎng)效應(yīng)管的漏極和第三場(chǎng)效應(yīng)管的柵極連到下拉電平轉(zhuǎn)換電路的輸出節(jié)點(diǎn)。
3.在權(quán)利要求2中要求的下拉電平轉(zhuǎn)換電路，其中，所述互補(bǔ)輸入信號(hào)的地電平起伏大于(所述第一和第二場(chǎng)效應(yīng)管的閾值電壓)(下拉電平轉(zhuǎn)換電路的輸入電源電壓的一半)。
4.下拉電平轉(zhuǎn)換電路，包含在柵極接收一對(duì)差分輸入信號(hào)中的一個(gè)并具有一個(gè)連到第一電壓的源極的第一NMOS晶體管；在柵極接收一對(duì)差分輸入信號(hào)中的另一個(gè)并具有一個(gè)連到第一電壓的源極的第二NMOS晶體管；具有一個(gè)連到第二電壓的源極，一個(gè)連到第一NMOS晶體管的漏極的漏極和一個(gè)連到第二NMOS晶體管的漏極的柵極的第一PMOS晶體管；具有一個(gè)連到第二電壓的源極，一個(gè)連到第二NMOS晶體管的漏極的漏極和一個(gè)連到第一NMOS晶體管的漏極的柵極的第二PMOS晶體管。
5.根據(jù)權(quán)利要求4的下拉電平轉(zhuǎn)換電路，其中第一和第二PMOS晶體管具有比第一和第二NMOS晶體管的柵極氧化層薄的柵極氧化層。
6.根據(jù)權(quán)利要求4的下拉電平轉(zhuǎn)換電路，其中第一和第二PMOS晶體管具有比第一和第二NMOS晶體管低的閾值。
7.如權(quán)利要求4所要求的下拉電平轉(zhuǎn)換電路，進(jìn)一步包含一個(gè)連到第二NMOS晶體管的漏極的反向器。
8.在具有多個(gè)電路塊，至少兩個(gè)所述電路塊具有不同的各自的工作電壓的半導(dǎo)體集成電路中，改進(jìn)包含一個(gè)用于轉(zhuǎn)換從高電壓電路塊接收的信號(hào)電平以供給低電壓電路塊的下拉電平轉(zhuǎn)換電路；其中所述下拉電平轉(zhuǎn)換電路包含用于接收第一幅度的互補(bǔ)輸入信號(hào)的差分輸入裝置和用于輸出具有比所述第一幅度低的第二幅度信號(hào)的裝置。
9.半導(dǎo)體集成電路器件，包含上拉電平轉(zhuǎn)換電路；輸出緩沖電路包含源極連接到第一電壓的第一PMOS晶體管和漏板連接到第一PMOS晶體管的漏極，源極連到參考電壓的第一NMOS晶體管，其中輸入電壓輸入進(jìn)入第一PMOS晶體管和第一NMOS晶體管的柵極，第一NMOS晶體管的漏極作為輸出，其中輸出緩沖電路接收電平轉(zhuǎn)換電路的信號(hào)輸出；并且在上拉電平轉(zhuǎn)換電路和輸出緩沖電路之間，連到第一PMOS晶體管的柵極的第一反向器電路和連到第一NMOS晶體管的柵極的第二反向器電路，第二NMOS晶體管的漏極連到第一反向器電路的輸入，源極連到參考電壓，柵極連到第二反向器電路的輸出；第二PMOS晶體管的漏極連到第二反向器電路的輸入，源極連到第一電壓，柵極連到第一反向器電路的輸出。
10.如權(quán)利要求9所要求的半導(dǎo)體集成電路，其中當(dāng)?shù)谝浑妷簽楦咄瑫r(shí)輸入信號(hào)為低時(shí)，基本上沒(méi)有電流在輸出緩沖電路的第一電壓和參考電壓之間流動(dòng)。
11.半導(dǎo)體集成電路器件，包含上拉電平轉(zhuǎn)換電路；輸出緩沖電路包含源極連接到第一電壓的第一PMOS晶體管和漏極連接到第一PMOS晶體管的漏極，源極連到參考電壓的第一NMOS晶體管，其中輸入電壓輸入進(jìn)入第一PMOS晶體管和第一NMOS晶體管的柵極，第一NMOS晶體管的漏極作為輸出，其中輸出緩沖電路接收上拉電平轉(zhuǎn)換電路的信號(hào)輸出；和用于當(dāng)所述第一PMOS晶體管和所述第一NMOS晶體管只有一個(gè)打開(kāi)時(shí)，防止電流流過(guò)輸出緩沖電路的裝置。
12.上拉電平轉(zhuǎn)換電路，包含設(shè)置用于接收第一幅度的互補(bǔ)輸入信號(hào)的第一和第二場(chǎng)效應(yīng)管；其中第一和第二場(chǎng)效應(yīng)管的源極連到第一電壓電平；設(shè)置用于接收所述第一幅度的所述互補(bǔ)輸入信號(hào)的第三和第四場(chǎng)效應(yīng)管，第一和第二場(chǎng)效應(yīng)管的極性與第三和第四場(chǎng)效應(yīng)管的極性相反；其中第三和第四場(chǎng)效應(yīng)管的漏極分別連到第一和第二場(chǎng)效應(yīng)管的漏極；互相極性相反的第五和第六場(chǎng)效應(yīng)管，其中第五場(chǎng)效應(yīng)管的柵極連到第四場(chǎng)效應(yīng)管的漏極和電平轉(zhuǎn)換電路的輸出節(jié)點(diǎn)，第六場(chǎng)效應(yīng)管的柵極連到第三場(chǎng)效應(yīng)管的漏極，第三和第四場(chǎng)效應(yīng)管的源極分別連到第五和第六場(chǎng)效應(yīng)管的漏極；并且源極連到第二電壓電平，柵極連到地，漏極連到第五和第六場(chǎng)效應(yīng)管的源極的第七場(chǎng)效應(yīng)管。
13.上拉電平轉(zhuǎn)換電路，包含在柵極接收一對(duì)差分輸入信號(hào)中的一個(gè)并具有一個(gè)連到第一電壓的源極的第一NMOS晶體管；在柵極接收一對(duì)差分輸入信號(hào)中的另一個(gè)并具有一個(gè)連到第一電壓的源極的第二NMOS晶體管；在柵極接收所述一對(duì)差分輸入信號(hào)中的所述一個(gè)并具有一個(gè)連到第一NMOS晶體管的漏極的漏極的第一PMOS晶體管；在柵極接收所述一對(duì)差分輸入信號(hào)中的另一個(gè)并具有一個(gè)連到第二NMOS晶體管的漏極的漏極的第二PMOS晶體管；分別具有連到所述第一和第二PMOS晶體管的源極的漏極的第三和第四PMOS晶體管；源極連到第二電壓，柵極連到地，漏極連到所述第三和第四PMOS晶體管的源極的第五PMOS晶體管。
14.在權(quán)利要求13中要求的上拉電平轉(zhuǎn)換電路，進(jìn)一步包含連到第二NMOS晶體管的漏極的反向器。
15.上拉電平轉(zhuǎn)換電路，包含在柵極接收一對(duì)差分輸入信號(hào)中的一個(gè)并具有一個(gè)連到第一電壓的源極的第一NMOS晶體管；在柵極接收一對(duì)差分輸入信號(hào)中的另一個(gè)并具有一個(gè)連到第一電壓的源極的第二NMOS晶體管；在柵極接收所述一對(duì)差分輸入信號(hào)中的所述一個(gè)并具有一個(gè)連到第一NMOS晶體管的漏極的漏極的第一PMOS晶體管；在柵極接收所述一對(duì)差分輸入信號(hào)中的另一個(gè)并具有一個(gè)連到第二NMOS晶體管的漏極的漏極的第二PMOS晶體管；分別具有連到所述第一和第二PMOS晶體管的源極的漏極的所述第三和第四PMOS晶體管；連到第二NMOS晶體管的漏極的反向器。
16.上拉電平轉(zhuǎn)換電路，包含各自的源極連到第一電壓的第一和第二NMOS晶體管；漏極連到第一和第二NMOS晶體管的漏極的第一PMOS晶體管；漏極連到第一PMOS晶體管的漏極的第二PMOS晶體管；其中所述第一NMOS晶體管和所述第二PMOS晶體管被配置接收第一對(duì)互補(bǔ)輸入信號(hào)中的一個(gè)；并且其中第二NMOS晶體管和第一PMOS晶體管的柵極被配置接收第二對(duì)互補(bǔ)輸入信號(hào)中的一個(gè)；第三和第四PMOS晶體管；漏極連到第三和第四PMOS晶體管的漏極的第三NMOS晶體管；漏極連到第三NMOS晶體管的源極，源極連到第一電壓的第四NMOS晶體管；其中，第三PMOS晶體管和第三NMOS晶體管的柵極被設(shè)置接收第一對(duì)互補(bǔ)輸入信號(hào)中的另一個(gè)；其中，第四PMOS晶體管和第四NMOS晶體管的柵極被配置接收第二對(duì)互補(bǔ)輸入信號(hào)中的另一個(gè)；源極連到第二電壓，柵極連到第三和第四PMOS晶體管的漏極，漏極連到第二PMOS晶體管的源極的第五PMOS晶體管；并且源極連到第二電壓，柵極連到第一和第二NMOS晶體管的漏極，漏極連到第三和第四PMOS晶體管的源極的第六PMOS晶體管。
17.在權(quán)利要求16中要求的上拉電平轉(zhuǎn)換電路，進(jìn)一步包含連到第三NMOS晶體管的漏極的反向器。
18.上拉電平轉(zhuǎn)換電路，包含被配置接收至少兩個(gè)輸入信號(hào)的NOR電路；被配置接收所述至少兩個(gè)輸入信號(hào)的互補(bǔ)的NAND電路；并且功能上與所述NOR電路和所述NAND電路連接的裝置，以便所述上拉電平轉(zhuǎn)換電路提供一個(gè)為所述至少兩個(gè)輸入信號(hào)的的邏輯OR的輸出信號(hào)，當(dāng)至少兩個(gè)輸入信號(hào)中的任何一個(gè)變高時(shí)，所述輸出信號(hào)有一個(gè)比所述至少兩個(gè)輸入信號(hào)大的幅度。
19.上拉電平轉(zhuǎn)換電路，包含被配置接收至少兩個(gè)輸入信號(hào)的邏輯電路；被配置接收所述至少兩個(gè)輸入信號(hào)的互補(bǔ)的NAND電路；并且功能上與所述邏輯電路和所述NAND電路連接的裝置，以便所述上拉電平轉(zhuǎn)換電路關(guān)于所述至少兩個(gè)輸入信號(hào)的所述邏輯電路實(shí)行的邏輯反操作，當(dāng)至少兩個(gè)輸入信號(hào)中的任何一個(gè)變高時(shí)，所述輸出信號(hào)有一個(gè)比所述至少兩個(gè)輸入信號(hào)大的幅度。
20.電平轉(zhuǎn)換電路，包含各自的源極連到第一電壓的第一和第二NMOS晶體管；漏極連到第一和第二NMOS晶體管的漏極的第一PMOS晶體管；漏極連到第一PMOS晶體管的漏極的第二PMOS晶體管；其中所述第一NMOS晶體管和所述第二PMOS晶體管被配置接收第一對(duì)互補(bǔ)輸入信號(hào)中的一個(gè)；并且其中第二NMOS晶體管和第一PMOS晶體管的柵極被配置接收第二對(duì)互補(bǔ)輸入信號(hào)中的一個(gè)；第三和第四PMOS晶體管；漏極連到第三和第四PMOS晶體管的漏極的第三NMOS晶體管；漏極連到第三NMOS晶體管的源極，源極連到第一電壓的第四NMOS晶體管；其中，第三PMOS晶體管和第三NMOS晶體管的柵極被設(shè)置接收第一對(duì)互補(bǔ)輸入信號(hào)中的另一個(gè)；其中，第四PMOS晶體管和第四NMOS晶體管的柵極被配置接收第二對(duì)互補(bǔ)輸入信號(hào)中的另一個(gè)；源極連到第二電壓，柵極連到第三和第四PMOS晶體管的漏極，漏極連到第二PMOS晶體管的源極的第五PMOS晶體管；并且源極連到第二電壓，柵極連到第一和第二NMOS晶體管的漏極，漏極連到第三和第四PMOS晶體管的源極的第六PMOS晶體管。被配置接收所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)并輸出第二對(duì)互補(bǔ)輸入信號(hào)中的所述另一個(gè)給第四PMOS晶體管和第四NMOS晶體管的柵極的反向器。
21.在權(quán)利要求20中要求的電平轉(zhuǎn)換電路，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為低時(shí)，電平轉(zhuǎn)換電路的輸出始終為高。
22.在權(quán)利要求20中要求的電平轉(zhuǎn)換電路，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為低時(shí)，沒(méi)有直通電流從所述第二電壓流向所述第一電壓。
23.在權(quán)利要求20中要求的電平轉(zhuǎn)換電路，其中第二NMOS晶體管，第二PMOS晶體管，第四NMOS晶體管，第四PMOS晶體管具有比第一NMOS晶體管，第一PMOS晶體管，第三NMOS晶體管，第三PMOS晶體管的柵極長(zhǎng)度小的柵極長(zhǎng)度。
24.在權(quán)利要求20中要求的電平轉(zhuǎn)換電路，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為高時(shí)，電平轉(zhuǎn)換電路的輸出始終為低。
25.電平轉(zhuǎn)換電路，包含被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一NMOS晶體管；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)的互補(bǔ)的第二NMOS晶體管；被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一PMOS晶體管，所述第一PMOS晶體管的漏極連到所述第一NMOS晶體管的漏極上；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)互補(bǔ)的第二PMOS晶體管，所述第二PMOS晶體管的漏極連到所述第二NMOS晶體管的漏極上；源極連到第一電壓，柵極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極上，漏極連到所述第一PMOS晶體管的源極上的第三PMOS晶體管；源極連到所述第一電壓，柵極連到所述第一NMOS晶體管和第一PMOS晶體管的漏極上，漏極連到所述第二PMOS晶體管的源極上的第四PMOS晶體管；源極連到第二電壓，柵極被設(shè)置接收第二輸入信號(hào)，漏極連到第一和第二NMOS晶體管的源極的第三NMOS晶體管；并且源極連到所述第一電壓，柵極連到所述第三NMOS晶體管的柵極，漏極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極的第五PMOS晶體管。
26.電平轉(zhuǎn)換電路，包含源極連到第一電壓，柵極被配置接收第一輸入信號(hào)的第一NMOS晶體管；源極連到所述第一電壓，柵極被配置接收所述第一輸入信號(hào)互補(bǔ)的第二NMOS晶體管；被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一PMOS晶體管，所述第一PMOS晶體管的漏極連到所述第一NMOS晶體管的漏極上；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)的互補(bǔ)的第二PMOS晶體管，所述第二PMOS晶體管的漏極連到所述第二NMOS晶體管的漏極上；第三PMOS晶體管的柵極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極上，漏極連到所述第一PMOS晶體管的源極上；第四PMOS晶體管的柵極連到所述第一NMOS晶體管和第一PMOS晶體管的漏極上，漏極連到所述第二PMOS晶體管的源極上；第五PMOS晶體管的源極連到第二電壓，柵極被設(shè)置接收第二輸入信號(hào)，漏極連到第三和第四PMOS晶體管的源極；并且第三NMOS晶體管的源極連到地，柵極連到所述第五PMOS晶體管的柵極，漏極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極。
27.電路塊，包括各自的源極連到第一電壓的第一和第二NMOS晶體管；漏極連到第一和第二NMOS晶體管的漏極的第一PMOS晶體管；漏極連到第一PMOS晶體管的漏極的第二PMOS晶體管；其中所述第一NMOS晶體管和所述第二PMOS晶體管被配置接收第一對(duì)互補(bǔ)輸入信號(hào)中的一個(gè)；并且其中第二NMOS晶體管和第一PMOS晶體管的柵極被配置接收第二對(duì)互補(bǔ)輸入信號(hào)中的一個(gè)；第三和第四PMOS晶體管；漏極連到第三和第四PMOS晶體管的漏極的第三NMOS晶體管；漏極連到第三NMOS晶體管的源極，源極連到第一電壓的第四NMOS晶體管；其中，第三PMOS晶體管和第三NMOS晶體管的柵極被設(shè)置接收第一對(duì)互補(bǔ)輸入信號(hào)中的另一個(gè)；其中，第四PMOS晶體管和第四NMOS晶體管的柵極被配置接收第二對(duì)互補(bǔ)輸入信號(hào)中的另一個(gè)；源極連到第二電壓，柵極連到第三和第四PMOS晶體管的漏極，漏極連到第二PMOS晶體管的源極的第五PMOS晶體管；并且源極連到第二電壓，柵極連到第一和第二NMOS晶體管的漏極，漏極連到第三和第四PMOS晶體管的源極的第六PMOS晶體管。被配置接收所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)并輸出第二對(duì)互補(bǔ)輸入信號(hào)中的所述另一個(gè)給第四PMOS晶體管和第四NMOS晶體管的柵極的反向器；并且被配置接收和保持電平轉(zhuǎn)換電路的輸出電平的鎖存器。
28.在權(quán)利要求27中所要求的電路塊，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為低時(shí)，電平轉(zhuǎn)換電路的輸出始終為高。
29.在權(quán)利要求27中所要求的電路塊，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為低時(shí)，沒(méi)有直通電流從所述第二電壓流向所述第一電壓。
30.在權(quán)利要求27中所要求的電路塊，其中第二NMOS晶體管，第二PMOS晶體管，第四NMOS晶體管，第四PMOS晶體管具有比第一NMOS晶體管，第一PMOS晶體管，第三NMOS晶體管，第三PMOS晶體管的柵極長(zhǎng)度小的柵極長(zhǎng)度。
31.在權(quán)利要求27中所要求的電路塊，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為高時(shí)，電平轉(zhuǎn)換電路的輸出始終為低。
32.電路塊，包含電平轉(zhuǎn)換電路，該電平轉(zhuǎn)換電路包括被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一NMOS晶體管；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)的互補(bǔ)的第二NMOS晶體管；被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一PMOS晶體管，所述第一PMOS晶體管的漏極連到所述第一NMOS晶體管的漏極上；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)互補(bǔ)的第二PMOS晶體管，所述第二PMOS晶體管的漏極連到所述第二NMOS晶體管的漏極上；源極連到第一電壓，柵極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極上，漏極連到所述第一PMOS晶體管的源極上的第三PMOS晶體管；源極連到所述第一電壓，柵極連到所述第一NMOS晶體管和第一PMOS晶體管的漏極上，漏極連到所述第二PMOS晶體管的源極上的第四PMOS晶體管；源極連到第二電壓，柵極被設(shè)置接收第二輸入信號(hào)，漏極連到第一和第二NMOS晶體管的源極的第三NMOS晶體管；并且源極連到所述第一電壓，柵極連到所述第三NMOS晶體管的柵極，漏極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極的第五PMOS晶體管；和被配置接收和保持電平轉(zhuǎn)換電路的輸出電平的鎖存器。
33.電路塊，包含電平轉(zhuǎn)換電路，該電平轉(zhuǎn)換電路包括源極連到第一電壓，柵極被配置接收第一輸入信號(hào)的第一NMOS晶體管；源極連到所述第一電壓，柵極被配置接收所述第一輸入信號(hào)互補(bǔ)的第而NMOS晶體管；被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一PMOS晶體管，所述第一PMOS晶體管的漏極連到所述第一NMOS晶體管的漏極上；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)的互補(bǔ)的第二PMOS晶體管，所述第二PMOS晶體管的漏極連到所述第二NMOS晶體管的漏極上；第三PMOS晶體管的柵極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極上，漏極連到所述第一PMOS晶體管的源極上；第四PMOS晶體管的柵極連到所述第一NMOS晶體管和第一PMOS晶體管的漏極上，漏極連到所述第二PMOS晶體管的源極上；第五PMOS晶體管的源極連到第二電壓，柵極被設(shè)置接收第二輸入信號(hào)，漏極連到第三和第四PMOS晶體管的源極；并且第三NMOS晶體管的源極連到地，柵極連到所述第五PMOS晶體管的柵極，漏極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極；和被配置接收和保持電平轉(zhuǎn)換電路的輸出電平的鎖存器。
34.在具有多個(gè)電路塊，至少兩個(gè)所述電路塊具有不同的各自的工作電壓的半導(dǎo)體集成電路中，改進(jìn)包含一個(gè)用于轉(zhuǎn)換從低電壓電路塊接收的信號(hào)電平以供給高電壓電路塊的上拉電平轉(zhuǎn)換電路；其中所述上拉電平轉(zhuǎn)換電路包括各自的源極連到第一電壓的第一和第二NMOS晶體管；漏極連到第一和第二NMOS晶體管的漏極的第一PMOS晶體管；漏極連到第一PMOS晶體管的漏極的第二PMOS晶體管；其中所述第一NMOS晶體管和所述第二PMOS晶體管被配置接收第一對(duì)互補(bǔ)輸入信號(hào)中的一個(gè)；并且其中第二NMOS晶體管和第一PMOS晶體管的柵極被配置接收第二對(duì)互補(bǔ)輸入信號(hào)中的一個(gè)；第三和第四PMOS晶體管；漏極連到第三和第四PMOS晶體管的漏極的第三NMOS晶體管；漏極連到第三NMOS晶體管的源極，源極連到第一電壓的第四NMOS晶體管；其中，第三PMOS晶體管和第三NMOS晶體管的柵極被設(shè)置接收第一對(duì)互補(bǔ)輸入信號(hào)中的另一個(gè)；其中，第四PMOS晶體管和第四NMOS晶體管的柵極被配置接收第二對(duì)互補(bǔ)輸入信號(hào)中的另一個(gè)；源極連到第二電壓，柵極連到第三和第四PMOS晶體管的漏極，漏極連到第二PMOS晶體管的源極的第五PMOS晶體管；并且源極連到第二電壓，柵極連到第一和第二NMOS晶體管的漏極，漏極連到第三和第四PMOS晶體管的源極的第六PMOS晶體管。被配置接收所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)并輸出第二對(duì)互補(bǔ)輸入信號(hào)中的所述另一個(gè)給第四PMOS晶體管和第四NMOS晶體管的柵極的反向器。
35.在權(quán)利要求34中所要求的半導(dǎo)體集成電路器件，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為低時(shí)，電平轉(zhuǎn)換電路的輸出始終為高。
36.在權(quán)利要求34中所要求的半導(dǎo)體集成電路器件，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為低時(shí)，沒(méi)有直通電流從所述第二電壓流向所述第一電壓。
37.在權(quán)利要求34中所要求的半導(dǎo)體集成電路器件，其中第二NMOS晶體管，第二PMOS晶體管，第四NMOS晶體管，第四PMOS晶體管具有比第一NMOS晶體管，第一PMOS晶體管，第三NMOS晶體管，第三PMOS晶體管的柵極長(zhǎng)度小的柵極長(zhǎng)度。
38.在權(quán)利要求34中所要求的半導(dǎo)體集成電路器件，其中當(dāng)所述第二對(duì)互補(bǔ)輸入信號(hào)中的所述一個(gè)為高時(shí)，電平轉(zhuǎn)換電路的輸出始終為低。
39.在具有多個(gè)電路塊，至少兩個(gè)所述電路塊具有不同的各自的工作電壓的半導(dǎo)體集成電路中，改進(jìn)包含一個(gè)用于轉(zhuǎn)換從低電壓電路塊接收的信號(hào)電平以供給高電壓電路塊的上拉電平轉(zhuǎn)換電路和一個(gè)被配置接收和保持上拉電平轉(zhuǎn)換電路的輸出電平的鎖存器；其中所述上拉電平轉(zhuǎn)換電路，包括其中被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一NMOS晶體管；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)互補(bǔ)的第二NMOS晶體管；被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一PMOS晶體管，所述第一PMOS晶體管的漏極連到所述第一NMOS晶體管的漏極上；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)互補(bǔ)的第二PMOS晶體管，所述第二PMOS晶體管的漏極連到所述第二NMOS晶體管的漏極上；源極連到第一電壓，柵極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極上，漏極連到所述第一PMOS晶體管的源極上的第三PMOS晶體管；源極連到所述第一電壓，柵極連到所述第一NMOS晶體管和第一PMOS晶體管的漏極上，漏極連到所述第二PMOS晶體管的源極上的第四PMOS晶體管；源極連到第二電壓，柵極被設(shè)置接收第二輸入信號(hào)，漏極連到第一和第二NMOS晶體管的源極的第三NMOS晶體管；并且源極連到所述第一電壓，柵極連到所述第三NMOS晶體管的柵極，漏極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極的第五PMOS晶體管。
40.在具有多個(gè)電路塊，至少兩個(gè)所述電路塊具有不同的各自的工作電壓的半導(dǎo)體集成電路中，改進(jìn)包含一個(gè)用于轉(zhuǎn)換從低電壓電路塊接收的信號(hào)電平以供給高電壓電路塊的上拉電平轉(zhuǎn)換電路和一個(gè)被配置接收和保持上拉電平轉(zhuǎn)換電路的輸出電平的鎖存器；其中所述上拉電平轉(zhuǎn)換電路，包括源極連到第一電壓，柵極被配置接收第一輸入信號(hào)的第一NMOS晶體管；源極連到所述第一電壓，柵極被配置接收所述第一輸入信號(hào)互補(bǔ)的第而NMOS晶體管；被設(shè)置用于接收在柵極上的第一輸入信號(hào)的第一PMOS晶體管，所述第一PMOS晶體管的漏極連到所述第一NMOS晶體管的漏極上；被設(shè)置用于接收在柵極上的所述第一輸入信號(hào)的互補(bǔ)的第二PMOS晶體管，所述第二PMOS晶體管的漏極連到所述第二NMOS晶體管的漏極上；第三PMOS晶體管的柵極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極上，漏極連到所述第一PMOS晶體管的源極上；第四PMOS晶體管的柵極連到所述第一NMOS晶體管和第一PMOS晶體管的漏極上，漏極連到所述第二PMOS晶體管的源極上；第五PMOS晶體管的源極連到第二電壓，柵極被設(shè)置接收第二輸入信號(hào)，漏極連到第三和第四PMOS晶體管的源極；并且第三NMOS晶體管的源極連到地，柵極連到所述第五PMOS晶體管的柵極，漏極連到所述第二NMOS晶體管和第二PMOS晶體管的漏極。
全文摘要
在使用多個(gè)高和低電壓輸入電源的集成電路器件中布置的電平轉(zhuǎn)換電路中,提供了差分輸入。在下拉電平電路中,不用3.3V供電的MOS晶體管在柵極與漏極之間和柵極和源極之間使用一個(gè)薄的氧化層。在上拉電平電路中,提供了邏輯操作功能。
文檔編號(hào)H03K19/0175GK1221206SQ9812634
公開(kāi)日1999年6月30日 申請(qǐng)日期1998年12月25日 優(yōu)先權(quán)日1997年12月26日
發(fā)明者田中一雄, 水野弘之, 西山利惠, 宮本學(xué) 申請(qǐng)人:株式會(huì)社日立制作所, 日立超大規(guī)模集成電路系統(tǒng)株式會(huì)社