專利名稱：電流型邏輯電路及其控制裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電流型邏輯電路，更具體地，涉及一種允許動 態(tài)控制操作速度的電流型邏輯電路及其控制裝置。
背景技術(shù)：
實例圖1示出了電流型邏輯電路的第一實例的電路圖。在實例 圖1中，參考符號N1和N2可以分別表示第一和第二NMOS晶體 管，參考符號R1和R2可以表示電阻器，而參考符號I可以表示恒 流源(constant current source )。此夕卜，參考符號IN可以表示與第一 NMOS晶體管Nl的柵極連接的輸入端，而參考符號OUT可以表 示與第一 NMOS晶體管Nl的源極連接的輸出端。參考符號REF 可以表示參考電壓的輸入端，而參考符號d可以表示節(jié)點。參考符 號B1和B2可以分別表示第一NMOS晶體管N1和第二NMOS晶 體管N2的本體端(body terminal )。電流型邏輯電路的第一實例可 以以將第一 NMOS晶體管Nl和第二 NMOS晶體管N2的本體端 B1和B2耦合至它們相應(yīng)的柵極端的方式來構(gòu)造。按照這樣的結(jié)構(gòu)， 可以通過降低NMOS晶體管的閥值電壓來完成低壓操作。此外，由 于"f乍為電壓差(voltage difference ) Vsb的^H"底1扁置(substrate bias ) 可以更小，所以可以降低第一NMOS晶體管N1的閥值電壓。因此，在電流型邏輯電路中，降低NMOS晶體管的閾值電壓可以允許電源 電壓(power supply voltage )的降<氐。也就是，可以通過將NMOS 晶體管Nl和N2的體偏置節(jié)點(bulk bias node ) Bl和B2分別耦合 至IN端和REF端來降j氐NMOS晶體管的閾^直電壓，/人而不^f旦能夠 進(jìn)行高速操作還能夠進(jìn)行低壓操作。
實例圖2示出了另一種電流型邏輯電路的第二實例的電路圖。 在實例圖2中，參考符號P1和P2可以分別表示第一和第二PMOS 晶體管，而參考符號BP1和BP2可以分別表示第一 PMOS晶體管 Pl和第二 PMOS晶體管P2的本體端。參考符號dl和d2可以表示 節(jié)點。此夕卜，參考符號Nl和N2可以分別表示第三和第四NMOS 晶體管。其他的元件可以與參考實例圖l描述的第一實例的那些元 件相同。
如實例圖2所示，在電流型邏輯電^各的第二實例中，可以分別 用PMOS晶體管P1和P2來代替第 一 實例的電流型邏輯電^各中的電 阻器Rl和R2。另夕卜，可以將PMOS晶體管Pl和P2的本體端BP1 和BP2耦合至它們相應(yīng)的漏極，并可以將PMOS晶體管Pl和P2 的柵極接地?？梢詷?gòu)造電流型邏輯電路的第二實例以便可以將 PMOS晶體管Pl和P2的本體端BP1和BP2耦合至它們相應(yīng)的漏 極，并可以通過控制PMOS晶體管Pl和P2的本體電壓(body voltage )來4空制導(dǎo)通電阻(on-state resistance )。這可以實J見高速才喿 作。在操作中，如果將低電平電壓輸入至輸入端IN， NMOS晶體 管Nl可以變?yōu)榻刂範(fàn)顟B(tài)，而NMOS晶體管N2可以變?yōu)閷?dǎo)通狀態(tài)。 然后，節(jié)點dl處的電壓上升而節(jié)點d2處的電壓下降。由于這一點， PMOS晶體管Pl的本體電壓可以下降，并通過襯底偏置的影響 PMOS晶體管Pl的閾值電壓可以下降。這樣，PMOS晶體管Pl的 導(dǎo)通電阻可以減小，而4#出端OUT的電壓可以上升至電源電壓。
7另一方面，如果將高電平電壓施加至輸入端IN， NMOS晶體 管N1可以變?yōu)閷?dǎo)通狀態(tài)，而NMOS晶體管N2可以變?yōu)榻刂範(fàn)顟B(tài)。 然后，在PMOS晶體管Pl的本體端BP1處的本體電壓可以上升， 并因此PMOS晶體管Pl的閾值電壓可以上升，以便PMOS晶體管 Pl的導(dǎo)通電阻可以增加。這可以使輸出端OUT的輸出電壓降低。 如上所述，可以以將PMOS晶體管Pl和P2的本體端BP1和BP2 耦合至它們相應(yīng)的漏極的方式來構(gòu)造電流型邏輯電路的第二實例。 通過這樣的結(jié)構(gòu)，PMOS晶體管Pl和P2的閾值電壓可以上升，輸 出端OUT的輸出電壓可以下降，從而實現(xiàn)高速操作。換句話說， 可以設(shè)計使得將作為負(fù)載的PMOS晶體管Pl和P2的體偏置節(jié)點 BP1和BP2分別交叉耦合至輸出節(jié)點d2和dl，以根據(jù)輸出狀態(tài)來 控制PMOS晶體管Pl和P2的用于高速操作的閾值電壓，。在上述 的電流型邏輯電路中，降低的閾值電壓可以使得能夠進(jìn)行高速操 作，但是由于對閾值電壓的控制可能依賴于輸入和輸出電壓，所以 可能不能實現(xiàn)對操作速度的動態(tài)控制。

發(fā)明內(nèi)容
本發(fā)明實施例涉及一種電流型邏輯電路。本發(fā)明實施例涉及一 種允許對操作速度進(jìn)行動態(tài)控制的電流型邏輯電路及其控制裝置。
本發(fā)明實施例涉及一種電流型邏輯電路，該電流型邏輯電路可 以通過控制構(gòu)成電流型邏輯電路的晶體管的體偏置(bulk bias)來 控制漏電流(leakage current)，并還可以當(dāng)在其應(yīng)用中要求高速4喿 作而不是漏電流時控制體偏置，以從而實現(xiàn)這樣的高速操作。
根據(jù)本發(fā)明實施例，電流型邏輯電路可以包括以下之中的至少 一個第一NMOS晶體管，該第一NMOS晶體管的漏極可以被耦 合至第 一 負(fù)載而其柵極可以被耦合至輸入端，其中通過該輸入端可 以輸入數(shù)據(jù)；第二NMOS晶體管，該第二NMOS晶體管的漏極可以#皮耦合至第二負(fù)載而其柵極可以被耦合至輸入端，其中通過該輸
入端可以施加負(fù)參考電壓；第三NMOS晶體管，該第三NMOS晶 體管的漏極可以被耦合至每個第一和第二 NMOS晶體管的源極而 該第三NMOS晶體管的柵極可以被耦合至輸入端，其中通過該輸入 端可以施加參考電壓。根據(jù)本發(fā)明實施例，可以調(diào)節(jié)第一、第二和 第三NMOS晶體管的體偏置以控制NMOS晶體管的漏電流和/或操 作速度。
才艮據(jù)本發(fā)明實施例， 一種用于電流型邏輯電^各的控制裝置可以 包括以下之中的至少 一個，其中該電流型邏輯電路具有多個晶體管 并控制晶體管的體偏置以控制晶體管的漏電流和/或操作速度電流 型邏輯單元，該電流型邏輯單元包4舌測試電if各，其中測試電i 各可以 初始化晶體管的體偏置并可以檢測電流型邏輯電路的測試輸出信 號；電源管J里單元(power management unit )，該電源管J里單元可以 響應(yīng)電壓控制信號來將體偏置施加到晶體管上；控制器，該控制器 可以將從測試電3各接收到的測試輸出信號和預(yù)定性能參照值 (performance reference value)進(jìn)4亍t匕專交，并基于這種t匕4交,可以 將電壓控制信號提供給電源管理單元直到比較結(jié)果達(dá)到期望的性 能。
根據(jù)本發(fā)明實施例，可以調(diào)整構(gòu)成電流型邏輯電路的晶體管的 體偏置以控制漏電流(leakage current)并當(dāng)在其應(yīng)用中要求高速才乘 作而不是漏電流時能夠?qū)Σ僮魉俣冗M(jìn)行動態(tài)控制。


實例圖1示出了電流型邏輯電^各的第一實例的電i 各圖。 實例圖2示出了電流型邏輯電路的第二實例的電路圖。
9實例圖3示出了根據(jù)本發(fā)明實施例的電流型邏輯電路的電路圖。
實例圖4示出了4艮據(jù)本發(fā)明實施例的電流型邏輯電路的電^各圖。
實例圖5示出了根據(jù)本發(fā)明實施例的電流型邏輯電路的電路圖。
實例圖6示出了根據(jù)本發(fā)明實施例的用于電流型邏輯電路的控 制裝置的框圖。
實例圖7示出了描述根據(jù)本發(fā)明實施例的用于電流型邏輯電路 的控制裝置的"J喿作過程的流程圖。
具體實施例方式
實例圖3示出了4艮據(jù)本發(fā)明實施例的電流型邏輯電路的電路 圖。參照實例圖3，參考符號N1、 N2和N3可以分別表示第一、 第二和第三NMOS晶體管。參考符號Rl和R2可以表示第一和第 二電阻器。參考符號IN可以表示*餘入端，該輸入端耦合至第一 NMOS晶體管Nl的4冊極。參考符號Ref可以表示第三NMOS晶體 管N3的參考電壓輸入端。參考符號Refn可以表示第二 NMOS晶 體管N2的參考電壓輸入端。參考符號VB2可以表示P阱l( P well-l ) 的體偏置，而參考符號VB3可以表示P阱2的體偏置。根據(jù)本發(fā) 明實施例，電阻器R1和R2可以是負(fù)載，而第三NMOS晶體管N3 可以是電流源(current source )。
根據(jù)本發(fā)明實施例，可以構(gòu)造包括第一NMOS晶體管N1的器 件，其中，第一NMOS晶體管N1的漏極可以被耦合至第一負(fù)載電
10阻器Rl ，而第一 NMOS晶體管Nl的柵極可以被耦合至輸入端IN, 其中通過該輸入端IN可以輸入數(shù)據(jù)。第二 NMOS晶體管N2的漏 極可以一皮耦合至第二負(fù)載電阻器R2,而第二NMOS晶體管N2的 才冊才及可以^皮耦合至l餘入端Refn，其中通過該豸lr入端Refn可以l俞入 負(fù)參考電壓。第三NMOS晶體管N3的漏才及可以^皮專禺合至每個第一 NMOS晶體管Nl和第二NMOS晶體管N2的源極，而第三NMOS 晶體管N3的柵極可以被耦合至輸入端Ref，其中通過該輸入端Ref 可以輸入?yún)⒖茧妷骸Ｔ谶@樣的結(jié)構(gòu)中，可以將體偏置VB2施加到第 一NMOS晶體管N1和第二NMOS晶體管N2的本體端，而可以將 體偏置VB3施加到第三NMOS晶體管N3的本體端。
才艮據(jù)本發(fā)明實施例，P阱1和P阱2分別獨立地控制第一和第 二 NMOS晶體管Nl和N2的體偏置VB2以及第三NMOS晶體管 N3的體偏置VB3。才艮據(jù)本發(fā)明實施例，可以i殳計4吏4尋通過對每個P 阱1和P阱2的獨立控制來控制每個NMOS晶體管Nl 、 N2和N3 的閾值電壓以完成所期望的速度操作。根據(jù)本發(fā)明實施例，可以通 過對體偏置電壓的控制來控制每個NMOS晶體管Nl 、 N2和N3的 閾值電壓下降或上升。這可以控制電路的操作速度。
實例圖4示出了根據(jù)本發(fā)明實施例的電流型邏輯電路的電路 圖。在實例圖4中，參考符號N1、 N2和N3可以分別表示第一、 第二和第三NMOS晶體管。參考符號Pl和P2可以分別表示第一 和第二PMOS晶體管。參考符號IN可以表示輸入端，該輸入端耦 合至第一NMOS晶體管N1的棚-4及。參考符號Ref可以表示參考電 壓的輸入端。參考符號Refn可以表示第二 NMOS晶體管N2的參 考電壓輸入端。參考符號Refp可以表示第一 PMOS晶體管Pl和第 二PMOS晶體管P2的參考電壓輸入端。參考符號VB1可以表示N 阱(Nwell)的體偏置，而參考符號VB2可以表示P阱的體偏置。才艮據(jù)本發(fā)明實施例，器件可以包括晶體管Pl和P2，該晶體管 Pl和P2的柵-才及可以凈皮耦合至l餘入端Refp,其中通過該豐lr入端Refp 可以施加正參考電壓。第一NMOS晶體管N1的漏才及可以;帔耦合至 第一 PMOS晶體管Pl的源極，而第一 NMOS晶體管Nl的4冊極可 以被耦合至輸入端IN，其中通過該輸入端IN可以輸入數(shù)據(jù)。第二 NMOS晶體管N2的漏極可以被耦合至第二 PMOS晶體管P2的源 極，而第二NMOS晶體管N2的柵極可以被耦合至輸入端Refn，其 中通過該輸入端Refn可以施加負(fù)參考電壓。第三NMOS晶體管N3 的漏極可以被耦合至每個第一 NMOS晶體管Nl和第二NMOS晶 體管N2的源極，而第三NMOS晶體管N3的柵極可以被耦合至輸 入端Ref,其中通過該輸入端Ref可以施加參考電壓。根據(jù)本發(fā)明 實施例，可以將體偏置VB1施加至晶體管Pl和P2的本體端，而 可以將體偏置VB2輸入到第一 NMOS晶體管Nl、第二 NMOS晶 體管N2和第三NMOS晶體管N3的本體端。
根據(jù)本發(fā)明實施例，可以分別用PMOS晶體管Pl和P2來代替 在上述本發(fā)明實施例的電流型邏輯電路中的負(fù)載電阻器Rl和R2 (圖3 )。此夕卜，可以增加負(fù)載PMOS晶體管Pl和P2的體偏置VB1 以獨立控制負(fù)載電阻，其中負(fù)載PMOS晶體管Pl和P2可以布置在 N阱中。
才艮據(jù)本發(fā)明實施例，N阱可以控制第一 PMOS晶體管Pl和第 二 PMOS晶體管P2的體偏置VB1的電壓，而P阱可以獨立地控制 第一NMOS晶體管Nl、第二NMOS晶體管N2和第三NMOS晶體 管N3的體偏置VB2的電壓。根據(jù)本發(fā)明實施例，對每個N阱和P 阱的獨立控制可以允許對每個PMOS晶體管Pl和P2以及NMOS 晶體管N1、 N2和N3的閾值電壓進(jìn)行控制，這可以實現(xiàn)高速操作。
實例圖5示出了根據(jù)本發(fā)明實施例的電流型邏輯電路的電路 圖。在實例圖5中，參考符號N1、 N2和N3可以分別表示第一、第二和第三NMOS晶體管。參考符號Pl和P2可以分別表示第一 和第二PMOS晶體管。此外，參考符號IN可以表示輸入端，該輸 入端耦合至第一NMOS晶體管N1的4冊才及。參考符號Ref可以表示 第三NMOS晶體管N3的參考電壓輸入端。參考符號Refn可以表 示第二 NMOS晶體管N2的參考電壓輸入端。參考符號Refp可以 表示晶體管Pl和P2的參考電壓輸入端。參考符號VB1可以表示N 阱的體偏置。參考符號VB2可以表示P阱1的體偏置，而參考符 號VB3可以表示P阱2的體偏置。
根據(jù)本發(fā)明實施例，器件可以包括晶體管Pl和P2，該晶體管 Pl和P2的棚-才及可以一皮耦合至輸入端Refp，其中通過該輸入端Refp 可以施加正參考電壓。該器件可以進(jìn)一步包4舌第一 NMOS晶體管 Nl，該第一 NMOS晶體管Nl的漏4及可以—皮井禹合至第一 PMOS晶 體管Pl的源極，而該第一 NMOS晶體管Nl的柵極可以被耦合至 輸入端IN ，其中通過該輸入端IN可以輸入凄t據(jù)。
該器件還可以包括第二NMOS晶體管N2,該第二NMOS晶體 管N2的漏極可以被耦合至第二 PMOS晶體管P2的源極，而該第 二NMOS晶體管N2的柵極可以被耦合至輸入端Refn，其中通過該 豐lr入端Refn可以施加負(fù)參考電壓。該器件可以進(jìn)一步包括第三 NMOS晶體管N3，該第三NMOS晶體管N3的漏極可以被耦合至 每個第一NMOS晶體管Nl和第二NMOS晶體管N2的源極，而該 第三NMOS晶體管N3的柵極可以被耦合至輸入端Ref，其中通過 該專lT入端Ref可以施力口參考電壓。
才艮據(jù)本發(fā)明實施例，可以將體偏置VB1施加至第一 PMOS晶 體管Pl和第二 PMOS晶體管P2的本體端。可以將體偏置VB2輸 入到第一NMOS晶體管N1和第二NMOS晶體管N2的本體端?？?以將體偏置VB3施加至第三NMOS晶體管N3的本體端。在根據(jù)本發(fā)明實施例的電流型邏輯器件中，可以將在上述的本發(fā)明實施例
的電流型邏輯器件中的P阱分為P阱1和P阱2。
才艮據(jù)本發(fā)明實施例，N阱可以控制PMOS晶體管Pl和P2的體 偏置VB1的電壓。P阱1可以控制NMOS晶體管Nl和N2的體偏 置VB2的電壓。P阱2可以控制NMOS晶體管N3的體偏置VB3 的電壓。也就是說，對每個N阱、P阱1和P阱2的獨立控制可以 允許對每個PMOS晶體管Pl和P2以及NMOS晶體管Nl 、 N2和 N3的閾值電壓進(jìn)4于控制。這可以實現(xiàn)高速纟喿作。
實例圖6示出了根據(jù)本發(fā)明實施例的用于電流型邏輯電路的控 制裝置的結(jié)構(gòu)框圖。參照實例圖6，用于電流型邏輯電路的控制裝 置可以包4舌電流型邏輯單元110,該電流型邏l專單元110可以具有 電流型邏輯電路111和測試電路113，其中測試電路113可以初始 化電流型邏輯電-各lll的體偏置。該控制裝置還可以包括電源管理 單元120，該電源管理單元120可以響應(yīng)電壓控制信號來將體偏置 施加至電流型邏輯電路111。該控制裝置還可以包括控制器130，該 控制器130可以將由測試電^各113^r測出的電流型邏輯電路111的 測試輸出信號和預(yù)定性能參照值進(jìn)行比較，并基于這種比較，該控 制器130可以將電壓控制信號提供給電源管理單元120直到比較結(jié) 果達(dá)到所期望的性能。
實例圖7示出了描述根據(jù)本發(fā)明實施例的用于電流型邏輯電路 的控制裝置的操作過程的流程圖。將參照實例圖6和圖7來描述電 流型邏輯電路的控制過程。
才艮據(jù)本發(fā)明實施例，如果電流型邏輯電i 各控制裝置進(jìn)入測試模 式，則測試電路113可以響應(yīng)來自控制器130的控制信號來初始化 電流型邏輯電if各111的NMOS晶體管和PMOS晶體管的體偏置 VB1、 VB2和VB3 (步驟S201 )。可選地，當(dāng)才乘作開始時測試電路
14113可以對體偏置進(jìn)行初始化，而不考慮來自控制器130的控制信 號。
其次，控制器130可以將由測試電路113檢測出的電流型邏輯 電路lll的測試輸出信號和預(yù)定性能參照值進(jìn)行比較，并基于這種 比較，可以將電壓控制信號提供給電源管理單元120直到比較結(jié)果 達(dá)到所期望的性能。根據(jù)本發(fā)明實施例，由于可以在初始操作時將 電流型邏輯電路111的體偏置初始化，所以控制器130可以將用于 施加體偏置的電壓控制信號提供給電源管理單元120。
才艮才居本發(fā)明實施例，電源管理單元120可以響應(yīng)來自控制器 130的電壓控制信號來通過電流型邏輯電i 各111的NMOS晶體管和 PMOS晶體管的本體端施加體偏置。然后，測試電路113可以4企測 電流型邏輯電路111的測試輸出信號并且可以將該測試輸出信號提 供給控制器130。
控制器130可以將由測試電^各113 4企測出的電流型邏輯電3各 111的測試輸出信號和預(yù)定性能參照值進(jìn)行比較，并基于這種比較， 可以將電壓控制信號提供給電源管理單元120直到比較結(jié)果達(dá)到所 期望的性能。因此，可以調(diào)整施加至電流型邏輯電^各111的體偏置 電壓(步驟S203和S205 )。 4艮據(jù)本發(fā)明實施例，通過調(diào)整體偏置電 壓，控制器130可以控制構(gòu)成電流型邏輯電路111的每個晶體管的 閾值電壓以降低或提高閾值電壓，從而控制電路的操作速度。根據(jù) 本發(fā)明實施例，可以重復(fù)實施步驟S203和S205直到電流型邏輯電 路111達(dá)到所期望的性能，也就是，期望的時序(timing)和功率 (power )。
當(dāng)電流型邏輯電路lll的輸出特性達(dá)到所期望的性能時，控制 器130可以將控制信號發(fā)送至電源管理單元120以保持當(dāng)前被施加
15至電流型邏輯電路111的體偏置，以便電流型邏輯電路111可以進(jìn)
入正常模式(normal mode)并可以提供正常輸出(步驟S207 )。
根據(jù)本發(fā)明實施例，當(dāng)不需要對電流型邏輯電路111進(jìn)行操作 時，控制器130可以通過電源管理單元120的4吏用來最大化構(gòu)成電 流型邏輯電路111的每個晶體管的閾值電壓。這可以最小化漏電流。
盡管本文中描述了多個實施例，^旦是應(yīng)該理解，本領(lǐng)域沖支術(shù)人 員可以想到多種其他修改和實施例，它們都將落入本公開的原則的 精神和范圍內(nèi)。更特別地，在本公開、附圖、以及所附片又利要求的 范圍內(nèi)，可以在主題結(jié)合排列的排列方式和/或組成部分方面進(jìn)行各 種々務(wù)改和改變。除了組成部分和/或4非列方面的l'f改和改變以外，可 選的使用對本領(lǐng)域^支術(shù)人員來i兌也是顯而易見的選沖奪。
權(quán)利要求
1. 一種器件，包括第一NMOS晶體管，具有耦合至第一負(fù)載的漏極和耦合至輸入端的柵極，所述輸入端被構(gòu)造用來接收輸入數(shù)據(jù)；第二NMOS晶體管，具有耦合至第二負(fù)載的漏極和耦合至輸入端的柵極，通過所述輸入端施加負(fù)參考電壓；以及第三NMOS晶體管，具有漏極和柵極，所述漏極耦合至每個所述第一和所述第二NMOS晶體管的源極，而所述柵極耦合至輸入端，通過所述輸入端施加參考電壓，其中，所述第一、第二和第三NMOS晶體管的體偏置可以被調(diào)節(jié)以控制所述NMOS晶體管的漏電流和操作速度中的至少一個。
2. 根據(jù)權(quán)利要求1所述的器件，其中，所述第一NMOS晶體管 的所述漏極被耦合至作為所述第一負(fù)載的第一負(fù)載電阻器， 而所述第二 NMOS晶體管的所述漏極被耦合至作為所述第二 負(fù)載的第二負(fù)載電阻器。
3. 根據(jù)權(quán)利要求1所述的器件，其中，第一體偏置被提供給所述 第一和第二NMOS晶體管，而第二體偏置被提供給所述第三 NMOS晶體管。
4. 根據(jù)權(quán)利要求3所述的器件， 偏置纟皮獨立i也調(diào)整。
5. 根據(jù)權(quán)利要求4所述的器件，包4舌電;;危源。其中，所述第一體偏置和第二體 其中，所述第三NMOS晶體管
6. 根據(jù)權(quán)利要求4所述的器件，其中，所述第一和所述第二 NMOS晶體管包4舌第一P阱，而所述第三NMOS晶體管包4舌 第二P阱。
7. 根據(jù)權(quán)利要求1所述的器件，進(jìn)一步包括第一 PMOS晶體管 和第二PMOS晶體管，其中，所述第一NMOS晶體管的所述 漏極被耦合至作為所述第一負(fù)載的所述第一 PMOS晶體管的 源極，所述第二NMOS晶體管的所述漏極被耦合至作為所述 第二負(fù)載的所述第二 PMOS晶體管的源極，而每個所述第一 和所述第二PMOS晶體管的柵極被耦合至輸入端，所述輸入 端被構(gòu)造用來提供正參考電壓。
8. 根據(jù)權(quán)利要求7所述的器件，其中，第一體偏置被提供給所述 第一和第二PMOS晶體管，而第二體偏置^皮提供給所述第一、 第二和第三NMOS晶體管。
9. 根據(jù)權(quán)利要求8所述的器件，其中，所述第一體偏置和所述第 二體偏置纟皮獨立i也調(diào)整。
10. 根據(jù)權(quán)利要求9所述的器件，其中，所述第一和第二 PMOS 晶體管包括N阱，而所述第一、第二和第三NMOS晶體管包 括P阱。
11. 根據(jù)權(quán)利要求1所述的器件，進(jìn)一步包括第一 PMOS晶體管 和第二PMOS晶體管，其中所述第一NMOS晶體管的所述漏 極一皮耦合至作為所述第一負(fù)載的所述第一 PMOS晶體管的源 才及，所述第二NMOS晶體管的所述漏招j皮耦合至作為所述第 二負(fù)載的所述第二PMOS晶體管的源極，而每個所述第一和 所述第二 PMOS晶體管的柵極被耦合至輸入端，通過所述輸 入端施加正參考電壓，其中，第一體偏置^皮提供給所述第一和第二 PMOS晶體管，第二體偏置被提供給所述第一和第二 NMOS晶體管，而第三體偏置被提供給所述第三NMOS晶體管。
12. 根據(jù)權(quán)利要求11所述的器件，其中，所述第一、第二和第三 體偏置纟皮獨立;也調(diào)整。
13. 根據(jù)權(quán)利要求12所述的器件，其中，所述第一和第二PMOS 晶體管包4舌N阱，所述第一和第二NMOS晶體管包括第一P 阱，而所述第三NMOS晶體管包4舌第二P阱。
14. 一種器件，包括電流型邏輯單元，所述電流型邏輯單元包4舌測試電3各和 電流型邏輯電路，所述測試電絲4皮構(gòu)造用來初始化至少兩個體 偏置并檢測所述電流型邏輯電路的測試輸出信號，其中所述至 少兩個體偏置將被提供給多個晶體管中指定的若干個；電源管理單元，所述電源管理單元,皮構(gòu)造以響應(yīng)電壓控 制信號來將所述至少兩個體偏置施加到所述多個晶體管中所 述指定的若干個;以及控制器，所述控制器被構(gòu)造用來將從所述測試電路接收 到的所述測試輸出信號和預(yù)定性能參照值進(jìn)行比較并將所述 電壓控制信號提供給所述電源管理單元直到比較的結(jié)果達(dá)到 指定的性能標(biāo)準(zhǔn)。
15. 根據(jù)權(quán)利要求14所述的器件，其中，當(dāng)不需要對所述電流型 邏輯電路進(jìn)行操作時，所述控制器通過所述電源管理單元來控 制至少兩個體偏置以最大化所述多個晶體管中的每個的閾值 電壓以最小4匕漏電流。
16. 根據(jù)權(quán)利要求14所述的器件，其中，所述指定的性能標(biāo)準(zhǔn)包 括期望時序和期望功率中的至少一個。
17. 根據(jù)權(quán)利要求14所述的器件，其中，當(dāng)所述比較的結(jié)果達(dá)到 所述指定的性能標(biāo)準(zhǔn)時，所述控制器將所述電壓控制信號發(fā)送 至所述電源管理單元以保持當(dāng)前被施加至所述電流型邏輯電 ^各的至少兩個體偏置中的每個的值，并且所述電流型邏輯電^各 進(jìn)入正常模式。
18. 根據(jù)權(quán)利要求14所述的器件，其中，所述至少兩個體偏置包 括第 一體偏置和第二體偏置，所述第 一和第二體偏置一皮獨立地 控制。
19. 根據(jù)權(quán)利要求18所述的器件，其中，所述第一體偏置被提供 給所述電流型邏輯電路的P阱，而所述第二體偏置被提供給 所述電流型邏輯電^各的N阱。
20. 根據(jù)權(quán)利要求18所述的器件，其中，所述至少兩個體偏置包 括第三體偏置，相對于所述第一和第二體偏置，所述第三體偏 置凈皮獨立;也控制。
全文摘要
本發(fā)明實施例涉及一種電流型邏輯電路，該電流型邏輯電路可以包括第一NMOS晶體管，該第一NMOS晶體管的漏極可以被耦合至第一負(fù)載，而該第一NMOS晶體管的柵極可以被耦合至輸入端，其中通過該輸入端可以輸入數(shù)據(jù)；第二NMOS晶體管，該第二NMOS晶體管的漏極可以被耦合至第二負(fù)載，而該第二NMOS晶體管的柵極可以被耦合至輸入端，其中通過該輸入端可以施加負(fù)參考電壓；以及第三NMOS晶體管，該第三NMOS晶體管的漏極可以被耦合至每個第一和第二NMOS晶體管的源極，而該第三NMOS晶體管的柵極可以被耦合至輸入端，其中通過該輸入端可以施加參考電壓?？梢元毩⒌卣{(diào)節(jié)第一、第二和第三NMOS晶體管的體偏置以控制NMOS晶體管的漏電流和操作速度中的至少一個。
文檔編號H03K19/0944GK101471655SQ20081017424
公開日2009年7月1日 申請日期2008年11月14日 優(yōu)先權(quán)日2007年12月26日
發(fā)明者金民煥 申請人:東部高科股份有限公司