專利名稱：延遲同步電路及半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及延遲同步電路及使用該延遲同步電路的半導(dǎo)體集成電路器件，尤其涉及避免延遲同步電路的誤動作的技術(shù)。
背景技術(shù)：
作為本發(fā)明人所研究的技術(shù)，例如在延遲同步電路中，可考慮以下的技術(shù)。
一般在半導(dǎo)體集成電路器件中，為了使作為基準信號的振蕩器的輸出信號和處理數(shù)據(jù)的邏輯電路的動作時鐘同步，安裝有延遲同步電路(DLL)。另外，近年來，隨著半導(dǎo)體集成電路器件的高速化，在上述延遲同步電路(DLL)中使用非專利文獻1所記載的能夠輸出輸入信號頻率的倍增時鐘的邊沿合成器型(edge combiner)DLL，以使邏輯電路的動作時鐘高速化。
眾所周知，為了使該DLL完成所希望的動作而在DLL環(huán)路內(nèi)采取措施。例如，專利文獻1～4中公開了避免DLL誤動作的技術(shù)。
在專利文獻1中公開了這樣的技術(shù)在基準時鐘與相位比較器的輸入之間設(shè)置控制電路，由該控制電路對基準時鐘的1時鐘的量作時間標志(例如參照專利文獻1的圖3等)。
在專利文獻2中公開了這樣的技術(shù)在基準時鐘與相位比較器的輸入之間設(shè)置比較器啟動信號發(fā)生器，由該比較器啟動信號發(fā)生器控制基準時鐘的輸入(例如參照專利文獻2的圖3等)。
在專利文獻3中公開了這樣的技術(shù)在反饋信號與相位比較器的輸入之間設(shè)置虛設(shè)的緩沖存儲器，來調(diào)整與基準時鐘輸入的延遲時間的差(例如參照專利文獻3的圖63等)。
專利文獻1日本特開2005-311543號公報專利文獻2日本特開2005-251370號公報專利文獻3日本特開2001-056723號公報專利文獻4日本特開2002-64371號公報非專利文獻1George Chien及其他，“A 900-MHz LocalOscillator using a DLL-based Frequency Multiplier Technique for PCSApplication”，國際固態(tài)電子電路會議(ISSCC)，2000年，p.105發(fā)明內(nèi)容然而，關(guān)于上述延遲同步電路的技術(shù)，本發(fā)明人所研究的結(jié)果明確如下。
圖20和圖21表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的結(jié)構(gòu)例。在圖20和圖21所示的延遲同步環(huán)路1中，輸出信號(Fo)必須是基準信號(Fr)的1周期的延遲量。為此，必須使相位頻率比較器(PFD)11中的基準信號(Fr)和輸出信號(Fo)的相位比較的對應(yīng)關(guān)系錯開1周期的量。
圖22表示延遲同步環(huán)路1的時序圖。在延遲同步環(huán)路1中，基準信號(Fr)的第2時鐘的上升沿(b)和輸出信號(Fo)的第1時鐘的上升沿(c)必須為相位比較的對應(yīng)關(guān)系。但是，若基準信號(Fr)的第1時鐘的上升沿(a)和輸出信號(Fo)的第1時鐘的上升沿(c)為相位比較的對應(yīng)關(guān)系時，本來必須是Dn信號的脈沖寬度大于Up信號的脈沖寬度，卻由于輸出信號(Fo)提前而導(dǎo)致Up信號的脈沖寬度變大，由此引起了誤動作。
為了避免該誤動作，采取圖20(第1結(jié)構(gòu)例)及圖21(第2結(jié)構(gòu)例)所示的對策。
圖20所示的第1結(jié)構(gòu)例的延遲同步環(huán)路1，由相位頻率比較器(PFD)11、供給泵(CP)12、環(huán)路濾波器(LF)13、電壓控制延遲線(VCDL)14、以及控制電路(CNT)2構(gòu)成。
通過夾設(shè)在基準信號(Fr)與相位頻率比較器11之間的控制電路2，對輸入信號(Fr)的第1時鐘的脈沖作時間標志而生成校正后的基準信號(Fr′)，對校正后的基準信號(Fr′)與輸出信號(Fo)進行相位比較，由此避免延遲同步環(huán)路的誤動作。
在圖23表示圖20所示的第1結(jié)構(gòu)例的動作例。由控制電路2將輸入信號(Fr)轉(zhuǎn)換成校正后的基準信號(Fr′)。通過相位頻率比較器11比較校正后的基準信號(Fr′)和輸出信號(Fo)，使基準信號(Fr)的第2時鐘的上升沿(b)與輸出信號(Fo)的第1時鐘的上升沿(c)成為相位比較的對應(yīng)關(guān)系。
然而，在基準信號(Fr)和校正后的基準信號(Fr′)之間加上了在控制電路2產(chǎn)生的延遲。該控制電路2的延遲對延遲同步環(huán)路來說成為穩(wěn)態(tài)相位誤差，有不能生成所希望的頻率等的不能進行正確的時鐘動作的問題。
圖21所示的第2結(jié)構(gòu)例的延遲同步環(huán)路1，由相位頻率比較器(PFD)11、供給泵(CP)12、環(huán)路濾波器(LF)13、電壓控制延遲線(VCDL)14、控制電路(CNT)2、以及控制電路(CNT)3構(gòu)成。并且，在基準信號(Fr)與相位頻率比較器11之間夾設(shè)控制電路(CNT)2，在輸出信號(Fo)與相位頻率比較器11之間夾設(shè)控制電路(CNT)3。
圖24表示圖21所示的第2結(jié)構(gòu)例的動作例。在第2結(jié)構(gòu)例中，為了避免在第1結(jié)構(gòu)例中成為問題的由基準信號(Fr)和校正后的基準信號(Fr′)之間的延遲而引起的穩(wěn)態(tài)相位誤差，增加了控制電路(CNT)3。并且，采取了如下對策使在輸出信號(Fo)和校正后的輸出信號(Fo′)之間產(chǎn)生與控制電路基準信號(Fr)和校正后的基準信號(Fr′)之間的延遲相等時間的延遲。
但是，在控制電路(CNT)2中，在基準信號(Fr)和校正后的基準信號(Fr′)之間對基準信號(Fr)的最初的1時鐘作時間標志，從第2時鐘起進行動作，輸出基準信號(Fr)。另一方面，控制電路(CNT)3進行動作，將延遲了某固定時間的輸出信號(Fo)的信號作為校正后的輸出信號(Fo′)進行輸出。
因此，控制電路(CNT)2和控制電路(CNT)3進行不同的動作，所以電路結(jié)構(gòu)不同。其結(jié)果，控制電路(CNT)2和控制電路(CNT)3的延遲時間不完全一致，控制電路(CNT)2和控制電路(CNT)3的延遲時間的差看作為延遲同步環(huán)路1的穩(wěn)態(tài)相位誤差。
因此，本發(fā)明的目的在于提供一種能夠在延遲同步電路中，不發(fā)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的誤動作的技術(shù)。
本發(fā)明的上述的及其他的目的和新特征，將根據(jù)本說明書的記述及附圖而得以明確。
如下簡單地說明本申請所公開的發(fā)明之中代表性方案的概要。
即，本發(fā)明的延遲同步電路及半導(dǎo)體集成電路器件，除包括延遲同步環(huán)路之外，還包括控制電路，在延遲同步環(huán)路的相位比較中，從上述控制電路對上述延遲同步環(huán)路輸出控制信號，以使基準信號(Fr)和輸出信號(Fo)的相位比較的對應(yīng)關(guān)系錯開設(shè)定周期的量。
具體而言，本發(fā)明的延遲同步環(huán)路，包括相位比較器和延遲線，該延遲線根據(jù)上述相位比較器的輸出而改變施加在基準信號上的延遲時間，將延遲后的基準信號作為輸出信號輸出，并且將上述輸出信號作為反饋信號而施加到上述相位比較器，對上述相位比較器輸入上述基準信號、來自上述延遲線的上述反饋信號、控制上述相位比較器進行的上述基準信號和上述反饋信號的相位比較動作的開始時刻的控制信號，輸入到上述延遲線的上述基準信號的時序與輸入到上述相位比較器的上述基準信號的時序大致相同。
根據(jù)本發(fā)明，能夠避免延遲同步環(huán)路的誤動作。


圖1是表示本發(fā)明實施方式1的延遲同步電路的結(jié)構(gòu)例的框圖。
圖2是表示在圖1的延遲同步電路中使用的控制電路的第1結(jié)構(gòu)例的框圖。
圖3是表示使用了圖2的控制電路的第1結(jié)構(gòu)例的延遲同步電路的動作的時序圖。
圖4是表示在圖1的延遲同步電路中使用的控制電路的第2結(jié)構(gòu)例的框圖。
圖5是表示使用了圖4的控制電路的第2結(jié)構(gòu)例的延遲同步電路的動作的時序圖。
圖6是表示在圖4的控制電路的第2結(jié)構(gòu)例中使用的脈沖發(fā)生器的結(jié)構(gòu)例的框圖。
圖7是表示本發(fā)明實施方式2的延遲同步電路的結(jié)構(gòu)例的框圖。
圖8是表示本發(fā)明實施方式3的延遲同步電路的結(jié)構(gòu)例的框圖。
圖9是表示在圖7、圖8的延遲同步電路中使用的控制電路的結(jié)構(gòu)例的框圖。
圖10是表示使用了圖9的控制電路的延遲同步電路的動作的時序圖。
圖11是表示本發(fā)明實施方式4的延遲同步電路的結(jié)構(gòu)例的框圖。
圖12是表示在圖11的延遲同步電路中使用的控制電路的結(jié)構(gòu)例的框圖。
圖13是表示使用了圖12的控制電路的延遲同步電路的動作的時序圖。
圖14是表示在圖12的延遲同步電路中使用的控制電路的結(jié)構(gòu)例的框圖。
圖15是表示在圖1、圖7、圖11記載的延遲同步電路中使用的延遲同步環(huán)路的第1結(jié)構(gòu)例的框圖。
圖16是表示在圖1、圖7、圖11記載的延遲同步電路中使用的延遲同步環(huán)路的第2結(jié)構(gòu)例的框圖。
圖17是表示在圖1、圖7、圖11記載的延遲同步電路中使用的延遲同步環(huán)路的第3結(jié)構(gòu)例的框圖。
圖18是表示在圖15、圖16、圖17記載的延遲同步環(huán)路中使用的相位頻率比較器的第1結(jié)構(gòu)例的框圖。
圖19是表示在圖15、圖16、圖17記載的延遲同步環(huán)路中使用的相位頻率比較器的第2結(jié)構(gòu)例的框圖。
圖20是表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的第1結(jié)構(gòu)例的框圖。
圖21是表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的第2結(jié)構(gòu)例的框圖。
圖22是用于說明延遲同步環(huán)路的諧波時鐘(harmony clock)的時序圖。
圖23是表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的第1結(jié)構(gòu)例的動作的時序圖。
圖24是表示作為本發(fā)明的前提而研究的延遲同步環(huán)路的第2結(jié)構(gòu)例的動作的時序圖。
圖25是表示本發(fā)明實施方式5的半導(dǎo)體集成電路器件的結(jié)構(gòu)的框圖。
圖26是表示作為圖25記載的半導(dǎo)體集成電路器件的應(yīng)用例的USB無線電收發(fā)機的結(jié)構(gòu)例的框圖。
圖27是表示作為圖25記載的半導(dǎo)體集成電路器件的應(yīng)用例的DVD驅(qū)動器用LSI的結(jié)構(gòu)例的框圖。
圖28是表示圖6的脈沖發(fā)生器的動作的時序圖。
具體實施例方式
以下，根據(jù)附圖詳細說明本發(fā)明的實施方式。在用于說明實施方式的所有附圖中，原則上對相同部件標注相同的附圖標記，省略其反復(fù)說明。
(實施方式1)圖1表示本發(fā)明實施方式1的延遲同步電路的結(jié)構(gòu)。
實施方式1的延遲同步電路，至少具有相位比較器11和延遲線14，該延遲線14根據(jù)相位比較器11的輸出而改變施加到基準信號上的延遲時間，將延遲后的基準信號作為輸出信號輸出，并且將該輸出信號作為反饋信號施加到相位比較器11。相位比較器11中輸入基準信號(Fr)、來自延遲線14的反饋信號、控制相位比較器11進行基準信號(Fr)和反饋信號的相位比較動作的開始時刻的控制信號(S)。另外，輸入到延遲線14的基準信號(Fr)的時序和輸入到相位比較器11的基準信號(Fr)的時序大致相同。
更優(yōu)選的是，延遲同步電路例如由具有相位比較器11和延遲線14的延遲同步環(huán)路(DL)1和控制電路(CNT)2等構(gòu)成。
延遲同步環(huán)路(DL)1輸入基準信號(Fr)和控制信號(S)，輸出輸出信號(Fo)。控制電路(CNT)2輸入基準信號(Fr)，輸出控制信號(S)。
圖15表示圖1所示的延遲同步環(huán)路(DL)1的結(jié)構(gòu)例。
該延遲同步環(huán)路(DL)1由相位頻率比較器(PFD)11、供給泵(CP)12、環(huán)路濾波器(LF)13、以及電壓控制延遲線(VCDL)14等構(gòu)成。
相位頻率比較器11輸入基準信號(Fr)、輸出信號(Fo)、以及控制信號(S)，由控制信號(S)控制動作，比較基準信號(Fr)和輸出信號(Fo)的相位和頻率，將該比較信號輸出到供給泵12。供給泵12將與比較信號對應(yīng)的脈沖信號輸出到環(huán)路濾波器13。環(huán)路濾波器13將脈沖信號轉(zhuǎn)換為模擬信號，輸出到電壓控制延遲線14。電壓控制延遲線14輸入來自環(huán)路濾波器13的模擬信號和基準信號(Fr)，輸出使基準信號延遲了由模擬信號控制的延遲時間的信號作為輸出信號(Fo)。
延遲同步環(huán)路1將比基準信號(Fr)延遲了1時鐘的信號作為輸出信號(Fo)輸出。為此，在時鐘初始的狀態(tài)下，相位頻率比較器11必須對基準信號(Fr)的第2時鐘和輸出信號(Fo)的第1時鐘的相位進行比較。為了實現(xiàn)該動作，在本實施方式1中，控制信號(S)輸入到相位頻率比較器11。
另外，后述的圖17所示的邊沿合成延遲同步環(huán)路也是可適用于本實施方式1的延遲同步環(huán)路。關(guān)于邊沿合成延遲同步環(huán)路的動作的詳細情況，在后述的實施方式3中說明。
圖18表示圖15所示的相位頻率比較器11的第1結(jié)構(gòu)例。關(guān)于相位頻率比較器的相位比較動作，請參照上述專利文獻4(日本特開2002-64371號公報)。圖18所示的相位頻率比較器11能夠用控制信號(S)關(guān)斷基準信號(Fr)。
圖3表示圖15的延遲同步環(huán)路1和圖18的相位頻率比較器11的動作時序圖。
假設(shè)基準信號(Fr)為圖3所示的波形。此時，輸出信號(Fo)為圖3所示的波形。此時，相位頻率比較器11必須對基準信號的第2時鐘的上升沿和輸出信號的第1時鐘的上升沿進行相位比較。為此，在相位頻率比較器11，根據(jù)控制信號(S)對基準信號(Fr)的第1時鐘的上升沿作時間標志而生成校正后的基準信號(Fr′)，根據(jù)校正后的基準信號(Fr′)和輸出信號(Fo)進行相位比較，由此實現(xiàn)對基準信號的第2時鐘的上升沿和輸出信號的第1時鐘的上升沿進行相位比較的動作。在圖18中，通過對NAND門111輸入基準信號(Fr)和控制信號(S)，實現(xiàn)上述動作。在圖18，控制信號(S)為低電平時，校正后的輸出信號(Fr′)與基準信號(Fr)的狀態(tài)無關(guān)地輸出低電平，該校正后的輸出信號(Fr′)為NAND門111輸出信號的反轉(zhuǎn)信號。另一方面，控制信號(S)為高電平時，校正后的輸出信號(Fr′)輸出與基準信號(Fr)同相的信號，校正后的輸出信號(Fr′)為NAND門111輸出信號的反轉(zhuǎn)信號。在圖18中為了反轉(zhuǎn)NAND門111的輸出信號而插入有反相器11d，但反相器11d未必是必須的。由于校正后的基準信號(Fr′)是加上了NAND門111和反相器11d的延遲，所以需要在輸出信號(Fo)也加上相同的延遲來避免穩(wěn)態(tài)相位誤差。為此，存在NAND門112和反相器11e。
接著，根據(jù)圖2說明生成控制信號(S)的控制電路2。圖2表示圖1所示的控制電路(CNT)2的第1結(jié)構(gòu)例。
該控制電路(CNT)2具有計數(shù)器(COUNT)23，輸入基準信號(Fr)，按預(yù)先設(shè)定的計數(shù)值對基準信號(Fr)進行計數(shù)，在達到預(yù)定的計數(shù)值之前，控制信號(S)輸出低電平，當達到了預(yù)定的計數(shù)值時，控制信號(S)輸出高電平。圖3所示的順序例是控制電路2對基準信號(Fr)計數(shù)1次并改變控制信號(S)的極性時的動作例。計數(shù)器23設(shè)定為初始狀態(tài)輸出低電平作為控制信號(S)，檢測基準信號(Fr)的下降沿并對計數(shù)值進行計數(shù)，在計數(shù)值達到1之前，控制信號(S)輸出低電平，當計數(shù)值成為1后，控制信號(S)輸出高電平?？刂菩盘?S)一旦進入輸出高電平的動作，計數(shù)器23就保持相同狀態(tài)。另外，預(yù)先設(shè)定的計數(shù)值不限于1，也可以是2以上。
除了具有延遲同步環(huán)路1的環(huán)路之外，還具有進行上述動作的控制電路2，從而能夠不產(chǎn)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的諧波時鐘。
圖19表示圖15所示的相位頻率比較器(PFD)11的第2結(jié)構(gòu)例。關(guān)于相位頻率比較器的動作的詳細情況，請參照上述專利文獻4(日本特開2002-64371號公報)。
圖19的相位頻率比較器是對基準信號(Fr)和輸出信號(Fo)的上升沿進行相位比較，將比較結(jié)果作為Up、Dn輸出的電路，是能夠由控制信號(S)對相位比較動作進行復(fù)位的相位頻率比較器。
圖4表示圖1所示的控制電路(CNT)2的第2結(jié)構(gòu)例。圖4所示的控制電路2具有脈沖發(fā)生器(SHOT)24，輸入基準信號(Fr)，當檢測到基準信號(Fr)的最初的上升沿時，將脈沖信號作為控制信號(S)輸出，其后進行保持恒定值的動作。
圖6表示圖4所示的脈沖發(fā)生器(SHOT)24的結(jié)構(gòu)例。圖6所示的脈沖發(fā)生器(SHOT)24由待機時序電路(SEQ)247、NOR門241、243、NAND門244、D觸發(fā)器(DFF)245、反相器242、246等構(gòu)成。圖6的脈沖發(fā)生器24在從待機時序電路247輸出的等待信號(ST)為低電平時進行動作，在等待信號(ST)為高電平時不進行動作。
圖28表示圖6所示的脈沖發(fā)生器(SHOT)24的動作時序圖。在圖6的脈沖發(fā)生器(SHOT)24中，等待信號(ST)為高電平時，NOR門241的輸出信號(CLKB)為低電平，D觸發(fā)器(DFF)245的輸出信號(Q)為低電平，反轉(zhuǎn)輸出信號(QB)為高電平。為此，NAND門244的輸出信號(D)為低電平，NOR門243的輸出信號(SB)為高電平，控制信號(S)為低電平。
接著，使等待信號(ST)從高電平躍遷為低電平。此時，如圖28所示，例如使基準信號(Fr)為低電平時，NOR門241的輸出信號(CLKB)為高電平，反相器246的輸出信號(CLK)為低電平。根據(jù)這些信號的躍遷，NOR門243的輸出信號(SB)從高電平躍遷為低電平，NAND244的輸出信號(D)從低電平躍遷為高電平，控制信號(S)從低電平躍遷為高電平。
接著，基準信號(Fr)從低電平躍遷為高電平。此時，信號(CLKB)從高電平躍遷為低電平。由于信號(Q)保持低電平不變，所以信號(SB)從低電平躍遷為高電平，控制信號(S)從高電平躍遷為低電平。另外，信號(QB)保持高電平不變，所以信號(D)從高電平躍遷為低電平。
另一方面，信號(CLK)從低電平躍遷為高電平。D觸發(fā)器(DFF)245進行動作，以保持信號(CLK)從低電平躍遷為高電平時的信號(D)的狀態(tài)。信號(CLK)從低電平躍遷為高電平時，信號(D)還保持高電平不變。這是由于反相器246的延遲時間比NOR門243和NAND門244的合計的延遲時間短。此時，信號(Q)輸出高電平，信號(QB)輸出低電平。但是，D觸發(fā)器(DFF)245的電路延遲大于其他的電路延遲，信號(Q)從低電平到高電平的躍遷時間及信號(QB)從高電平到低電平的躍遷時間比信號(CLK)從低電平到高電平的躍遷時間延遲了D觸發(fā)器(DFF)245的延遲時間的量。此時，在NOR門243，由于信號(CLKB)躍遷為低電平的時間與信號(Q)從低電平躍遷為高電平的時間錯開，所以信號(SB)生成將信號(CLKB)從高電平躍遷為低電平的躍遷時間與信號(Q)從低電平躍遷為高電平的躍遷時間的時間差作為脈沖寬度的脈沖信號。為此，控制信號(S)輸出脈沖信號。另一方面，信號(D)也生成脈沖信號。
接著，當基準信號(Fr)從高電平躍遷為低電平時，信號(CLKB)從低電平躍遷為高電平，信號(CLK)從高電平躍遷為低電平，由于信號(Q)為高電平，所以信號(SB)保持低電平不變，信號(S)保持高電平不變。并且，由于信號(QB)為低電平，所以信號(D)保持高電平不變。另外，由于D觸發(fā)器(DFF)245在信號(CLK)的下降沿輸出信號沒有變化，因此信號(Q)、信號(QB)都不保持不變，即信號(Q)保持高電平、信號(QB)保持低電平。
接著，當基準信號(Fr)從低電平躍遷為高電平時，信號(CLKB)從高電平躍遷為低電平，信號(CLK)從低電平躍遷為高電平，由于信號(Q)為高電平，所以信號(SB)保持低電平不變，信號(S)保持高電平不變。并且，由于信號(QB)為低電平，所以信號(D)保持高電平不變。另外，由于D觸發(fā)器(DFF)245在信號(CLK)的上升沿輸出信號保持信號(D)，因此信號(Q)、信號(QB)都不保持不變，即信號(Q)保持高電平、信號(QB)保持低電平。
為此，以后即使基準信號(Fr)躍遷，控制信號(S)也持續(xù)輸出高電平。圖6記載的脈沖發(fā)生器24檢測到基準信號(Fr)的最初的上升沿，輸出一次短脈沖，其后生成持續(xù)保持高水平的控制信號(S)。
圖5表示圖6所述的電路的動作。等待信號(ST)為低電平時，以圖5所示波形將基準信號(Fr)輸入到脈沖發(fā)生器24。此時，脈沖發(fā)生器24初始狀態(tài)使控制信號(S)為高電平。當檢測到基準信號(Fr)的最初的上升沿時輸出脈沖，其后，進行動作將控制信號(S)保持在高電平狀態(tài)。
此時，圖19所示的第2結(jié)構(gòu)例的相位頻率比較器11進行圖5所示的動作。即，作為比較對象的信號，將基準信號(Fr)和輸出信號(Fo)輸入到相位頻率比較器11。此時，基準信號(Fr)的第1時鐘的上升沿和輸出信號(Fo)的第1時鐘的上升沿成為相位比較對象，通過輸入控制信號(S)，當控制信號(S)輸出脈沖后，相位頻率比較器11的相位比較動作被復(fù)位一次。此時，對接收了控制信號(S)的脈沖之后的基準信號(Fr)和輸出信號(Fo)的最初的上升沿進行相位比較。
進而，在圖1所示的延遲同步環(huán)路(DL)1中，在初始狀態(tài)，輸出信號(Fo)的第1時鐘的上升沿一定在比基準信號(Fr)的上升沿遲的時刻輸出，因此若在圖5所示的時刻輸出控制信號(S)，則相位比較動作一定被復(fù)位，進行對基準信號(Fr)的第2時鐘和輸出信號(Fo)的第1時鐘的相位比較的動作。
除了具有延遲同步環(huán)路(DL)1的環(huán)路之外，還具有進行上述動作的控制電路(CNT)2，由此能夠不產(chǎn)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的諧波時鐘。
圖16表示圖1所示的延遲同步環(huán)路1的第2結(jié)構(gòu)例。與圖15所示的第1結(jié)構(gòu)例的不同之處在于具有預(yù)充電器15(PC)。預(yù)充電器15輸入控制信號(S)，將信號輸出到環(huán)路濾波器13。由預(yù)充電器15對環(huán)路濾波器13進行預(yù)充電，由此可提高在延遲同步環(huán)路1的動作初始狀態(tài)下的環(huán)路濾波器13的輸出信號電平，縮短加鎖時間。以下說明將圖3所示的控制信號(S)輸入到圖16所示的第2結(jié)構(gòu)例的延遲同步環(huán)路時的動作。
控制信號(S)為低電平時，預(yù)充電器15對環(huán)路濾波器13持續(xù)充電。此時，環(huán)路濾波器13的輸出信號電平變高，如果控制信號(S)為低電平的時間足夠長，則環(huán)路濾波器13的輸出信號電平就上升到電源電壓。當控制信號(S)從低電平變?yōu)楦唠娖綍r，預(yù)充電器15不進行電荷充電。
通過進行這樣的動作，圖16所示的第2結(jié)構(gòu)例的延遲同步環(huán)路可縮短加鎖時間。
(實施方式2)圖7表示本發(fā)明實施方式2的延遲同步電路的結(jié)構(gòu)。
本實施方式2的延遲同步電路例如由延遲同步環(huán)路(DL)1、和控制電路(CNT)2等構(gòu)成。
延遲同步環(huán)路(DL)1輸入基準信號(Fr)和控制信號(S)，輸出輸出信號(Fo)?？刂齐娐?輸入基準信號(Fr)和輸出信號(Fo)，輸出控制信號(S)。
圖7所示的延遲同步環(huán)路1能夠應(yīng)用在上述實施例1說明的圖15、圖16、圖17所述的延遲同步環(huán)路。在將圖17所述的邊沿合成延遲同步環(huán)路應(yīng)用到本實施方式的情況下，通過將反饋信號(Fb)輸出到控制電路2來實現(xiàn)應(yīng)用。
圖9表示圖7所示的控制電路2的一個結(jié)構(gòu)例。
圖9所示的控制電路2具有異或邏輯電路(EXOR)2a和計數(shù)器(COUNT)23，異或邏輯電路(EXOR)2a輸入基準信號(Fr)和輸出信號(Fo)，將異或邏輯信號(EXO)輸出到計數(shù)器23，計數(shù)器23按預(yù)先設(shè)定的計數(shù)值對異或邏輯信號(EXO)的下降沿進行計數(shù)，在達到預(yù)定的計數(shù)值之前，控制信號(S)輸出低電平，當?shù)竭_了預(yù)定的計數(shù)值時，控制信號(S)輸出高電平。
圖10表示將圖9所示的控制電路2應(yīng)用到圖7所示延遲同步電路的動作例。圖10所示的動作例是控制電路2對異或邏輯信號(EXO)的下降沿進行3次計數(shù)改變控制信號(S)的極性時的動作例。
取基準信號(Fr)和輸出信號(Fo)為如圖10所示的波形。當該兩信號輸入到異或邏輯電路(EXOR)2a時，輸出圖10所示的異或邏輯信號(EXO)。
計數(shù)器23被設(shè)定為初始狀態(tài)作為控制信號(S)輸出低電平，檢測異或邏輯信號(EXO)的下降沿并對計數(shù)值進行計數(shù)，在計數(shù)值成為3之前，作為控制信號(S)輸出低電平，當計數(shù)值成為3時作為控制信號(S)輸出高電平。控制信號(S)一旦進入輸出高電平的動作，計數(shù)器23就保持相同狀態(tài)。
除了具有延遲同步環(huán)路1的環(huán)路之外，還具有進行上述動作的控制電路2，由此能夠不產(chǎn)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的諧波時鐘。
(實施方式3)圖8表示本發(fā)明實施方式3的延遲同步電路的結(jié)構(gòu)例。本實施方式3是上述實施方式2的變形例。
本實施方式3的延遲同步電路例如由延遲同步環(huán)路(DL)1和控制電路(CNT)2等構(gòu)成。
延遲同步環(huán)路(DL)1輸入基準信號(Fr)和控制信號(S)，輸出反饋信號(Fb)和輸出信號(Fo)?？刂齐娐?輸入基準信號(Fr)和反饋信號(Fb)，輸出控制信號(S)。
圖17表示圖8所示的延遲同步環(huán)路1的結(jié)構(gòu)例。
圖17所示的延遲同步環(huán)路1由相位頻率比較器(PFD)11、供給泵(CP)12、環(huán)路濾波器(LF)13、電壓控制延遲線(VCDL)14、預(yù)充電器(PC)15、和邊沿合成器(EC)16構(gòu)成。
相位頻率比較器11輸入基準信號(Fr)、反饋信號(Fb)、和控制信號(S)，將基準信號(Fr)和反饋信號(Fb)的比較信號輸出到供給泵12。供給泵12將與比較信號相對應(yīng)的脈沖信號輸出到環(huán)路濾波器13。環(huán)路濾波器13將脈沖信號轉(zhuǎn)換為模擬信號，輸出到電壓控制延遲線14。電壓控制延遲線14輸入基準信號和模擬信號，輸出使基準信號的相位延遲了由模擬信號控制的延遲時間的各相位的信號。
圖17輸出了4種相位的信號。將相對基準信號相位最延遲的信號作為反饋信號(Fb)輸入到相位頻率比較器11。另一方面，電壓控制延遲線14的各相位的輸出信號輸入到邊沿合成器16(EC)。邊沿合成器將相位不同的各信號加起來生成具有基準信號(Fr)的常數(shù)倍頻率的輸出信號(Fo)。
圖8所示的控制電路2可應(yīng)用上述圖9所示的控制電路。本實施方式3的詳細動作與上述實施方式1和實施方式2相同，因此省略。
根據(jù)本實施方式3，能夠取得與上述實施方式1和實施方式2相同的效果。
(實施方式4)圖11表示本發(fā)明實施方式4的延遲同步電路的結(jié)構(gòu)。
本實施方式4的延遲同步電路例如由延遲同步環(huán)路(DL)1和控制電路(CNT)2等構(gòu)成。
延遲同步環(huán)路(DL)1輸入基準信號(Fr)、控制信號(S)、和等待信號(ST)，輸出輸出信號(Fo)?？刂齐娐?輸入基準信號(Fr)、反饋信號(Fb)、和等待信號(ST)，輸出控制信號(S)。
等待信號(ST)是規(guī)定延遲同步環(huán)路1的動作狀態(tài)的信號，例如在等待信號(ST)為高電平時延遲同步環(huán)路1進行通常動作，在等待信號(ST)為低電平時延遲同步環(huán)路1進行等待動作。
圖12表示圖11所示的控制電路2的結(jié)構(gòu)例。另外，圖14表示圖12所示的延遲電路21的結(jié)構(gòu)。
圖12所示的控制電路2具有延遲電路(DELAY)21和微調(diào)部(TRIM)22，輸入有等待信號(ST)和微調(diào)信號(T)的延遲電路21，作為控制信號(S)輸出使等待信號(ST)延遲了由微調(diào)信號(T)設(shè)定的延遲時間的信號。
圖13表示使用了圖12所示的控制電路2的、圖11所示的延遲同步電路的動作例。
等待信號(ST)為低電平時，基準信號(Fr)不為時鐘信號，而為恒定信號。當?shù)却盘?ST)為高電平時，基準信號(Fr)為時鐘信號而輸入到延遲同步環(huán)路1。另外，等待信號(ST)也被輸入到控制電路2，在控制電路中延遲等待信號(ST)的上升沿，使延遲等待信號(ST)的上升沿在基準信號(Fr)的最初的下降沿與第2上升沿之間到來，作為控制信號(S)輸出到延遲同步環(huán)路。該延遲時間由微調(diào)信號(T)控制。輸入了控制信號(S)的延遲同步環(huán)路1能夠如圖13所示地進行正常動作。
(實施方式5)本發(fā)明實施方式5的半導(dǎo)體集成電路器件，是將上述實施方式1～4的延遲同步電路應(yīng)用到半導(dǎo)體集成電路器件而得到的。
圖25表示本發(fā)明實施方式5的半導(dǎo)體集成電路器件(LSI)的結(jié)構(gòu)。
本實施方式5的半導(dǎo)體集成電路器件(LSI)6例如由邏輯電路(LOGC)61和延遲同步電路(DLL)10等構(gòu)成。
從外裝于半導(dǎo)體集成電路器件6的振蕩器5將基準信號(Fr)輸入到延遲同步電路10。延遲同步電路10是上述實施方式1～4所述的延遲同步電路，生成與基準信號(Fr)同步的輸出信號(Fo)，輸出到邏輯電路61。邏輯電路61是進行數(shù)據(jù)運算處理的電路，以由延遲同步電路10生成的輸出信號(Fo)為動作時鐘進行動作。
當使用作為本發(fā)明的前提而研究的圖20、圖21所述的延遲同步電路時，在延遲同步電路發(fā)生的穩(wěn)態(tài)相位誤差對輸入信號(Fo)而言成為抖動(jitter)，使邏輯電路61的動作范圍變窄。
另外，隨著近年來半導(dǎo)體集成電路器件的高速化而使確定邏輯電路61的動作速度的延遲同步電路的輸出信號(Fo)高速化，在該延遲同步電路發(fā)生的穩(wěn)態(tài)相位誤差也成為引起邏輯電路61的動作不良的原因。
并且，在該延遲同步電路使用邊沿合成式延遲同步電路生成具有基準信號(Fr)的倍增頻率的輸出信號(Fo)而使邏輯電路61高速動作的半導(dǎo)體集成電路器件中，由于該延遲同步電路的穩(wěn)態(tài)相位誤差的原因，有可能發(fā)生輸出信號(Fo)不是所希望的頻率，邏輯電路61不能動作的問題。
因此，如圖25所示，通過使用上述實施方式1～4的延遲同步電路10，就能夠不發(fā)生穩(wěn)態(tài)相位誤差地生成輸出信號(Fo)，由此能夠不發(fā)生邏輯電路61的動作不良地使半導(dǎo)體集成電路器件6正常動作。
接著，作為本實施方式5的半導(dǎo)體集成電路器件的應(yīng)用例，說明將上述實施方式1～4的延遲同步電路應(yīng)用到信號收發(fā)裝置和片上系統(tǒng)(system onchip)的例子。
圖26表示使用了上述實施方式1～4的延遲同步電路的USB無線電收發(fā)機的結(jié)構(gòu)。
本實施方式5的半導(dǎo)體集成電路器件(LSI)6例如是USB無線電收發(fā)機的物理層(PHY)，由邏輯電路(LOGIC)61和延遲同步電路(DLL)10等構(gòu)成，該邏輯電路(LOGIC)61由模擬前端(AFE)31、編碼器(ENC)32、串并行轉(zhuǎn)換器(DES)33、時鐘數(shù)據(jù)恢復(fù)(CDR)34、35、多路復(fù)用器(MUX)36、解碼器(DEC)37、并串行轉(zhuǎn)換器(SER)38等構(gòu)成，從鏈接層(LINK)4輸出的發(fā)送信號(TX)由該串并行轉(zhuǎn)換器33從并行信號轉(zhuǎn)換成串行信號，由編碼器32進行信號處理，通過模擬前端31從USB電纜輸出。輸出時，根據(jù)USB無線電收發(fā)機的模式選擇高速模式(HS)、全速模式(FS)這兩系統(tǒng)的路徑。另一方面，若是在高速模式下(HS)，從USB電纜接收到的信號通過模擬前端31將數(shù)據(jù)輸出到時鐘數(shù)據(jù)恢復(fù)34，若是在全速模式下(FS)，將數(shù)據(jù)輸出到時鐘數(shù)據(jù)恢復(fù)35。各時鐘數(shù)據(jù)恢復(fù)34、35以延遲同步電路(DLL)10的輸出信號作為時鐘信號接收，使數(shù)據(jù)和時鐘信號同步，并將信號輸出到多路復(fù)用器36，其中，該延遲同步電路(DLL)10接收來自振蕩器5的輸出信號(Fr)而生成信號。多路復(fù)用器36對解碼器37輸出所選擇的信號，解碼器37進行信號處理，對并串行轉(zhuǎn)換器38輸出信號。并串行轉(zhuǎn)換器38將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)輸出到鏈接層4。
在該半導(dǎo)體集成電路器件(USB物理層)6中，生成時鐘數(shù)據(jù)恢復(fù)的時鐘的延遲同步電路優(yōu)選為上述實施方式1～4所述的延遲同步電路。
圖27表示使用了上述實施方式1～4的延遲同步電路的DVD驅(qū)動器用LSI的結(jié)構(gòu)。
本實施方式5的半導(dǎo)體集成電路器件(LSI)6例如為DVD驅(qū)動器用LSI，具有記錄再現(xiàn)部的邏輯電路(LOGIC)61和收發(fā)部(ATAPI)62，從主機(HOST)9輸出的發(fā)送信號(TX)通過信號收發(fā)部62輸入到邏輯電路61內(nèi)的邏輯電路611。由邏輯電路611將進行了信號處理的發(fā)送信號通過拾取器(Pick-up)8寫入介質(zhì)7。在此，邏輯電路611以延遲同步電路10生成的時鐘為動作時鐘進行動作。該延遲同步電路10進行動作，輸入振蕩器5的輸出信號(Fr)而生成所希望的信號，優(yōu)選為上述實施方式1～4所述的延遲同步電路。
以上，根據(jù)該實施方式具體地說明了本發(fā)明人所作出的發(fā)明，無需贅言，本發(fā)明不限于上述實施方式，在不脫離其主旨的范圍內(nèi)可以進行各種變更。
根據(jù)上述各實施方式，可達到如下效果(1)能夠避免延遲同步環(huán)路的誤動作；(2)能夠在相同時刻將基準信號(Fr)輸入到相位比較器和延遲線；(3)能夠不發(fā)生穩(wěn)態(tài)相位誤差地得到所希望的輸出信號。
本發(fā)明的上述各實施方式有效適用于半導(dǎo)體裝置、電子設(shè)備等。
權(quán)利要求
1.一種延遲同步電路，其特征在于，包括相位比較器；以及延遲線，根據(jù)上述相位比較器的輸出來改變施加給基準信號的延遲時間，將延遲后的基準信號作為輸出信號輸出，并且將上述輸出信號作為反饋信號施加給上述相位比較器，對上述相位比較器輸入上述基準信號、來自上述延遲線的上述反饋信號、控制上述相位比較器進行的上述基準信號和上述反饋信號的相位比較動作的開始時刻的控制信號，輸入到上述延遲線的上述基準信號的時序與輸入到上述相位比較器的上述基準信號的時序大致相同。
2.根據(jù)權(quán)利要求1所述的延遲同步電路，其特征在于上述控制電路是輸入上述基準信號，輸出上述控制信號的電路。
3.根據(jù)權(quán)利要求2所述的延遲同步電路，其特征在于上述控制電路包括計數(shù)器，由上述計數(shù)器對上述基準信號的邊沿進行計數(shù)，在上述計數(shù)器的計數(shù)值達到設(shè)定值之前，作為上述控制信號輸出上述相位比較器不進行動作的設(shè)定信號，在上述計數(shù)器的計數(shù)值達到了上述設(shè)定值之后，作為上述控制信號輸出上述相位比較器進行動作的設(shè)定信號。
4.根據(jù)權(quán)利要求2所述的延遲同步電路，其特征在于上述控制電路包括脈沖發(fā)生器，當檢測到上述基準信號的最初的上升沿時，由上述脈沖發(fā)生器生成脈沖，作為上述控制信號輸出上述脈沖，由上述脈沖使上述相位比較器的動作復(fù)位，其后作為上述控制信號輸出上述相位比較器進行動作的設(shè)定信號。
5.根據(jù)權(quán)利要求2所述的延遲同步電路，其特征在于上述控制電路還輸入有上述反饋信號。
6.一種延遲同步電路，其特征在于，包括延遲同步環(huán)路；以及控制電路，輸出對上述延遲同步環(huán)路的動作進行控制的控制信號，上述延遲同步環(huán)路輸入基準信號和上述控制信號，輸出輸出信號，上述控制電路是輸入上述基準信號，輸出上述控制信號的電路。
7.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述控制電路包括計數(shù)器，由上述計數(shù)器對上述基準信號的邊沿進行計數(shù)，在上述計數(shù)器的計數(shù)值達到設(shè)定值之前，作為上述控制信號輸出上述延遲同步環(huán)路不進行動作的設(shè)定信號，在上述計數(shù)器的計數(shù)值達到了上述設(shè)定值之后，作為上述控制信號輸出上述延遲同步環(huán)路進行動作的設(shè)定信號。
8.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述控制電路包括脈沖發(fā)生器，當檢測到上述基準信號的最初的上升沿時，由上述脈沖發(fā)生器生成脈沖，作為上述控制信號輸出上述脈沖，由上述脈沖使上述延遲同步環(huán)路的動作復(fù)位，其后作為上述控制信號輸出上述延遲同步環(huán)路進行動作的設(shè)定信號。
9.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述控制電路還輸入有上述輸出信號。
10.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述延遲同步環(huán)路還輸出反饋信號，上述反饋信號輸入到上述控制電路。
11.根據(jù)權(quán)利要求9所述的延遲同步電路，其特征在于上述控制電路包括異或邏輯電路和計數(shù)器，上述異或邏輯電路輸入上述基準信號和上述輸出信號，上述異或邏輯電路的輸出被輸入到上述計數(shù)器，由上述計數(shù)器對上述異或邏輯電路的輸出進行計數(shù)，在上述計數(shù)器的計數(shù)值達到設(shè)定值之前，作為上述控制信號輸出上述延遲同步環(huán)路不進行動作的設(shè)定信號，在上述計數(shù)器的計數(shù)值達到了上述設(shè)定值之后，作為上述控制信號輸出上述延遲同步環(huán)路進行動作的設(shè)定信號。
12.根據(jù)權(quán)利要求10所述的延遲同步電路，其特征在于上述控制電路包括異或邏輯電路和計數(shù)器，上述異或邏輯電路輸入上述基準信號和上述反饋信號，上述異或邏輯電路的輸出被輸入到上述計數(shù)器，由上述計數(shù)器對上述異或邏輯電路的輸出進行計數(shù)，在上述計數(shù)器的計數(shù)值達到設(shè)定值之前，作為上述控制信號輸出上述延遲同步環(huán)路不進行動作的設(shè)定信號，在上述計數(shù)器的計數(shù)值達到了上述設(shè)定值之后，作為上述控制信號輸出上述延遲同步環(huán)路進行動作的設(shè)定信號。
13.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述延遲同步環(huán)路還輸入有等待信號，上述控制電路還輸入有上述等待信號。
14.根據(jù)權(quán)利要求13所述的延遲同步電路，其特征在于上述控制電路包括微調(diào)寄存器和延遲電路，上述修正寄存器將微調(diào)信號輸出到上述延遲電路，上述延遲電路輸入上述等待信號和上述微調(diào)信號，輸出上述控制信號，上述延遲電路將由上述微調(diào)信號使上述等待信號延遲了預(yù)定時間的信號作為上述控制信號輸出。
15.根據(jù)權(quán)利要求6所述的延遲同步電路，其特征在于上述延遲同步環(huán)路包括相位比較器，上述基準信號、上述輸出信號、以及上述控制信號輸入到上述相位比較器，上述相位比較器根據(jù)上述控制信號比較上述基準信號和上述輸出信號的相位。
16.一種半導(dǎo)體集成電路器件，其特征在于，包括延遲同步電路和邏輯電路，上述延遲同步電路具有延遲同步環(huán)路、和輸出對上述延遲同步環(huán)路的動作進行控制的控制信號的控制電路，上述邏輯電路輸入上述延遲同步電路的輸出信號，上述延遲同步環(huán)路輸入基準信號和上述控制信號，輸出輸出信號，上述控制電路是輸入上述基準電路，輸出上述控制電路的電路。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路器件，其特征在于上述控制電路包括計數(shù)器，由上述計數(shù)器對上述基準信號的邊沿進行計數(shù)，在上述計數(shù)器的計數(shù)值達到設(shè)定值之前，作為上述控制信號輸出上述延遲同步環(huán)路不進行動作的設(shè)定信號，在上述計數(shù)器的計數(shù)值達到了上述設(shè)定值之后，作為上述控制信號輸出上述延遲同步環(huán)路進行動作的設(shè)定信號。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路器件，其特征在于上述控制電路包括脈沖發(fā)生器，當檢測到上述基準信號的最初的上升沿時，由上述脈沖發(fā)生器生成脈沖，作為上述控制信號輸出上述脈沖，由上述脈沖使上述延遲同步環(huán)路的動作復(fù)位，其后作為上述控制信號輸出上述延遲同步環(huán)路進行動作的設(shè)定信號。
19.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路器件，其特征在于上述控制電路還輸入有上述輸出信號。
20.根據(jù)權(quán)利要求16所述的半導(dǎo)體集成電路器件，其特征在于上述延遲同步環(huán)路還輸出反饋信號，上述反饋信號輸入到上述控制電路。
全文摘要
本發(fā)明提供一種在延遲同步電路中，能夠不會發(fā)生穩(wěn)態(tài)相位誤差地避免延遲同步環(huán)路的誤動作的技術(shù)。在延遲同步電路中，除了設(shè)有延遲同步環(huán)路(1)之外，還設(shè)有控制電路(2)，在延遲同步環(huán)路(1)的相位比較中，從控制電路(2)對延遲同步環(huán)路(1)輸出控制信號(S)，以使基準信號(Fr)和輸出信號(Fo)的相位比較的對應(yīng)關(guān)系錯開設(shè)定周期的量。
文檔編號H03K5/14GK101039108SQ200610156668
公開日2007年9月19日 申請日期2006年12月30日 優(yōu)先權(quán)日2006年3月13日
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