專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用與外部電源電壓不同的內(nèi)部電源電壓的半導(dǎo)體集成電路，特別是涉及在內(nèi)部使用的電壓比外部電源低的半導(dǎo)體集成電路。
背景技術(shù)：
在以往的半導(dǎo)體集成電路中，是將外部供給的電壓降壓后產(chǎn)生內(nèi)部電壓，將采用該內(nèi)部電壓作為MOS晶體管運(yùn)行電壓的技術(shù)用于含有微小的MOS晶體管的半導(dǎo)體集成電路。圖5所示就是以往的半導(dǎo)體集成電路的電源降壓電路周?chē)臉?gòu)成。
其中具有運(yùn)行時(shí)用電源降壓電路50、待機(jī)時(shí)用電源降壓電路51、MOS電路組52、VREF發(fā)生電路53、緩沖器54。
電源降壓電路接收供給芯片的外部電源電壓VDDext，產(chǎn)生VDDext低的內(nèi)部電源電壓VDDint，該內(nèi)部電源電壓VDDint通過(guò)內(nèi)部電源線IPL供給芯片內(nèi)的MOS電路組52。MOS電路組52含有一個(gè)或多個(gè)MOS晶體管，例如，相當(dāng)于反相器電路、NAND電路等一般的CMOS電路及存儲(chǔ)單元等。
這里，外部電源電壓VDDext因半導(dǎo)體集成電路的芯片規(guī)格而不同，比如，使用2.5V或1.8V。而且，內(nèi)部電源電壓VDDint因半導(dǎo)體集成電路的設(shè)計(jì)規(guī)格而不同，例如，在規(guī)格為0.1μm的半導(dǎo)體集成電路中使用1.2V左右的電源電壓。
芯片的運(yùn)行狀態(tài)及待機(jī)狀態(tài)，由指示從芯片供給待機(jī)狀態(tài)的待機(jī)控制信號(hào)STBY選擇。也就是說(shuō)，待機(jī)控制信號(hào)STBY低時(shí)為運(yùn)行狀態(tài)和高時(shí)為待機(jī)狀態(tài)。
運(yùn)行時(shí)·待機(jī)時(shí)用電源降壓電路50、51分別是由輸出用P型MOS晶體管55、56；電阻分割內(nèi)部電源電壓VDDint的電阻元件57、58、59、60以及第1運(yùn)算放大器61、第2運(yùn)算放大器62構(gòu)成的。
第1運(yùn)算放大器61和第2運(yùn)算放大器62，因?yàn)榉答伩刂戚敵鯬型MOS晶體管55、56使將內(nèi)部電源電壓VDDint電阻分割后的節(jié)點(diǎn)FA、FB的電位與VREF等值，所以不受外部電源電壓VDDext的電平影響，輸出恒定的內(nèi)部電源電壓VDDint。
運(yùn)行時(shí)·待機(jī)時(shí)用電源降壓電路50、51使用分割電阻及運(yùn)算放大器61、62，設(shè)定了向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint。也就是說(shuō)，運(yùn)行時(shí)·待機(jī)時(shí)用電源降壓電路50、51各自將經(jīng)電阻分割后的內(nèi)部電源電壓VDDint的電位加到運(yùn)算放大器61、62的正輸入端，將VREF發(fā)生電路53的輸出加到運(yùn)算放大器61、62的負(fù)輸入端。
運(yùn)行時(shí)用電源降壓電路50，在對(duì)內(nèi)部電源電壓VDDint具有很大電流驅(qū)動(dòng)力的同時(shí)，降壓電路自身的消耗電流也很大。因?yàn)橐髮⒋龣C(jī)時(shí)全部芯片的消耗電流抑制得很小，所以使用待機(jī)控制信號(hào)STBY，使運(yùn)行時(shí)用電源降壓電路50停止，僅使待機(jī)時(shí)用降壓電路51運(yùn)轉(zhuǎn)起來(lái)。待機(jī)時(shí)用降壓電路51的供給內(nèi)部電源電壓VDDint的MOS電路組52在待機(jī)時(shí)停止，所以電流驅(qū)動(dòng)力小，故降壓電路自身的消耗電流也很小。運(yùn)行時(shí)·待機(jī)時(shí)用電源降壓電路50、51各自以標(biāo)準(zhǔn)電壓VREF為基準(zhǔn)，產(chǎn)生同一電位的內(nèi)部電源電壓VDDint。也就是說(shuō)，運(yùn)行時(shí)用電源降壓電路50向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint的電壓與待機(jī)時(shí)用電源降壓電路51向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint的電壓相等。而且，運(yùn)行時(shí)，上述兩個(gè)運(yùn)行時(shí)用電源降壓電路50和待機(jī)時(shí)用電源降壓電路51同時(shí)運(yùn)轉(zhuǎn)。
上述以往的半導(dǎo)體集成電路，具有以下問(wèn)題。
隨著使用在半導(dǎo)體集成電路中的晶體管的微小化，MOS晶體管柵極絕緣膜薄膜化，近年來(lái)，MOS晶體管的柵極漏電流成為芯片的待機(jī)電流降低的障礙而引起關(guān)注。
例如，設(shè)計(jì)規(guī)格為0.15μm，柵極絕緣膜厚度約為3.5μm。設(shè)計(jì)規(guī)格為0.1μm，柵極絕緣膜厚度約為2μm。如果是0.15μm的規(guī)格，柵極漏電流就不會(huì)出現(xiàn)問(wèn)題，但如果是0.1μm的規(guī)格，那將有必要使柵極漏電流減小。
在這里，用圖6來(lái)說(shuō)明設(shè)計(jì)規(guī)格為0.1μm的MOS晶體管的柵極漏電流的電壓及電流特性。如圖7所示，通過(guò)連接MOS晶體管的半導(dǎo)體襯底65、源極66、漏極67及柵極69，組成MOS電容，然后，如圖6所示，振蕩柵極電壓，使每單位柵極面積的柵極泄露電流(從柵極經(jīng)柵極絕緣膜流向電路板的電流)Ig呈曲線化分布。在圖7中，對(duì)半導(dǎo)體襯底65、源極66、以及漏極67加入相同的接地電位。
在半導(dǎo)體襯底65上，通過(guò)柵極絕緣膜68，形成柵極69，向該柵極69加入柵極電壓Vg。在這樣的狀態(tài)下，從柵極69流向半導(dǎo)體襯底65的柵極泄露電流Ig的測(cè)定結(jié)果，如圖6所示。
在這里，因?yàn)樵O(shè)計(jì)規(guī)格為0.1μmMOS晶體管在電源電壓為1.2V下運(yùn)行，所以從圖6便可得知，這種情況下的柵極泄露電流為每1μm2的柵極氧化膜為1nA。
例如，因?yàn)楫?dāng)代的36M比特的低消耗功率SRAM芯片的總柵極面積為100Kμm2的順序，所以全部芯片的柵極泄露電流可達(dá)到100μA。在實(shí)際情況下，因?yàn)榈拖墓β蔛RAM芯片的待機(jī)電流規(guī)格在100μA以下，所以當(dāng)今，只依靠柵極泄露電流滿(mǎn)足待機(jī)電流規(guī)格是非常困難的。而且，由于加工工藝的誤差，各芯片上柵極絕緣膜的厚度也不同，從而使柵極泄露電流的大小各異，形成滿(mǎn)足待機(jī)電流和未滿(mǎn)足待機(jī)電流規(guī)格的產(chǎn)品混雜在一起制造的情況。
另外，雖然因外部電壓下降，可能滿(mǎn)足待機(jī)電流規(guī)格，但那時(shí)，就必須在半導(dǎo)體芯片外部準(zhǔn)備與正常電源不同的電位，這樣就使組裝半導(dǎo)體集成電路的系統(tǒng)變得非常復(fù)雜。
如上所述，在待機(jī)狀態(tài)時(shí)向芯片內(nèi)供給與運(yùn)行時(shí)電平相同的內(nèi)部電源電壓VDDint的現(xiàn)有例子中，隨著MOS晶體管的微小化，因柵極泄露電流而使控制待機(jī)電流成為難題。
本發(fā)明就是以解決上述現(xiàn)有技術(shù)的問(wèn)題為目的的。

發(fā)明內(nèi)容
為了解決上述問(wèn)題，根據(jù)本發(fā)明的半導(dǎo)體集成電路，包括電源降壓電路，供給電源電壓，根據(jù)表示是處于運(yùn)行中，還是處于待機(jī)狀態(tài)的；待機(jī)控制信號(hào)來(lái)進(jìn)行控制。是當(dāng)所述待機(jī)控制信號(hào)顯示運(yùn)行中時(shí)，向內(nèi)部電源線輸出比所述電源電壓低的第1內(nèi)部電源電壓；當(dāng)所述待機(jī)控制信號(hào)顯示待機(jī)狀態(tài)時(shí)，向所述內(nèi)部電源線輸出比第1內(nèi)部電源電壓低的第2內(nèi)部電源電壓，MOS電路組，包含由所述內(nèi)部電源線供給所述第1或所述第2內(nèi)部電源電壓，使一個(gè)或多個(gè)MOS晶體管運(yùn)行。
根據(jù)本發(fā)明的是一種半導(dǎo)體集成電路，其特征在于包括提供電源電壓，向內(nèi)部電源線輸出比所述電源電壓低的內(nèi)部電源電壓的電壓降壓回路；包含從所述內(nèi)部電源線提供所述內(nèi)部電源電壓進(jìn)行運(yùn)行的一個(gè)或多個(gè)MOS晶體管的MOS回路組；同時(shí)由所述電源降壓回路，推斷出流向上述MOS電路組的柵極泄露電流值，隨著這種柵極泄露電流值的增大，使得所述內(nèi)部電源電壓變低。


圖1表示本發(fā)明的第1實(shí)施例的半導(dǎo)體集成電路的電路。
圖2A表示本發(fā)明第1實(shí)施例的第1運(yùn)算放大器的電路標(biāo)記圖。
圖2B表示本發(fā)明第1實(shí)施例的第1運(yùn)算放大器的電路圖。
圖3A表示本發(fā)明第1實(shí)施例的第2運(yùn)算放大器的電路標(biāo)記圖。
圖3B表示本發(fā)明第1實(shí)施例的第2運(yùn)算放大器的電路圖。
圖4本發(fā)明第2實(shí)施例的待機(jī)時(shí)用VREF發(fā)生電路及本發(fā)明第3實(shí)施例的VREF發(fā)生電路的電路圖。
圖5表示現(xiàn)有的半導(dǎo)體集成電路的電路圖。
圖6顯示柵極泄露電流與柵極電壓依賴(lài)性的電流電壓特性圖。
圖7顯示圖6中的柵極泄露電流的測(cè)定方法的圖。
圖8表示本發(fā)明的第3實(shí)施例的半導(dǎo)體集成電路的電路圖。
具體實(shí)施例方式
下面，參照附圖，對(duì)本發(fā)明的具體實(shí)施例加以說(shuō)明，在下面的附圖中，相同或相應(yīng)部分，標(biāo)以相同或相應(yīng)的附圖標(biāo)記。
(第1實(shí)施例)用圖1至圖3B說(shuō)明第1實(shí)施例的半導(dǎo)體集成電路。
圖1是本實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。在這里，運(yùn)行時(shí)用電源降壓電路1與待機(jī)時(shí)用電源降壓電路2共同通過(guò)內(nèi)部電源線IPL向半導(dǎo)體集成電路內(nèi)的MOS電路組3供給內(nèi)部電源電壓VDDint。MOS電路組3中含有一個(gè)或多個(gè)MOS晶體管，供給內(nèi)部電源電壓VDDint的內(nèi)部電源線IPL與接地電位相連接。也就是說(shuō)，MOS電路組3中的MOS晶體管，是基于從內(nèi)部電源線IPL供給的內(nèi)部電源電壓VDDint運(yùn)轉(zhuǎn)的。
該MOS電路組3也可以包含除MOS晶體管以外的，一個(gè)或多個(gè)電路元件。在本實(shí)施例中，來(lái)自?xún)?nèi)部電源線IPL的內(nèi)部電源電壓VDDint被供給MOS電路組3中的至少部分MOS晶體管的柵極。而且，必要時(shí)，還向至少部分MOS晶體管的源極或漏極供給內(nèi)部電源電壓VDDint。并且，內(nèi)部電源電壓VDDint最好也向必要時(shí)設(shè)置的電路元件供給。
運(yùn)行時(shí)用電源降壓電路1含有輸入外部電源電壓VDDext的運(yùn)行時(shí)用VREF發(fā)生電路4；該運(yùn)行時(shí)用VREF發(fā)生電路4的輸出VREF向負(fù)輸入端輸入、輸入外部電源電壓VDDext的第1運(yùn)算放大器5；輸入該第1運(yùn)算放大器5的輸出，向源極輸入外部電源電壓VDDext的第1P型MOS晶體管6；一端與該第1P型MOS晶體管6的漏極連接的第1電阻元件7；一端與該第1電阻元件7的另一端連接，另一端接地的第2電阻元件8。
在這里，第1電阻元件7與第2電阻元件8的連接節(jié)點(diǎn)，接在第1運(yùn)算放大器5的正輸入端。而且，通過(guò)半導(dǎo)體集成電路上設(shè)置的緩沖器9，向第1運(yùn)算放大器5輸入待機(jī)控制信號(hào)STBY。該緩沖器9是由反相器構(gòu)成的。在本實(shí)施例中，運(yùn)行時(shí)，待機(jī)控制信號(hào)STBY變?yōu)榈碗娖?，為此，由緩沖器9向第1運(yùn)算放大器5的輸出變?yōu)楦唠娖?。另一方面，在待機(jī)時(shí)，待機(jī)控制信號(hào)STBY變?yōu)楦唠娖剑瑸榇?，從緩沖器9向第1運(yùn)算放大器5的輸出變?yōu)榈碗娖健?br> 該運(yùn)行時(shí)用電源降壓電路1，將第1P型MOS晶體管6的漏極與第1電阻元件7間的節(jié)點(diǎn)作為輸出節(jié)點(diǎn)，向MOS電路組3的MOS晶體管供給內(nèi)部電源電壓VDDint。但是，在待機(jī)時(shí)，當(dāng)從緩沖器9向第1運(yùn)算放大器5的輸出變?yōu)榈碗娖綍r(shí)，第1運(yùn)算放大器5的輸出被固定在高電平，第1P型MOS晶體管6變?yōu)榻刂範(fàn)顟B(tài)。為此，從運(yùn)行時(shí)用電源降壓電路1向內(nèi)部電源線IPL的內(nèi)部電源電壓VDDint的輸出消失。
待機(jī)時(shí)用電源降壓電路2含有輸入外部電源電壓VDDext的待機(jī)時(shí)用VREF發(fā)生電路10；將作為該待機(jī)時(shí)用VREF發(fā)生電路10輸出的基準(zhǔn)電壓VREFSTBY向負(fù)輸入端輸入、輸入外部電源電壓VDDext的第2運(yùn)算放大器11；輸入該第2運(yùn)算放大器11的輸出、向源極輸入外部電源電壓VDDext的第2P型MOS晶體管12。
將該第2P型MOS晶體管12的漏極，作為待機(jī)時(shí)用電源降壓電路2的輸出節(jié)點(diǎn)，通過(guò)內(nèi)部電源線IPL，向MOS電路組3的MOS晶體管供給內(nèi)部電源電壓VDDint。而且，第2P型MOS晶體管12的漏極，與第2運(yùn)算放大器11的正輸入端連接。
象這樣，將VREF發(fā)生電路分離為運(yùn)行時(shí)用及待機(jī)時(shí)用，而且，在待機(jī)時(shí)用降壓電路2中，待機(jī)時(shí)用VREF發(fā)生電路10，將柵極泄露電流減低到期望值的內(nèi)部電源電壓VDDint的電位生成為基準(zhǔn)電壓VREFSTBY，供給反饋用的第2運(yùn)算放大器11。也就是說(shuō)，本實(shí)施例中，基準(zhǔn)電壓VREFSTBY是預(yù)先設(shè)定的固定的值。而且，在待機(jī)時(shí)用電源降壓電路2中，因?yàn)闆](méi)有將內(nèi)部電源電壓VDDint進(jìn)行電阻分割，而直接與標(biāo)準(zhǔn)電壓VREFSTBY同時(shí)向第2運(yùn)算放大器11輸入，所以通過(guò)反饋控制，使得內(nèi)部電源電壓VDDint與基準(zhǔn)電壓的電位等值。
另外，在本實(shí)施例中，所謂的“運(yùn)行時(shí)”，是顯示MOS電路組3進(jìn)行正常電路運(yùn)轉(zhuǎn)的狀態(tài)，所謂“待機(jī)時(shí)”是顯示MOS電路組3不進(jìn)行正常的電路運(yùn)轉(zhuǎn)，正在等待下一個(gè)正常運(yùn)轉(zhuǎn)的狀態(tài)。例如，本實(shí)施例中的半導(dǎo)體集成電路在被搭載到信息終端時(shí)，在用戶(hù)超過(guò)所定時(shí)間未操作該信息末端時(shí)，該半導(dǎo)體集成電路將進(jìn)入待機(jī)狀態(tài)。
待機(jī)時(shí)用電源降壓電路2輸出比運(yùn)行時(shí)用電源降壓電路1的輸出低的電壓。若使待機(jī)時(shí)的內(nèi)部電源電壓VDDint降低，就要減小與內(nèi)部電源電壓VDDint相對(duì)應(yīng)的柵極電壓，為此，如圖6示出的柵極電壓與柵極泄露電流的關(guān)系，柵極泄露電流急劇減少。
在這里，內(nèi)部電源電壓VDDint不是越低越好，過(guò)分低時(shí)，可對(duì)供給內(nèi)部電源電壓VDDint的MOS電路組3的運(yùn)轉(zhuǎn)產(chǎn)生壞的影響。也就是說(shuō)，當(dāng)MOS電路組3中含有SRAM存儲(chǔ)單元等時(shí)，如果不供給一定值以上的電壓，就會(huì)形成數(shù)據(jù)無(wú)法保存而消失的局面。為此，有必要將內(nèi)部電源電壓VDDint設(shè)定成對(duì)MOS電路組3的運(yùn)行無(wú)不良影響的低電壓。
在圖1所示的半導(dǎo)體集成電路中，運(yùn)行時(shí)，待機(jī)控制信號(hào)的STBY變?yōu)榈碗娖?，從運(yùn)行時(shí)電源降壓電路1向內(nèi)部電源線IPL供給高的內(nèi)部電源電壓VDDint。也就是說(shuō)，在運(yùn)行時(shí)，向MOS電路組3供給的內(nèi)部電源電壓VDDint，為了使MOS電路組3正常運(yùn)轉(zhuǎn)，將變?yōu)楸匾母唠妷骸＿\(yùn)行時(shí)，雖然也從待機(jī)時(shí)用電源降壓電路2向內(nèi)部電源線IPL輸出低的內(nèi)部電源電壓VDDint，但因?yàn)檫\(yùn)行時(shí)用電源降壓電路1具有比待機(jī)時(shí)用電源降壓電路2大的電流驅(qū)動(dòng)力，所以?xún)?nèi)部電源線IPL將維持在高的內(nèi)部電源電壓VDDint。
待機(jī)狀態(tài)時(shí)，待機(jī)控制信號(hào)STBY變?yōu)楦唠娖剑瑳](méi)有從運(yùn)轉(zhuǎn)用電源降壓電路1向內(nèi)部電源線IPL供給高的內(nèi)部電源電壓VDDint。為此，內(nèi)部電源線IPL將維持在從待機(jī)時(shí)用電源降壓電路2供給的低的內(nèi)部電源電壓VDDint。
其次，對(duì)第1運(yùn)算放大器5和第2運(yùn)算放大器11的具體構(gòu)成加以說(shuō)明。在圖1中，用于運(yùn)行時(shí)用電源降壓電路1的第1運(yùn)算放大器5，其構(gòu)成如圖2A及圖2B所示。且用于待機(jī)時(shí)用電源降壓電路2的第2運(yùn)算放大器11，其構(gòu)成如圖3A及圖3B所示。
在圖2A中展示了第1運(yùn)算放大器5的輸入與輸出關(guān)系。也就是說(shuō)，圖1中的標(biāo)準(zhǔn)電壓VREF用信號(hào)INA表示，緩沖器9的輸出用信號(hào)EN表示，來(lái)自?xún)蓚€(gè)電阻元件7、8中間節(jié)點(diǎn)的輸入用信號(hào)INB表示，向第1P型MOS晶體管6的柵極的輸出用信號(hào)OUT表示。
在圖2B中，展示了如圖2A所示的第1運(yùn)算放大器5的一個(gè)具體電路構(gòu)成的例子。也就是說(shuō)，向柵極輸入信號(hào)EN、向源極輸入外部電源電壓VDDext的第3P型MOS晶體管15的漏極上連接向源極輸入外部電源電壓VDDext的第4P型MOS晶體管16的漏極和柵極。
在該第4P型MOS晶體管16的柵極和漏極上，連接著第5P型MOS晶體管17的柵極，在它的源極上輸入外部電源電壓VDDext。
在該第5P型MOS晶體管17的漏極上，連接著第6P型MOS晶體管18的漏極，在它的源極上輸入外部電源電壓VDDext，在它的柵極上輸入信號(hào)EN。
而且，第5P型MOS晶體管17以及第6P型MOS晶體管18的漏極將成為第1運(yùn)算放大器5的輸出節(jié)點(diǎn)OUT。
第3P型MOS晶體管15的漏極、第4P型MOS晶體管16的漏極及柵極、第5P型MOS晶體管17的柵極上連接第1N型MOS晶體管19的漏極，向其柵極輸入信號(hào)INB。
另外，在輸出節(jié)點(diǎn)OUT上，連接第2N型MOS晶體管20的漏極，在其柵極輸入信號(hào)INA。
在第1N型MOS晶體管19及第2N型MOS晶體管20的各自的源極上，連接有作為電流源晶體管的第3N型MOS晶體管21的漏極。在該第3N型MOS晶體管21的柵極上輸入信號(hào)EN，其源極接地。
在圖3A中展示了第2運(yùn)算放大器11的輸入及輸出關(guān)系。也就是說(shuō)，用信號(hào)INA表示來(lái)自待機(jī)時(shí)用VREF發(fā)生電路10的基準(zhǔn)電壓VREFSTBY、用信號(hào)INB表示第2P型MOS晶體管12的漏極、用信號(hào)OUT表示向第2P型MOS晶體管12的柵極的輸出。
在圖3B中，展示了一個(gè)如圖3A所示的第2運(yùn)算放大器11的一個(gè)具體電路構(gòu)成的例子。也就是說(shuō)，具備各柵極相互連接、向各個(gè)源極輸入外部電源電壓VDDext的第7P型MOS晶體管22及第8P型MOS晶體管23。
在該第7P型MOS晶體管22的漏極上，連接第7P型MOS晶體管22的柵極以及第8P型MOS晶體管23的柵極。該第7P型MOS晶體管22的漏極又與第4N型MOS晶體管24的漏極連接。
向第4N型MOS晶體管24的柵極輸入信號(hào)INB。第8P型MOS晶體管23的漏極成為輸出節(jié)點(diǎn)OUT，連接第5N型MOS晶體管25的漏極。
第4N型MOS晶體管24的源極與第5N型MOS晶體管25的源極連接，連接第6N型MOS晶體管26的漏極。
向第6N型MOS晶體管26的柵極輸入外部電源電壓VDDext，其源極接地。
雖然圖2B所示的第1運(yùn)算放大器5及圖3B所示的第2運(yùn)算放大器11兩者都是電流反射鏡型的運(yùn)算放大器，但如圖2B所示的第1運(yùn)算放大器5在運(yùn)算放大器激勵(lì)信號(hào)EN為高電平時(shí)(運(yùn)行時(shí))，也就是待機(jī)控制信號(hào)STBY在低電平時(shí)激活。與此相對(duì)，當(dāng)運(yùn)算放大器激勵(lì)信號(hào)EN為低電平時(shí)(待機(jī)時(shí))，也就是待機(jī)控制信號(hào)STBY高電平時(shí)，第1運(yùn)算放大器5未被激活。也就是說(shuō)，運(yùn)算放大器激勵(lì)信號(hào)EN為低電平時(shí)，來(lái)自輸出節(jié)點(diǎn)的輸出OUT升高到外部電源電壓VDDext，形成作為電流源晶體管的第3N型MOS晶體管21截止，貫通電流被切斷的構(gòu)成。然后，來(lái)自輸出節(jié)點(diǎn)的輸出OUT變?yōu)橥獠侩娫措妷篤DDext(高電平，所以圖1的第1P型MOS晶體管6變?yōu)榻刂範(fàn)顟B(tài)，使從運(yùn)行時(shí)用電源降壓電路1，向內(nèi)部電源線IPL的電源供給消失。
這樣地，在第1運(yùn)算放大器5中，接在正電源上的晶體管的數(shù)量比較多，各晶體管的尺寸設(shè)定得也比較大，可流過(guò)更多的電流。
與此相對(duì)，在圖3B所示的第2運(yùn)算放大器11中，各晶體管的尺寸設(shè)定得比較小，就使得難以流過(guò)大電流。
根據(jù)本實(shí)施例，可以提供一種微細(xì)的半導(dǎo)體集成電路，待機(jī)時(shí)將內(nèi)部電源電壓設(shè)定為比運(yùn)行時(shí)電源電壓低的電壓，可降減柵漏產(chǎn)生的待機(jī)電流。
(第2實(shí)施例)在上述的第1實(shí)施例中，待機(jī)時(shí)用VREF發(fā)生電路10產(chǎn)生的基準(zhǔn)電壓VREFSTYB是具有預(yù)先設(shè)定值的固定值，但在第2實(shí)施例中，通過(guò)對(duì)應(yīng)于因制造工藝而引起的柵極泄露電流的波動(dòng)，也使待機(jī)時(shí)用VREF發(fā)生電路產(chǎn)生的基準(zhǔn)電壓變動(dòng)而不固定，由此，在待機(jī)時(shí)待機(jī)時(shí)用電源降壓電路2輸出的內(nèi)部電源電壓VDDint的電壓也變動(dòng)。
用圖4來(lái)說(shuō)明本發(fā)明第2實(shí)施例中具備半導(dǎo)體集成電路的待機(jī)時(shí)用VREF發(fā)生電路的構(gòu)成。而且，在本實(shí)施例中，半導(dǎo)體集成電路的整體構(gòu)成雖與圖1相同，但與圖1中待機(jī)時(shí)用VREF發(fā)生電路10的構(gòu)成及運(yùn)轉(zhuǎn)不同。
在圖4所示的待機(jī)時(shí)用VREF發(fā)生電路10A中，具有第3運(yùn)算放大器30。該第3運(yùn)算放大器30的構(gòu)成與第2運(yùn)算放大器11相同。該第3運(yùn)算放大器30的負(fù)輸入端與串聯(lián)連接的第3電阻元件RA31和第4電阻元件(標(biāo)準(zhǔn)電阻元件Rr)32的連接節(jié)點(diǎn)連接。也就是，第3電阻元件RA31和第4電阻元件Rr32之間的連接節(jié)點(diǎn)成為比較節(jié)點(diǎn)，輸出比較電壓VA。在該第3電阻元件RA31的一端，輸入第3運(yùn)算放大器30的輸出VC。
該第3運(yùn)算放大器30的輸出VC，又與第5電阻元件RB33的一端連接。該第5電阻元件RB33的電阻值設(shè)定為與第3電阻元件RA31的電阻值相等。
該第5電阻元件RB33的另一端，成為作為該待機(jī)時(shí)用VREF發(fā)生電路10A的輸出的基準(zhǔn)電壓VREFSTB的輸出節(jié)點(diǎn)。該第5電阻元件RB33的另一端，與柵極泄露電流監(jiān)視器用的偽MOS電容34的柵極連接。該柵極泄露電流監(jiān)視器用的偽MOS電容34，是由與MOS電路組3內(nèi)的MOS晶體管相同構(gòu)造的MOS晶體管構(gòu)成的。通過(guò)彼此連接該MOS晶體管的源極與漏極而構(gòu)成了MOS電容34。該柵極泄露電流監(jiān)視器用的偽MOS電容34的源極·漏極，與第4電阻元件(標(biāo)準(zhǔn)電阻元件Rr)32的另一端相連接并且接地。為此，可以根據(jù)MOS電容34的柵極泄露電流的值，推斷出流過(guò)MOS電路組3內(nèi)的晶體管的柵極泄露電流值。
另外，基準(zhǔn)電壓VREFTBY與第3運(yùn)算放大器30的正輸入端連接。
該待機(jī)時(shí)用VREF發(fā)生電路10A的工作，是將柵極泄露電流監(jiān)視器用的偽MOS電容34與基準(zhǔn)電阻元件Rr32的電阻值相等時(shí)的偽MOS電容34的柵極電位作為基準(zhǔn)電壓VREFTBY生成。
在這里，為使輸入第3運(yùn)算放大器30的負(fù)輸入端的比較電壓VA和輸入正輸入端的基準(zhǔn)電壓VREFTBY成為同電位，反饋控制第3運(yùn)算放大器30的輸出VC。因?yàn)榈?電阻元件RA31的電阻值與第5電阻元件RB33的電阻值相等，所以，當(dāng)比較電壓VA與基準(zhǔn)電壓VREFTBY同電位時(shí)，流過(guò)基準(zhǔn)電阻元件Rr32的電流IA與流過(guò)偽MOS電容34的電流IB也等值，基準(zhǔn)電阻Rr32與偽MOS電容34的電阻值相同。
在這里，假定全部芯片的柵極面積為100Kμm2、偽MOS電容34的面積為1Kμm2。柵極泄露電流與柵極的面積成正比，當(dāng)待機(jī)時(shí)的芯片全部的允許柵極泄露電流為10μA時(shí)，偽MOS電容34的允許柵極泄露電流為0.1μA。
因此，如果將圖4的基準(zhǔn)電阻Rr32定為與0.1μA的電流供給能力相對(duì)應(yīng)的10M□左右的話，就可使各芯片的工藝誤差得到補(bǔ)償，基準(zhǔn)電壓VREFTBY設(shè)定為長(zhǎng)期將偽MOS電容34的柵極泄露電流設(shè)定在0.1μA的一定值。此時(shí)，因?yàn)樵谌啃酒校瑢⒒鶞?zhǔn)電壓VREFTBY的電位作為內(nèi)部電源電壓VDDint供給，所以，柵極泄露電流被保持在10μA的一定值。
這里，當(dāng)將偽MOS電容34的柵極面積作為全部芯片的柵極面積的千分之一時(shí)，同時(shí)流經(jīng)基準(zhǔn)電阻Rr32及偽MOS電容34的電流變?yōu)榱鹘?jīng)全部芯片的柵極電流的千分之一。
而且，雖然在基準(zhǔn)電阻Rr32上，得到電阻的特性，但偽MOS電容34中卻顯示出非電阻性。因?yàn)榇嬖谶@種特性的差異，以基準(zhǔn)電阻元件Rr32和第3電阻元件RA31的連接節(jié)點(diǎn)上的比較電壓VA與偽MOS電容34的柵極和第5電阻元件RB33的連接節(jié)點(diǎn)上的基準(zhǔn)電壓VREFTBY相等的方式的輸出VC的電壓，應(yīng)根據(jù)第3運(yùn)算放大器30選擇、設(shè)定。
由此，當(dāng)流經(jīng)偽MOS電容34的柵極泄露電流的值大時(shí)，基準(zhǔn)電壓VREFTBY的電位變低，當(dāng)流經(jīng)偽MOS電容34的柵極泄露電流的值低時(shí)，基準(zhǔn)電壓VREFTBY的電位變高。若基準(zhǔn)電壓VREFTBY的電位變低，待機(jī)時(shí)用電源降壓電路2向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint的電壓也變低，若基準(zhǔn)電壓VREFTBY變高，待機(jī)時(shí)用電源降壓電路2向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint的電壓也變高。因此，根據(jù)流經(jīng)偽MOS電容34的柵極泄露電流的值，可推測(cè)流經(jīng)MOS電路組3內(nèi)的柵極泄露電流值，當(dāng)流經(jīng)MOS電路組3內(nèi)的柵極泄露電流值變大時(shí)，使待機(jī)時(shí)用電源降壓電路2向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint的電壓變低，相反，當(dāng)流經(jīng)MOS電路組3內(nèi)的柵極泄露電流值變小時(shí)，可使待機(jī)時(shí)用電源降壓電路2向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint的電壓變高?；蛘哒f(shuō)，推測(cè)流經(jīng)MOS電路組3內(nèi)的柵極泄露電流值，隨著該推測(cè)出的柵極泄露電流值的增大，可使上述內(nèi)部電源電壓變低。
在該實(shí)施例中的半導(dǎo)體集成電路中，因?yàn)槊繂挝粬艠O面積的柵極泄露電流為0.1nA，所以將作為內(nèi)部電源電壓VDDint的設(shè)定電壓的基準(zhǔn)電壓VREFTBY控制在約0.8V。也就是說(shuō)，在本實(shí)施例中，雖然運(yùn)行時(shí)的內(nèi)部電源電壓VDDint為1.2V，但在待機(jī)時(shí)，因柵極泄露電流降低，應(yīng)將其降至0.8V。
(第3實(shí)施例)本發(fā)明的第3實(shí)施例中，通過(guò)將上述第2實(shí)施例中的待機(jī)時(shí)用VREF發(fā)生電路10A適用于運(yùn)行時(shí)間VREF發(fā)生電路，根據(jù)偽MOS電容34的柵極泄露電流值來(lái)控制運(yùn)行時(shí)的內(nèi)部電源電壓VPPint的電壓。更詳細(xì)地說(shuō)明如下。
圖8為本實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。如圖8所示，本實(shí)施例的半導(dǎo)體集成電路的構(gòu)成，在從上述第一實(shí)施例的圖1結(jié)構(gòu)中省略待機(jī)時(shí)用電源降壓電路2的同時(shí)，配備了運(yùn)行時(shí)用及待機(jī)時(shí)用兩者兼用的電源降壓電路100。
而且，在電源降壓電路100中，將圖4中的待機(jī)時(shí)用VREF發(fā)生電路10A作為VREF發(fā)生電路110。該VREF發(fā)生電路110是根據(jù)偽MOS電容34的柵極泄露電流的值，替代標(biāo)準(zhǔn)電壓VREFTBY輸出標(biāo)準(zhǔn)電壓VREF。也就是說(shuō)，對(duì)應(yīng)于因制造工藝引起的偽MOS電容34的柵極泄露電流的電流值的誤差，標(biāo)準(zhǔn)電壓VREF改變。
具體地說(shuō)，當(dāng)偽MOS電容34的柵極泄露電流的值大時(shí)，基準(zhǔn)電壓VREF變低，當(dāng)偽MOS電容34的柵極泄露電流值低時(shí)，基準(zhǔn)電壓VREF變高。如圖8所示，該基準(zhǔn)電壓VREF向運(yùn)算放大器5的負(fù)輸入端輸入。
在運(yùn)算放大器5的正輸入端上，輸入被第1電阻元件7和第2電阻元件8電阻分割內(nèi)部電源電壓VPPint后的電壓Vr。因此，進(jìn)行反饋控制，使電壓Vr與基準(zhǔn)電壓VREF相等。
當(dāng)基準(zhǔn)電壓VREF低時(shí)，運(yùn)算放大器5的輸出OUT的電壓變高，從P型MOS晶體管6的源極流向漏極的電流變小。為此，電源降壓電路100向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint的電壓變低。也就是說(shuō)，供給MOS電路組3的內(nèi)部電源電壓VDDint的電壓變低，可使流經(jīng)MOS電路組3內(nèi)的MOS晶體管的柵極泄露電流變小。
另一方面，當(dāng)基準(zhǔn)電壓VREF高時(shí)，運(yùn)算放大器5的輸出OUT的電壓變低，從P型MOS晶體管6的源極流向漏極的電流變大。為此，電源降壓電路100向內(nèi)部電源線IPL輸出的內(nèi)部電源電壓VDDint的電壓變高。象這樣，因?yàn)殡m然向MOS電路組3供給的內(nèi)部電源電壓VDDint的電壓變高，但是，流經(jīng)MOS電路組3內(nèi)的MOS晶體管的柵極泄露電流沒(méi)有期望的大，所以，在整個(gè)的半導(dǎo)體集成電路中的柵極泄露電流也沒(méi)有期望的大。
這是因?yàn)?，制造工藝?dǎo)致柵極泄露電流值存在誤差，但是在一個(gè)半導(dǎo)體集成電路中的MOS晶體管之間，柵極泄露電流值傾向于相互匯聚。為此，當(dāng)偽MOS電容34的柵極泄露電流存在大的傾向時(shí)，認(rèn)為MOS電路組3內(nèi)的MOS晶體管也存在同樣的傾向，為使柵極泄露電流變小，將向MOS電路組3供給的內(nèi)部電源電壓VDDint的電壓變低。與此相應(yīng)，當(dāng)偽MOS電容34的柵極泄露電流存在小的傾向時(shí)，認(rèn)為MOS電路組3內(nèi)的MOS晶體管也存在同樣的傾向，可將向MOS電路組3內(nèi)供給的內(nèi)部電源電壓VDDint的電壓變高。
這樣，在本實(shí)施例中的半導(dǎo)體集成電路中，運(yùn)行時(shí)的MOS電路組3內(nèi)的柵極泄露電流值，將不受制造工藝誤差的影響而保持一定。也就是說(shuō)，可補(bǔ)償構(gòu)成半導(dǎo)體集成電路的每個(gè)半導(dǎo)體芯片的制造工藝誤差，提供消耗電流小的LSI。
特別是，本實(shí)施例的半導(dǎo)體集成電路柵極泄露電流占運(yùn)行時(shí)的整體消耗電流的比例高，適用于與運(yùn)轉(zhuǎn)速度相比較，更重視消耗電流大小的領(lǐng)域。
發(fā)明的效果本發(fā)明可提供一種半導(dǎo)體集成電路，其可補(bǔ)償各芯片的工藝誤差，并降低運(yùn)行時(shí)或待機(jī)時(shí)的全部芯片的柵極泄露電流。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于包括供給電源電壓，根據(jù)表示是處于運(yùn)行中還是處于待機(jī)狀態(tài)的待機(jī)控制信號(hào)來(lái)進(jìn)行控制的電源降壓電路，當(dāng)所述待機(jī)控制信號(hào)顯示運(yùn)行中時(shí)，向內(nèi)部電源線輸出比所述電源電壓低的第1內(nèi)部電源電壓；當(dāng)所述待機(jī)控制信號(hào)顯示待機(jī)狀態(tài)時(shí)，向所述內(nèi)部電源線輸出比該第1內(nèi)部電源電壓低的第2內(nèi)部電源電壓，以及MOS電路組，其包含從所述內(nèi)部電源線供給所述第1或所述第2內(nèi)部電源電壓并運(yùn)行的一個(gè)或多個(gè)MOS晶體管。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述電源降壓電路包括運(yùn)行時(shí)電源降壓回路，在運(yùn)行時(shí)，產(chǎn)生所述的第1內(nèi)部電源電壓，向所述內(nèi)部電源線輸出，當(dāng)處于待機(jī)狀態(tài)時(shí)，不輸出所述第1內(nèi)部電源電壓；以及待機(jī)時(shí)用電源降壓回路，當(dāng)處于待機(jī)狀態(tài)時(shí)，產(chǎn)生所述第2內(nèi)部電源電壓，向所述內(nèi)部電源線輸出。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于所述第2內(nèi)部電源電壓為預(yù)先設(shè)定的固定值。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其特征在于所述待機(jī)時(shí)用電源降壓回路，在動(dòng)作時(shí)也能產(chǎn)生所述第2內(nèi)部電源電壓并向所述內(nèi)部電源線輸出，并且所述運(yùn)行時(shí)用電源降壓電路的電流驅(qū)動(dòng)力比所述待機(jī)時(shí)用電源降壓電路的電流驅(qū)動(dòng)力要高。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于，所述待機(jī)時(shí)用電源降壓回路包括基準(zhǔn)電壓生成電路，其生成與所述第2內(nèi)部電源電壓相等的基準(zhǔn)電壓，和控制電路，其進(jìn)行反饋控制使上述內(nèi)部電源線的電壓與上述基準(zhǔn)電壓相等。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于所述第2內(nèi)部電源電壓是未預(yù)先設(shè)定的不固定值。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于所述待機(jī)時(shí)用電源降壓回路推斷流向所述MOS回路組的柵極泄露電流的值，隨著這種推斷出的柵極泄露電流的值的增大，所述第2內(nèi)部電源電壓變低。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于所述待機(jī)時(shí)用電源降壓回路處于運(yùn)行狀態(tài)也能產(chǎn)生第2內(nèi)部電源電壓并向所述的內(nèi)部電源線輸出，而且所述運(yùn)行時(shí)用電源降壓電路的電流驅(qū)動(dòng)力比所述待機(jī)時(shí)用電源降壓電路的電流驅(qū)動(dòng)力要高。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其特征在于所述待機(jī)狀態(tài)時(shí)用的電源降壓電路推斷流向所述MOS電路組的柵極泄露電流值，隨著這種推斷出的柵極泄露電流值的增大，所述第2內(nèi)部電源電壓變低。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于，所述待機(jī)時(shí)用電源降壓電路包括基準(zhǔn)電壓生成電路，生成根據(jù)所述推斷出的柵極泄露電流值而變化的基準(zhǔn)電壓，以及控制電路，進(jìn)行反饋控制，使得所述內(nèi)部電源線的電壓與所述基準(zhǔn)電壓相等。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其特征在于所述基準(zhǔn)電壓生成電路，具有源極與漏極相互連接的偽MOS晶體管，根據(jù)從所述偽MOS晶體管的柵極流向所述源極和漏極的柵極泄露電流的量，使所述基準(zhǔn)電壓產(chǎn)生變化。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路，其特征在于，所述基準(zhǔn)電壓生成電路包括其一端連接所述偽MOS晶體管的所述柵極、且所述一端與所述偽MOS晶體管之間的節(jié)點(diǎn)是輸出所述基準(zhǔn)電壓的輸出節(jié)點(diǎn)的第1電阻元件；具有與所述第1電阻元件的另一端相接的一端的第2電阻元件；具有與所述第2電阻元件的另一端連接的一端、和與所述偽MOS晶體管的所述源極和漏極連接的另一端，且所述一端與所述第2電阻元件的所述另一端之間的節(jié)點(diǎn)為輸出比較電壓的比較節(jié)點(diǎn)的第3電阻元件；以及將所述的輸出節(jié)點(diǎn)上的所述基準(zhǔn)電壓與所述比較節(jié)點(diǎn)上的所述比較電壓進(jìn)行比較，以使兩者相等的方式，向所述的第1電阻元件的另一端及所述第2電阻元件的一端供給電壓的比較供給回路。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路，其特征在于所述的第1電阻元件的電阻值與所述的第2電阻元件的電阻值相等。
全文摘要
一種半導(dǎo)體集成電路，可補(bǔ)償各芯片的工藝誤差，降低柵極泄露電流。其中具有電源降壓電路及MOS回路組。電源降壓回路供給電源電壓，根據(jù)顯示為運(yùn)行時(shí)還是待機(jī)時(shí)的待機(jī)控制信號(hào)進(jìn)行控制，當(dāng)待機(jī)控制信號(hào)顯示為運(yùn)行時(shí)，向內(nèi)部電源線輸出比電源電壓低的第1內(nèi)部電源電壓，當(dāng)待機(jī)控制信號(hào)顯示為待機(jī)時(shí)，向內(nèi)部電源線輸出比該第1內(nèi)部電源電壓還低的第2內(nèi)部電源電壓。MOS電路組含有供給第1內(nèi)部電源電壓或第2內(nèi)部電源電壓并運(yùn)行的一個(gè)或多個(gè)MOS晶體管。
文檔編號(hào)H03F1/30GK1655355SQ20051000788
公開(kāi)日2005年8月17日 申請(qǐng)日期2002年4月11日 優(yōu)先權(quán)日2001年4月11日
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