專利名稱：分?jǐn)?shù)分頻電路和使用它的數(shù)據(jù)傳輸裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及分?jǐn)?shù)分頻電路和使用其的數(shù)據(jù)傳輸裝置，尤其涉及適合于向高速通信用的數(shù)據(jù)傳輸裝置中供給多種時鐘的分?jǐn)?shù)分頻電路和使用其的數(shù)據(jù)傳輸裝置。
背景技術(shù)：
原來的高速接口電路由接收外部數(shù)據(jù)并對其進(jìn)行串并行變換的接收電路(RX)、對內(nèi)部數(shù)據(jù)進(jìn)行并串行變換并將其輸出的發(fā)送電路(TX)以及倍增來自外部的參照時鐘并將其提供給RX和TX的PLL構(gòu)成。在包括多個RX和TX成組構(gòu)成的信道的裝置中，通常用1個PLL一同向多個信道供給時鐘。但是，此時，不能按每個信道變更數(shù)據(jù)速度?？梢钥紤]用分頻電路對時鐘進(jìn)行分頻來變更數(shù)據(jù)速度，然而數(shù)據(jù)速度比并非整數(shù)的情況下是難以實現(xiàn)的。
作為分頻比(1/N)的N并非整數(shù)的分頻電路，圖5所示的電路是公知的分?jǐn)?shù)分頻電路。(參考專利文獻(xiàn)1)圖5的分?jǐn)?shù)分頻電路使用加法器等，電路規(guī)模增大。此外，作為使分頻比在時間上變化、進(jìn)行平均而得到希望的進(jìn)行了分?jǐn)?shù)分頻的輸出的結(jié)構(gòu)，終究不能用作供給需要占空比50％的波形的RX和TX的時鐘。因此，原來，如圖6(a)所示，按每個信道設(shè)置PLL，或者如圖6(b)所示，使多個信道共用2個PLL。
專利文獻(xiàn)1特開2001-251181號公報發(fā)明內(nèi)容原來的分?jǐn)?shù)分頻電路規(guī)模大，并非在時間上按一定分頻比動作。此外，原來的具有多個信道、可以按每個信道變更數(shù)據(jù)速度的數(shù)據(jù)傳輸裝置由于是具有多個PLL的結(jié)構(gòu)而使得電路規(guī)模增大，隨之而來的是出現(xiàn)功耗增大的缺點。
為解決上述問題，本發(fā)明的分?jǐn)?shù)分頻電路，其特征在于具有整數(shù)分頻電路，由多個主從觸發(fā)器構(gòu)成，并且以分頻比1/N(N是整數(shù))對時鐘信號進(jìn)行分頻；和邏輯電路，輸入從上述主從觸發(fā)器的主段和從段輸出的多個信號，輸出以分頻比2/N對上述時鐘信號進(jìn)行分頻而得到的占空比50％的信號。
其特征在于，上述邏輯電路中具有數(shù)據(jù)鎖存電路，該數(shù)據(jù)鎖存電路輸入從上述主從觸發(fā)器的主段或從段輸出的信號，使其與具有和上述倍增時鐘信號相同波形、不同相位的時鐘信號進(jìn)行同步并將其輸出。
本發(fā)明的數(shù)據(jù)傳輸裝置，其特征在于具有接收電路，對接收信號進(jìn)行串并行變換并將其輸出；發(fā)送電路，對發(fā)送信號進(jìn)行并串行變換并將其輸出；PLL，對參照時鐘信號進(jìn)行倍增并輸出倍增時鐘信號；以及分?jǐn)?shù)分頻電路，輸出以分頻比2/N(N是整數(shù))對上述倍增時鐘信號進(jìn)行分頻而得到的信號，上述分?jǐn)?shù)分頻電路具有整數(shù)分頻電路，由多個主從觸發(fā)器構(gòu)成，以分頻比1/N對上述倍增時鐘信號進(jìn)行分頻；和邏輯電路，輸入從上述主從觸發(fā)器的主段和從段輸出的多個信號，輸出以分頻比2/N(N是整數(shù))對上述倍增時鐘信號進(jìn)行分頻而得到的信號，上述接收電路和發(fā)送電路構(gòu)成為選擇地切換上述倍增時鐘信號和上述分?jǐn)?shù)分頻電路輸出的時鐘信號來進(jìn)行動作。
此外，其特征在于上述邏輯電路中具有數(shù)據(jù)鎖存電路，該數(shù)據(jù)鎖存電路輸入從上述主從觸發(fā)器的主段或從段輸出的信號，使其與具有和上述倍增時鐘信號不同相位的時鐘信號進(jìn)行同步并將其輸出。另外，其特征在于上述邏輯電路的輸出信號波形的占空比為50％。
另外，其特征在于上述整數(shù)分頻電路用于構(gòu)成分頻電路，該分頻電路對上述倍增時鐘信號進(jìn)行分頻并將其輸出到上述PLL的相位比較器。
此外，其特征在于，具有多個信道，其中將上述接收電路和發(fā)送電路的組作為1個信道，能夠按每個信道選擇上述倍增時鐘信號和上述分?jǐn)?shù)分頻電路輸出的時鐘信號。
由于作成將分?jǐn)?shù)分頻電路組裝到通常的分頻電路的一部分中的結(jié)構(gòu)，活用其輸出，因此以小面積、小功耗就可進(jìn)行數(shù)據(jù)傳輸裝置的時鐘數(shù)據(jù)恢復(fù)動作、多路復(fù)用動作以及多路分配動作。


圖1是表示本發(fā)明的實施例1的分?jǐn)?shù)分頻電路的結(jié)構(gòu)的圖；圖2是說明本發(fā)明實施例1的分?jǐn)?shù)分頻電路的動作的定時圖；圖3是表示本發(fā)明的實施例2的數(shù)據(jù)傳輸裝置的結(jié)構(gòu)的圖；圖4是表示本發(fā)明的實施例2的數(shù)據(jù)傳輸裝置的PLL和1/2.5分頻電路的結(jié)構(gòu)的圖；圖5是表示原來的分?jǐn)?shù)分頻電路的結(jié)構(gòu)的圖；圖6是表示原來的數(shù)據(jù)傳輸裝置的結(jié)構(gòu)的圖。
具體實施例方式
下面參考

本發(fā)明的實施例。圖1是表示實施例1的結(jié)構(gòu)的圖，圖2是說明其動作的定時圖。圖1的分?jǐn)?shù)分頻電路可從1/5分頻電路10的內(nèi)部節(jié)點B、內(nèi)部節(jié)點C、內(nèi)部節(jié)點D和內(nèi)部節(jié)點E取出信號，通過邏輯電路15處理，輸出1/2.5分頻時鐘信號。
1/5分頻電路10由主從觸發(fā)器1、2、3和NAND門4構(gòu)成。L1和L2、L3和L4、L5和L6分別是構(gòu)成主段和從段的數(shù)據(jù)鎖存器。邏輯電路15由數(shù)據(jù)鎖存器L7、L8和NAND門5、6、和7構(gòu)成。數(shù)據(jù)鎖存器L1～L7中，D是數(shù)據(jù)輸入端子，/Q是反轉(zhuǎn)信號輸出端子。
圖1的1/2.5分頻電路按0度、90度、180度、270度的4相時鐘動作。數(shù)據(jù)鎖存器L1、L3和L5中輸入0度的時鐘信號，數(shù)據(jù)鎖存器L7和L8中分別輸入90度和270度的時鐘信號。
接著使用圖2說明動作。圖2是表示圖1的分頻電路的各節(jié)點的信號波形的定時圖。1/5分頻電路的各節(jié)點A-F中相位和極性不同，但任何一個都得到具有時鐘信號的5倍的周期的信號。節(jié)點B和節(jié)點D的波形是相同波形、相位相差時鐘信號的1個周期的量的1/5分頻波形。若取用輸入90度的時鐘信號的數(shù)據(jù)鎖存器L7對節(jié)點D的波形進(jìn)行鎖存而得到的信號和節(jié)點B的信號的NAND，則在節(jié)點G就得到低電平的期間為時鐘信號的1.25個周期的1/5分頻波形。
同樣，若取用輸入和180度的時鐘相位相差90度的270度的時鐘的數(shù)據(jù)鎖存器L8對節(jié)點E的信號進(jìn)行鎖存而得到的信號與節(jié)點C的波形的NAND，則得到低電平期間為時鐘信號的1.25個周期的1/5分頻波形。節(jié)點G的信號和節(jié)點H的信號，其相位錯開時鐘信號的2.5個周期，若取這些信號的NAND，則得到作為NAND門7的輸出的在節(jié)點I處周期為時鐘信號的2.5個周期的信號。即，根據(jù)本發(fā)明，可實現(xiàn)得到占空比50％的輸出的1/2.5分頻電路。
實施例2是將本發(fā)明適用于具有可按每個信道分別設(shè)定數(shù)據(jù)速度的多個信道的數(shù)據(jù)傳輸裝置。圖3是本實施例的框圖。圖3中，表示出1個信道的發(fā)送電路(TX)和接收電路(RX)。本實施例中PLL部配置1/2.5分頻電路，分配兩種時鐘，各TX、RX上配置選擇電路(sel)，通過切換倍增時鐘(圖3中為3.125GHz和1.25GH)就能夠?qū)?yīng)2種數(shù)據(jù)速度。
接收電路(RX)具有時鐘數(shù)據(jù)恢復(fù)電路(CDR)和串并行變換電路(DEMUX)。時鐘數(shù)據(jù)恢復(fù)電路(CDR)由相位內(nèi)插部(PI)和接收用觸發(fā)器(FF)以及控制電路(CNT)構(gòu)成。相位內(nèi)插部(PI)中，對輸入的差動時鐘信號進(jìn)行2分頻，生成周期為它們的1/2的4相時鐘信號，將接收的數(shù)據(jù)鎖存到FF中。圖3中FF以1個框圖表示?？刂齐娐?CNT)從4相時鐘鎖存的FF的輸出提取出時鐘和數(shù)據(jù)的相位關(guān)系，在相位內(nèi)插部(PI)進(jìn)行時鐘輸出的相位控制。另外，這種時鐘數(shù)據(jù)恢復(fù)電路由本發(fā)明人在特開2003-333021號等中提出。還有，來自FF的數(shù)據(jù)輸送到串并行變換電路(DEMUX)。在串并行變換電路(DEMUX)中使用時鐘數(shù)據(jù)恢復(fù)電路(CDR)再現(xiàn)的時鐘進(jìn)行串并行變換。
發(fā)送電路(TX)在觸發(fā)器(FF)中用時鐘信號(圖3中為3.125GHz和1.25GHz)使串并行變換電路(DEMUX)的輸出取得同步并將其輸出。
圖4是表示圖3的PLL和1/2.5分頻電路的結(jié)構(gòu)的主要部分的框圖。PLL由相位比較器(PD)、充電泵電路(CP)、低通濾波器(LF)、壓控振蕩器(VCO)、1/5分頻電路(1/5)和1/2分頻電路(1/2)構(gòu)成。PLL動作，使得差動輸入PD的參照信號(312.5MHz)和用1/5分頻電路和1/2分頻電路對VCO的輸出進(jìn)行1/10分頻后的差動的信號的相位一致，從VCO輸出將參照信號進(jìn)行10倍增后的4相時鐘信號(3.125GHz)。
1/2.5分頻電路由1/5分頻電路(1/5)和1/2.5電路(1/2.5)構(gòu)成。1/5分頻電路(1/5)相當(dāng)于圖1的1/5分頻電路10，1/2.5電路相當(dāng)于圖1的邏輯電路15。即，本實施例中，以構(gòu)成PLL的1/5分頻電路的內(nèi)部信號為基礎(chǔ)，得到PLL的輸出的1/2.5分頻輸出，通過最小限度的電路追加，可實現(xiàn)可按每個信道變更數(shù)據(jù)速度的數(shù)據(jù)傳輸裝置。
以上根據(jù)實施例說明了本發(fā)明，但本發(fā)明不限于上述實施例，當(dāng)然包括在權(quán)利要求書的范圍的各權(quán)利要求的發(fā)明范圍內(nèi)本領(lǐng)域技術(shù)人員可以進(jìn)行的各種變形、改正。
權(quán)利要求
1.一種分?jǐn)?shù)分頻電路，其特征在于具有整數(shù)分頻電路，由多個主從觸發(fā)器構(gòu)成，并且以分頻比1/N(N是整數(shù))對時鐘信號進(jìn)行分頻；和邏輯電路，輸入從所述主從觸發(fā)器的主段和從段輸出的多個信號，輸出以分頻比2/N對所述時鐘信號進(jìn)行分頻而得到的占空比50％的信號。
2.根據(jù)權(quán)利要求1所述的分?jǐn)?shù)分頻電路，其特征在于，所述邏輯電路中輸入從所述主從觸發(fā)器的主段或從段輸出的信號，具有與具有和所述時鐘信號相同波形、不同相位的時鐘信號進(jìn)行同步而輸出輸出信號的數(shù)據(jù)鎖存電路。
3.一種數(shù)據(jù)傳輸裝置，其特征在于，具有接收電路，對接收信號進(jìn)行串并行變換并將其輸出；發(fā)送電路，對發(fā)送信號進(jìn)行并串行變換并將其輸出；PLL，對參照時鐘信號進(jìn)行倍增并輸出倍增時鐘信號；以及分?jǐn)?shù)分頻電路，輸出以分頻比2/N(N是整數(shù))對所述倍增時鐘信號進(jìn)行分頻而得到的信號，所述分?jǐn)?shù)分頻電路具有整數(shù)分頻電路，由多個主從觸發(fā)器構(gòu)成，以分頻比1/N對所述倍增時鐘信號進(jìn)行分頻；和邏輯電路，輸入從所述主從觸發(fā)器的主段和從段輸出的多個信號，輸出以分頻比2/N(N是整數(shù))對所述倍增時鐘信號進(jìn)行分頻而得到的信號，所述接收電路和發(fā)送電路構(gòu)成為選擇地切換所述倍增時鐘信號和所述分?jǐn)?shù)分頻電路輸出的時鐘信號來進(jìn)行動作。
4.根據(jù)權(quán)利要求3所述的數(shù)據(jù)傳輸裝置，其特征在于，所述邏輯電路中具有數(shù)據(jù)鎖存電路，該數(shù)據(jù)鎖存電路輸入從所述主從觸發(fā)器的主段或從段輸出的信號，使其與具有和所述倍增時鐘信號不同相位的時鐘信號進(jìn)行同步而輸出輸出信號。
5.根據(jù)權(quán)利要求3或4所述的數(shù)據(jù)傳輸裝置，其特征在于，所述邏輯電路的輸出信號波形的占空比為50％。
6.根據(jù)權(quán)利要求3到5之一所述的數(shù)據(jù)傳輸裝置，其特征在于，所述整數(shù)分頻電路用于構(gòu)成分頻電路，該分頻電路對所述倍增時鐘信號進(jìn)行分頻并將其輸出到所述PLL的相位比較器。
7.根據(jù)權(quán)利要求3到6之一所述的數(shù)據(jù)傳輸裝置，其特征在于，具有多個信道，其中將所述接收電路和發(fā)送電路的組作為1個信道，能夠按每個信道選擇所述倍增時鐘信號和所述分?jǐn)?shù)分頻電路輸出的時鐘信號。
全文摘要
提供一種電路規(guī)模小、輸出占空比50％的時鐘的分?jǐn)?shù)分頻電路和包括該分頻電路的數(shù)據(jù)傳輸裝置。分?jǐn)?shù)分頻電路具有整數(shù)分頻電路，由多個主從觸發(fā)器構(gòu)成，以分頻比1/N(N是整數(shù))對時鐘信號進(jìn)行分頻；和邏輯電路，輸入從上述主從觸發(fā)器的主段和從段輸出的多個信號，輸出以分頻比2/N對上述時鐘信號進(jìn)行分頻而得到的占空比50％的信號。數(shù)據(jù)傳輸裝置構(gòu)成為可按每個信道來切換PLL的輸出的倍增時鐘和用分?jǐn)?shù)分頻電路對倍增時鐘進(jìn)行分頻而得到的時鐘。
文檔編號H03K23/54GK1655457SQ200510007868
公開日2005年8月17日 申請日期2005年2月6日 優(yōu)先權(quán)日2004年2月9日
發(fā)明者佐伯貴范 申請人:恩益禧電子股份有限公司