專利名稱：差動電路、放大電路、驅動電路及使用它們的顯示裝置的制作方法
技術領域：
本發(fā)明涉及差動電路和放大電路以及使用它們的顯示裝置。
背景技術：
為了進行高電位側和低電位側的全區(qū)域驅動，已知將充電放大器和放電放大器這兩個放大器進行切換驅動的驅動電路。但是，在將這種驅動電路用于液晶顯示裝置的驅動電路時，因晶體管特性的偏差等，兩個放大器分別產(chǎn)生輸出偏差。因此，同一灰度的正極性和負極性的電壓振幅差的各輸出間的偏差(振幅差偏差)大，有圖像質量下降的情況。再有，振幅差偏差是多輸出的液晶驅動電路的性能指標之一，意味著同一灰度的正極性和負極性的電壓振幅差的各輸出間的偏差。各輸出間的振幅差偏差越小，圖像質量越高。以下，說明將充電放大器和放電放大器兩個放大器進行切換驅動結構的現(xiàn)有的驅動電路。
圖15是表示配有充電放大器和放電放大器兩個放大器(放大電路)的現(xiàn)有的驅動電路結構一例的圖。即，圖15表示組合電壓跟隨電路(voltage follower circuit)910和電壓跟隨電路920的驅動電路。
電壓跟隨電路910包括n溝道晶體管913、914，源極被共用連接，通過恒流源915和開關951連接到低電位電源(地電位)VSS，在各自柵極上差動輸入輸入端子電壓Vin和輸出端子電壓Vout，形成差動對；以及p溝道晶體管911、912，源極分別連接到高電位電源VDD，柵極被共用連接，各自的漏極分別連接到n溝道晶體管913、914的漏極。P溝道晶體管912的漏極和源極相互連接，p溝道晶體管911、912構成電流鏡電路，具有作為差動對的有源負載的功能。而且，還包括柵極連接到p溝道晶體管911的漏極和n溝道晶體管913的漏極的連接點(差動對的輸出端)，源極通過開關952連接到高電位電源VDD的p溝道晶體管916。在p溝道晶體管916的漏極和輸出端子的連接點及低電位電源VSS間以串聯(lián)方式連接恒流源917和開關953。
電壓跟隨電路920包括p溝道晶體管923、924，源極被共用連接，通過恒流源925和開關961連接到高電位電源VDD，將輸入端子電壓Vin和輸出端子電壓Vout差動輸入到各自的柵極上，形成差動對；以及n溝道晶體管921、922，源極分別連接到低電位電源VSS，柵極被共用連接，漏極分別連接到p溝道晶體管923、924的漏極。N溝道晶體管922的漏極和源極相互連接，n溝道晶體管921、922構成電流鏡電路并具有作為差動對的有源負載的功能。而且，包括柵極連接到n溝道晶體管921的漏極和p溝道晶體管923的漏極的連接點，源極通過開關962連接到低電位電源VSS的n溝道晶體管926，在n溝道晶體管926的漏極和輸出端子的連接點及高電位電源VDD間以串聯(lián)方式連接恒流源927和開關963。
在電路910、920中，輸入端子電壓Vin被輸入到差動電路的非反轉輸入端子(晶體管913、923的柵極)，輸出端子電壓Vout被輸入到差動電路的反轉輸入端子(晶體管914、924的柵極)，構成電壓跟隨。
電壓跟隨電路910和920的開關951、952、953、以及開關961、962、963分別是控制電壓跟隨電路910、920動作的開關。
在電壓跟隨電路910中，輸出端子Vout的放電作用通過電流源917形成一定的放電能力，而輸出端子Vout的充電作用通過p溝道晶體管916可高速充電。
另一方面，在電壓跟隨電路920中，輸出端子Vout的充電作用通過電流源927形成一定的充電能力，而輸出端子Vout的放電作用通過n溝道晶體管926可高速放電。
因此，對于基準電平來說，在將連接到驅動電路的輸出端子上的負載向高電位電平驅動時，使開關951、952、及953導通，使電壓跟隨電路910有源化(動作)，而在向低電位電平驅動時，使開關961、962、963導通，使電壓跟隨電路920有源化(動作)，由此可以實現(xiàn)高速驅動。
此外，電壓跟隨電路910、920分別相對于使晶體管913、923截止那樣的輸入電壓Vin不動作，所以不能分別單獨地全區(qū)域驅動(電源電壓范圍內(nèi)的全區(qū)域驅動)。因此，通過分別切換兩個電壓跟隨電路910、920，可進行全區(qū)域驅動。
但是，兩個電壓跟隨電路910、920因各自制造處理中造成的元件特性的偏差而產(chǎn)生輸出偏差。
輸出偏差的主要原因大多因構成電壓跟隨電路的差動電路的差動對、電流鏡電路的晶體管對之間的特性偏差而產(chǎn)生。
而且，晶體管特性偏差是任意產(chǎn)生的，所以兩個電壓跟隨電路910、920的輸出偏差分別產(chǎn)生。因此，圖15的驅動電路存在將兩個電壓跟隨電路910、920進行切換驅動時偏差變化大的問題。
特別是，為了進行灰度顯示，液晶顯示裝置的灰度電壓的放大器等對于保證按照液晶的特征設置的灰度電平的電壓間隔是重要的。因此，在這樣的放大器(驅動電路)中，輸出偏差幾乎不因灰度而變化，即尋求輸出偏差的灰度間的偏差充分小。
但是，如果使用圖15所示的驅動電路，作為液晶顯示裝置的灰度電壓的放大器，則在切換驅動兩個電壓跟隨電路910、920時，產(chǎn)生以下問題輸出偏差極大地變化，不能充分保證灰度電平的電壓間隔。
有關上述問題，參照圖16更詳細地說明。圖16是表示相對于基準電平，用圖15的驅動電路驅動高電位側的高位電平VL1和低電位側的低位電平VL2時的期待值和包含偏置的輸出值的圖。設高位電平VL1由電壓跟隨電路910驅動，低位電平VL2由電壓跟隨電路920驅動，各自的偏差為±ΔVL1、±ΔVL2。而且，通過兩個灰度電平的振幅偏差是否充分小，可以判斷灰度電平的電壓間隔是否被保證。
根據(jù)圖16，兩個電壓電平VL1、VL2的振幅偏差為最大振幅差是{(VL1+ΔVL1)-(VL2-ΔVL2)}…(1)最小振幅差是{(VL1-ΔVL1)-(VL2+ΔVL2)}…(2)因此，振幅差偏差的最大值從兩者的差(式(1)和(2)的差)可得到下式(3)。
{2×(ΔVL1+ΔVL2)} …(3)即，在圖15的驅動電路中，切換驅動兩個電壓跟隨電路910、920時的振幅差偏差，表示取得各個電壓跟隨電路的偏差的絕對值之和的2倍偏差的情況。
此外，電壓跟隨電路910、920分別對于使晶體管913、923截止那樣的輸入端子電壓Vin不動作。即，電壓跟隨電路910不能在低位電源VSS附近驅動，電壓跟隨電路920不能在高位電源VDD附近驅動。
在圖15中，切換驅動電壓跟隨電路910、920時，可進行全區(qū)域驅動(電源電壓范圍內(nèi)的全區(qū)域驅動)，但在低位電源VSS附近進行充電時由電流源927進行充電，所以不能高速動作，在高位電源VDD附近進行放電時，由電流源917進行放電，所以不能高速驅動。
即，圖15所示的驅動電路不能按任意的順序高速驅動電源電壓范圍內(nèi)的任意電壓。于是，在組合極性不同的兩個現(xiàn)有電壓跟隨電路的結構中，即使切換驅動它們，也不能高速地驅動到電源附近的電壓(VSS附近的充電，VDD附近的放電)。
圖34表示在(日本)特開昭63-131707號公報上公開的結構。該現(xiàn)有電路在放大器的輸出級中使用的差動對形式中，配置與形成差動對的晶體管對的一個晶體管1016并聯(lián)的另一MOS晶體管1034，在該另一MOS晶體管1034的柵極上施加一定的偏置電壓BIAS2，形成沒有差動對中的碰撞電離的結構。形成差動對的NMOS晶體管1014、1016的源極被共用連接，連接到電流源1020上，形成差動對的NMOS晶體管1014的漏極連接到電流鏡電路的輸出側的PMOS晶體管1010的漏極，NMOS晶體管1016的漏極連接到電流鏡電路的輸入側的PMOS晶體管1012(漏極和柵極連接后連接到PMOS晶體管1010的柵極)的漏極。然后，將晶體管1010的漏極和晶體管1014的漏極的連接點輸入到柵極的晶體管1022的漏極連接到輸出端子，將OP放大器1040的輸出輸入到柵極的晶體管1026的源極連接到輸出端子。將OP放大器1040的輸出輸入到柵極的晶體管1024的源極連接到晶體管1014的柵極。晶體管1024、1026構成源極跟隨器。輸入端子電壓Vin被輸入到OP放大器1040的非反轉輸入端子(+)，輸出端子電壓Vout被輸出到反轉輸入端子(-)。
在輸入端子電壓Vin低時，輸出端子電壓Vout也下降，此時，晶體管1014、1016截止，為了防止施加高的漏-源間電壓而產(chǎn)生碰撞電離，設置與輸出端子連接到柵極的晶體管1016并聯(lián)的晶體管1034，即使在晶體管1014、1016截止時，在晶體管1012、1034、1020、1018中也流過電流，使得將晶體管1014、1016的漏-源間電壓抑制在一定范圍內(nèi)。
圖34所示的電路形成在輸入差動對的輸出電壓的反轉輸入端子側上附加追加的晶體管的結構，如在后面說明中可知，其結構、作用效果方面與本發(fā)明完全不同。例如，在圖34所示的電路中，如果將追加的晶體管1034設置在輸入側，則對放大器的動作產(chǎn)生影響。因此，追加的晶體管1034必須設置在反轉輸入端子側(連接輸出端子電壓的一側)。

發(fā)明內(nèi)容
因此，本發(fā)明要解決的課題是提供可減小振幅差偏差、同時可全區(qū)域驅動、可減少消耗功率的差動電路和放大電路。
此外，本發(fā)明要解決的課題是提供通過將上述電路用于顯示裝置的數(shù)據(jù)線驅動電路，來提高圖像質量的顯示裝置。
本發(fā)明要解決的其他課題是提供一種電路，在差動級的輸入電壓低時，通過將輸出電壓升高至某個電平以上，來擴大輸入電壓范圍。
本發(fā)明要解決的另一課題是提供一種電路，在差動級的輸入電壓高時，通過將輸出電壓降低至某個電平以下，來擴大輸入電壓范圍。
本發(fā)明要解決的另一課題是提供一種電路和顯示裝置，在輸出多值電平的驅動電路中，按任意的順序高速地驅動電源電壓范圍內(nèi)的任意的電平電壓。
本發(fā)明要解決的另一課題是提供一種電路和顯示裝置，在解決上述課題的同時，用簡單的電路結構實現(xiàn)低的消耗功率。
解決上述課題或另一課題中的任一個的本發(fā)明的差動電路包括第1晶體管對；以及與所述第1晶體管對導電型不同的第2晶體管對；其中，所述第1晶體管對的輸出對分別連接到所述第2晶體管對的輸出對；在所述第1晶體管對的共用引線(tail)和第1電源之間，并聯(lián)連接電流源和開關；在所述第2晶體管對的共用引線和第2電源之間，并聯(lián)連接電流源和開關；還包括連接切換部件，可將各個晶體管對自由切換為由電流源驅動的從輸入對接受差動輸入電壓的差動對、以及將輸入對之間連接的一個晶體管被以二極管方式連接的成為所述差動對負載的電流鏡電路；在所述第1和第2晶體管對中的一個晶體管對被作為差動對時，另一個晶體管對被作為電流鏡電路。
本發(fā)明另一方案的差動電路包括第1導電型的第1晶體管對；以及第2導電型的第2晶體管對；所述第1晶體管對的漏極分別連接到所述第2晶體管對的漏極；在所述第1晶體管對的共用連接的源極和第1電源之間，并聯(lián)連接第1電流源和第1開關；在所述第2晶體管對的共用連接的源極和第2電源之間，并聯(lián)連接第2電流源和第2開關；可取得以下結構第1連接結構將上述第1晶體管對作為差動對，共用連接的源極通過所述第1電源，連接到所述第1電源，柵極接受差動輸入電壓，將上述第2晶體管對作為電流鏡電路，柵極之間被連接，共用連接的源極通過所述第2開關連接到所述第2電源，一個晶體管的柵極和漏極相互連接；以及第2連接結構，將所述第2晶體管對作為差動對，共用連接的源極通過所述第2電源連接到所述第2電源，柵極接受差動輸入電壓，將所述第1晶體管對作為電流鏡電路，柵極之間被連接，共用連接的源極通過所述第1開關連接到所述第1電源，一個晶體管的柵極和漏極相互連接的電流鏡電路的第2連接結構，該差動電路還包括連接切換部件，控制從所述第1連接結構切換到所述第2連接結構，以及從所述第2連接結構切換到所述第1連接結構。
在本發(fā)明中，所述第1晶體管對由p溝道晶體管對構成；所述第2晶體管對由n溝道晶體管對構成；所述第1電源由高電位電源構成；所述第2電源由低電位電源構成；控制所述連接切換部件的切換，使得在高位側電壓驅動時，所述n溝道晶體管對成為差動對，所述p溝道晶體管對成為電流鏡電路；在低位側電壓驅動時，所述p溝道晶體管對成為差動對，所述n溝道晶體管對成為電流鏡電路。
解決上述課題或至少一個其他課題的本發(fā)明的另一方案的放大電路包括上述本發(fā)明的差動電路；接受所述差動電路的輸出信號，對輸出端子進行充電的充電用放大級；以及接受所述差動電路的輸出信號，對所述輸出端子進行放電的放電用放大級；其中，所述輸出端子向所述差動電路的差動輸入端子的反轉輸入端子進行反饋輸入。
本發(fā)明的另一方案的放大電路包括本發(fā)明的差動電路，所述差動電路將輸入端子電壓和輸出端子電壓進行差動輸入，還包括充電電路，根據(jù)所述差動電路的輸出信號，進行所述輸出端子的充電作用；跟隨器型放電電路，包括接受所述輸入端子的輸出信號，控制偏置電壓的第1偏置控制部件；連接在所述輸出端子和形成低電位電源的第2電源之間，以從所述第1偏置控制部件輸出的偏置電壓作為輸入的跟隨器晶體管；對應于所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作，進行所述輸出端子的放電作用；放電電路，根據(jù)所述差動電路的輸出信號進行所述輸出端子的放電作用；以及跟隨器型充電電路，包括接受所述輸入端子電壓，控制輸出偏置電壓的第2偏置控制部件；連接在形成高電位電源的第1電源和所述輸出端子之間，將所述第2偏置控制部件的偏置電壓作為輸入的跟隨器晶體管；對應于所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作，進行所述輸出端子的充電作用。
此外，解決上述課題或至少一個其他課題的本發(fā)明另一方案的顯示裝置包括將輸入端子電壓和輸出端子電壓作為輸入的本發(fā)明的差動電路；以及將配有控制所述輸出端子的充電和放電的放大級的放大電路作為數(shù)據(jù)線的驅動電路。
提供用于解決至少一個上述課題的手段的本發(fā)明的一個方案的差動放大電路包括將來自非反轉輸入端子和反轉輸入端子的輸入信號電壓進行差動輸入的差動對；以及將所述差動對的輸出作為輸入并將輸出信號從輸出端子輸出的放大級；其中在形成所述差動對的晶體管對中，具有與控制端子連接到所述非反轉輸入端子上的晶體管并聯(lián)連接的、將控制電壓輸入到控制端子的晶體管。
在本發(fā)明中，設定所述控制電壓，使得在通過輸入到所述非反轉輸入端子的信號電壓，使控制端子連接到所述非反轉輸入端子的晶體管為截止狀態(tài)時，將所述控制電壓輸入到控制端子的晶體管為導通狀態(tài)。所述控制電壓使連接驅動所述差動對的恒流源側的電源電壓和所述控制電壓的電壓差的大小為超過以所述控制電壓作為輸入的所述晶體管變?yōu)閷顟B(tài)的閾值電壓值大小的值。在本發(fā)明中，輸入所述控制電壓的所述晶體管與形成所述差動對的晶體管對為相同導電型。
在本發(fā)明中，將所述輸出級的所述輸出信號輸入到所述反轉輸入端子。在本發(fā)明中，所述輸出級包括將控制端子連接到所述非反轉輸入端子的晶體管的輸出和所述差動對的負載電路的連接點的電壓作為所述差動對的輸出，根據(jù)所述連接點的電壓使所述輸出端子充電或放電的電路，從所述輸出端子輸出與所述連接點的電壓反相的電壓。
本發(fā)明另一方案的驅動電路包括第1差動放大電路，包括第1差動電路，具有由連接到低電位電源的第1恒流源驅動，將來自非反轉輸入端子和反轉輸入端子的輸入信號電壓進行差動輸入的第1差動對；以及第1放大級，將所述第1差動電路的輸出作為輸入并將輸出信號從輸出端子輸出，還附加有與控制端子形成所述第1差動電路的非反轉輸入端子的第1導電型的晶體管并聯(lián)連接，在控制端子上施加第1控制電壓的第1導電型的晶體管；以及第2差動放大電路，包括第2差動電路，具有由連接到高電位電源的第2恒流源驅動，將來自非反轉輸入端子和反轉輸入端子的輸入信號電壓進行差動輸入的第2差動對；以及第2放大級，將所述第2差動電路的輸出作為輸入并將輸出信號從輸出端子輸出，還附加有與控制端子形成所述第2差動電路的非反轉輸入端子的第1導電型的晶體管并聯(lián)連接，在控制端子上施加第2控制電壓的第2導電型的晶體管，所述第1差動電路和所述第2差動電路的非反轉輸入端子連接到共用的輸入端子，所述第1放大級和所述第2放大級的輸出端子連接到共用的輸出端子，所述第1差動電路和所述第2差動電路的反轉輸入端子連接到所述共用的輸出端子，在將所述第1差動電路和第2差動電路、所述第1放大級和所述第2放大級的各自一個有源化時，使另一方非有源化，分別設定所述第1、第2控制電壓，使得對于控制端子連接到所述非反轉輸入端子的所述第1、第2差動對的晶體管截止的各自電壓范圍，所述共用的輸入端子的輸入電壓可使控制端子上分別輸入所述第1、第2控制電壓的所述晶體管分別導通。


圖1是表示本發(fā)明第1實施例的結構的圖。
圖2是表示本發(fā)明第1實施例的連接切換控制的圖。
圖3是說明本發(fā)明第1實施例的連接切換1、2中的電路連接及動作的圖。
圖4是表示本發(fā)明第2實施例的結構的圖。
圖5是表示本發(fā)明第3實施例的結構的圖。
圖6是表示本發(fā)明第3實施例的連接切換控制的圖。
圖7是說明本發(fā)明第3實施例的動作的圖。
圖8是表示本發(fā)明第4實施例的結構的圖。
圖9是表示本發(fā)明第4實施例的開關控制的時序圖。
圖10是表示本發(fā)明第5實施例的結構的圖。
圖11是表示本發(fā)明第5實施例的開關控制的時序圖。
圖12是表示本發(fā)明第5實施例的結構的圖。
圖13是表示本發(fā)明第6實施例的開關控制的時序圖。
圖14是表示本發(fā)明第6實施例的結構的圖。
圖15是表示現(xiàn)有的差動電路的結構的圖。
圖16是說明現(xiàn)有的差動電路中的振幅差偏差的圖。
圖17是表示本發(fā)明第4實施例的變形例的圖。
圖18是表示本發(fā)明第4實施例的變形例的開關控制的時序圖。
圖19是表示本發(fā)明第1B實施例的結構的圖。
圖20是說明本發(fā)明第1B的實施例的動作的圖。
圖21是表示本發(fā)明第2B實施例的結構的圖。
圖22是說明本發(fā)明第2B的實施例的動作的圖。
圖23是表示本發(fā)明第3實施例的結構的圖。
圖24是表示本發(fā)明第3實施例中的開關的導通、截止控制一例的圖。
圖25是表示本發(fā)明第3實施例中的開關的導通、截止控制另一例的圖。
圖26是表示本發(fā)明第3實施例中的輸出端子電壓波形的一例的圖。
圖27是表示本發(fā)明第3實施例中的輸出端子電壓波形的一例的圖。
圖28是表示本發(fā)明第3實施例中的輸出端子電壓波形的一例的圖。
圖29是表示本發(fā)明第3實施例中的輸出端子電壓波形的一例的圖。
圖30是表示本發(fā)明第4實施例的結構的圖。
圖31是表示本發(fā)明第4實施例中的開關的導通、截止控制一例的圖。
圖32是表示本發(fā)明第4實施例中的開關的導通、截止控制另一例的圖。
圖33是表示本發(fā)明第5實施例的變形例的圖。
圖34是表示現(xiàn)有的放大電路的另一例的圖。
具體實施例方式
下面說明本發(fā)明的實施方式。本發(fā)明的差動電路包括第1晶體管對101、102和與所述第1晶體管對導電型不同的第2晶體管對103、104，第1晶體管對101、102的輸出對分別連接到第2晶體管對103、104的輸出對，在第1晶體管對101、102的共用引線和第1電源VDD之間，并聯(lián)連接電流源105和開關111，在第2晶體管對103、104的共用引線和第2電源VSS之間并聯(lián)連接電流源106和開關120，包括將各個晶體管對自由切換成從輸入對接受差動輸入電壓的差動對、以及使輸入對之間連接、一個晶體管以二極管方式連接、作為所述差動對的負載的電流鏡電路的裝置112～119，在第1和第2晶體管對中，一個晶體管對作為差動對時，另一個晶體管對作為電流鏡電路。
再有，上述電路結構除了應用CMOS工藝以外，也可以應用雙極晶體管。在作為液晶顯示裝置的驅動電路的放大電路使用時，MOS晶體管也可以由多晶硅薄膜晶體管(poly-Si TFT)構成。poly-Si TFT的場效應遷移率高，可以將周邊電路集成在基板上。此外，在上述結構的差動電路中，晶體管的輸出對在MOS晶體管的情況下為漏極對，在雙極晶體管的情況下對應于集電極對。此外，晶體管對的輸入對在MOS晶體管的情況下為柵極對，在雙極晶體管的情況下為基極對。而且，晶體管對的共用引線在MOS晶體管的情況下為晶體管對的共用連接的源極，在雙極晶體管的情況下為晶體管對的共用連接的發(fā)射極。
本發(fā)明在其優(yōu)選的一實施方式中，包括n溝道晶體管對和p溝道晶體管對，各個晶體管對通過連接切換部件可自由切換成差動對和電流鏡對，在一個晶體管對成為差動對時，另一個成為電流鏡對。n溝道型、p溝道型各種導電型(極性)的晶體管對在同一極性的晶體管對之間，源極被共用連接，在該共用連接節(jié)點和電源間，電流源和開關被并聯(lián)連接。在使用上述差動電路的放大電路中，在高電位側電壓驅動時，在n溝道差動對輸入、低電位側電壓驅動時，控制所述連接切換部件的切換，使得變?yōu)閜溝道差動對輸入。
根據(jù)本發(fā)明的差動電路，即使在切換n溝道差動對的差動電路和p溝道差動對的差動電路時，在穩(wěn)定狀態(tài)下，可以使元件特征偏差造成的VinP和VinM的偏差方向(正向、負向)相同。因此，使用本發(fā)明的差動電路的放大電路的元件特性偏差造成的輸出偏差的方向相同，可以抑制振幅差偏差。此外，可進行全區(qū)域輸出，消耗功率也小。振幅差偏差是多輸出的液晶驅動電路的性能指標之一，表示同一灰度的正極性和負極性的電壓振幅差的各輸出間的偏差。各輸出間的振幅差偏差越小，圖像質量越高。
本發(fā)明的差動電路最好包括源極被共用連接的p型第1、第2晶體管101、102；漏極分別連接到p溝道型晶體管對的漏極，源極被共用連接的n溝道型第3、第4晶體管103、104。在第1、第2晶體管101、102的共用連接的源極和第1電源VDD之間，并聯(lián)連接第1開關111和第1電源105，在第3、第4晶體管的共用連接的源極和第2電源VSS之間，并聯(lián)連接第2開關120和第2電流源106。在第1、第2晶體管101、102的各自柵極之間，包括以串聯(lián)方式連接的第3、第4開關112、113，在第3、第4晶體管103、104的各自柵極之間，包括以串聯(lián)方式連接的第5、第6開關118、119。在第1晶體管101的柵極和第3開關112的連接節(jié)點與第1輸入端子1之間配有第7開關114。在第2晶體管102的柵極和第4開關113的連接節(jié)點與第2輸入端子2之間配有第8開關115。在第3晶體管103的柵極和第5開關118的連接節(jié)點與第1輸入端子1之間配有第9開關116。在第4晶體管104的柵極和第6開關119的連接節(jié)點與第2輸入端子2之間配有第10開關117。而且，將第3和第4開關112、113的連接節(jié)點與第5和第6開關118、119的連接節(jié)點相連接，這些共用連接節(jié)點連接到第2和第4晶體管102、104的漏極的連接節(jié)點。而且，第1晶體管101的漏極和第3晶體管103的漏極的連接節(jié)點連接到輸出端子。
在本發(fā)明的差動電路中，進行第1連接狀態(tài)和第2連接狀態(tài)的切換控制，第1連接狀態(tài)是使第1、第3、第4、第9、及第10開關111、112、113、116、117為導通狀態(tài)，使第2、第5、第6、第7、及第8開關120、118、119、114、115為非導通狀態(tài)，而第2連接狀態(tài)是使第1、第3、第4、第9、及第10開關111、112、113、116、117為非導通狀態(tài)，使第2、第5、第6、第7、及第8開關120、118、119、114、115為導通狀態(tài)。
參照圖4，在本發(fā)明的差動電路中，第1、第3、第4開關111、112、113由將第1控制信號的反轉信號(S1B)輸入到柵極的第1導電型的晶體管構成，第2、第5、第6開關120、118、119由將第2控制信號(S2)輸入到柵極的第2導電型的晶體管構成，所述第7、第8開關114、115由將第2控制信號(S2)和其反轉信號(S2B)分別輸入到柵極的CMOS傳輸門構成，第9、第10開關116、117由將第1控制信號(S1)和其反轉信號(S1B)分別輸入到柵極的CMOS傳輸門構成。
參照圖5，本發(fā)明的放大電路包括根據(jù)差動電路的輸出3來進行輸出端子2的充電作用的充電用放大級510；以及根據(jù)所述差動電路的輸出3來產(chǎn)生輸出端子2的放電作用的放電用放大級520。在差動電路中，輸出端子電壓Vout被反饋輸入到其反轉輸入端子。
參照圖8，本發(fā)明的放大電路(驅動電路)在其優(yōu)選的一實施方式中，充電用放大級210包括柵極接受所述差動電路的輸出信號3，漏極連接到輸出端子2的第5晶體管211，在第5晶體管的源極和高電位電源VDD間配有開關213，在第5晶體管211的漏極和低電位電源VSS間配有串聯(lián)連接的開關214和電流源212。放電用放大級220包括柵極接受所述差動電路的輸出信號3，漏極連接到輸出端子2的第6晶體管221，在第6晶體管221的源極和低電位電源VSS間配有開關223，在第6晶體管221的漏極和高電位電源VDD間配有串聯(lián)連接的開關224和電流源222。在高電位電源VDD和晶體管211的柵極間，連接有復位開關531。在低電位電源VSS和晶體管221的柵極間，也連接有復位開關541。復位開關531導通期間，晶體管211的柵極電壓(差動電路的輸出信號)被復位到高電位電源電壓VDD，使晶體管211為截止狀態(tài)，在此期間，使充電用放大級210為非有源性。復位開關541導通期間，晶體管221的柵極電壓(差動電路的輸出信號)被復位到低電位電源電壓VSS，使晶體管221為截止狀態(tài)，在此期間，使放電用放大級220為非有源性。
參照圖10，本發(fā)明的放大電路(驅動電路)在其優(yōu)選的一實施方式中，差動電路包括充電電路311，將輸入端子電壓和輸出端子電壓作為差動輸入，根據(jù)該差動電路的輸出來進行所述輸出端子的充電作用；第1偏置控制部件(晶體管411、電流源414)，接受所述輸入端子電壓，控制輸出偏置電壓；以及跟隨器晶體管412，連接在所述輸出端子和低電位電源VSS之間，將從所述第1偏置控制部件輸出的偏置電壓作為輸入。還包括跟隨型放電電路410，按照所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作來進行所述輸出端子的放電作用；放電電路321，根據(jù)所述差動電路的輸出，進行所述輸出端子的放電作用；第2偏置控制部件(晶體管421、電流源424)，接受所述輸入端子電壓，控制輸出偏置電壓；以及跟隨器晶體管422，連接在高電位電源和所述輸出端子之間，將所述第2偏置控制部件的偏置電壓作為輸入。還包括跟隨器型充電電路420，按照所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作來進行所述輸出端子的充電作用。
更詳細地說，參照圖10，本發(fā)明的放大電路(驅動電路)在其優(yōu)選的一實施方式中，配有差動電路，該放大電路包括充電電路，包括連接在高電位電源VDD和所述輸出端子2之間，將所述差動電路的輸出信號3輸入到柵極的第7晶體管311；以及跟隨器型放電電路410，它具有跟隨器結構的第8晶體管412，連接在輸出端子2和低電位電源VSS間；以二極管方式連接的第9晶體管411，插入在輸入端子1和低電位電源VSS間，由恒流源414驅動，柵極連接到所述跟隨器結構的晶體管412的柵極。而且，該放大電路包括放電電路，包含連接在低電位電源VSS和所述輸出端子2之間，將所述差動電路的輸出信號3輸入到柵極的第10晶體管321；以及跟隨器型充電電路420，它具有跟隨器結構的第11晶體管422，連接在輸出端子2和高電位電源VDD間；以及以二極管方式連接的第12晶體管421，插入在高電位電源和輸入端子1間，由恒流源424驅動，柵極連接到所述跟隨器結構的第11晶體管422的柵極。該放大電路還包括控制部件，對充電電路311和放電電路321的至少一方進行非有源性控制，同時分別控制所述跟隨器型放電電路410和跟隨器型充電電路420的有源化和非有源化。
而且，在第7晶體管311和高電位電源VDD之間配有開關532，在跟隨器結構的第8晶體管412和低電位電源間配有開關553，在第9晶體管411和低電位電源間配有與恒流源414串聯(lián)連接的開關552，在第9晶體管411和高電位電源間，配有開關551和恒流源413。而且，在第10晶體管321和低電位電源VSS之間配有開關542，在跟隨器結構的第11晶體管422和高電位電源VDD間配有開關563，在第12晶體管421和高電位電源VDD間配有與恒流源424串聯(lián)連接的開關562，在第12晶體管421和低電位電源VSS間，配有開關561和恒流源423。此外，在第7晶體管311的柵極和高電位電源VDD之間配有對所述差動電路的輸出信號3進行復位的開關532。而且，在第10晶體管321的柵極和低電位電源VSS之間，也配有對所述差動電路的輸出信號3進行復位的開關542。
參照圖14，本發(fā)明的顯示電路配有具有充電用和放電用的放大級的上述放大電路，作為例如驅動數(shù)據(jù)線的輸出電路100。
下面說明本發(fā)明的實施方式。本發(fā)明的放大電路在差動對的非反轉輸入端側的晶體管上并聯(lián)地附加與施加控制電壓的差動對相同導電型的晶體管，設定控制電壓，使得對于差動對截止的非反轉輸入端子的輸入電壓，可使附加的晶體管導通。
本發(fā)明的差動放大電路在其優(yōu)選的一實施方式中，包括差動對213、214(或223、224)，將來自非反轉輸入端子和反轉輸入端子的輸入信號電壓進行差動輸入；以及放大級310(或320)，將所述差動對的輸出作為輸入，將輸出信號從輸出端子輸出。具有晶體管216(或226)，與形成所述差動對的晶體管對中控制端子連接到非反轉輸入端子1的晶體管213(或223)并聯(lián)連接，將控制電壓(BN)(或BP)輸入到控制端子。設定所述控制電壓(BN)(或BP)的電壓值，使得在通過輸入到所述非反轉輸入端子上的信號電壓，使控制端子連接到所述非反轉輸入端子的晶體管213(或223)為截止狀態(tài)時，將所述控制電壓輸入到控制端子的晶體管216(或226)變?yōu)閷顟B(tài)。
在本發(fā)明的放大電路中，控制電壓(BN)(或BP)使連接驅動所述差動對的恒流源一側的電源電壓(VSS)(或VDD)和所述控制電壓的電壓差的大小超過使將所述控制電壓作為輸入的晶體管變?yōu)閷顟B(tài)的閾值(Vt)的電壓值大小的值。輸出級310(或320)的所述輸出信號被輸入到所述反轉輸入端子。使控制電壓作為輸入的所述晶體管216(或226)與形成所述差動對的晶體管對為同一導電型。
這里，說明本發(fā)明的放大電路和圖34的結構不同點。在圖34所示的結構中，如果設置與晶體管1014并聯(lián)的晶體管1034，則放大器的動作因不下降至某個電平以下而受到影響。因此，不能滿足圖34的現(xiàn)有技術的目的。因此，為了滿足現(xiàn)有技術的目的，追加的晶體管1034在差動對的晶體管中必須設置在將輸出端子電壓Vout輸入到柵極的一側。這樣，圖34所示的電路與本發(fā)明的目的及結構不同，獲得的作用效果也完全不同。
本發(fā)明的驅動電路分別具有差動對和放大級，將由極性不同的第1、第2差動電路(210和310、220和320)構成的電壓跟隨電路進行組合，在一個輸出期間切換驅動兩個電壓跟隨電路。
作為該驅動方法，將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在使放電用的電壓跟隨電路動作后再使充電的電壓跟隨電路動作。而在進行低位電壓驅動時，在使充電的電壓跟隨電路動作后再使放電的電壓跟隨電路動作。由此，可以按任意的順序驅動任意的電壓。
更詳細地說，參照圖23，本發(fā)明的驅動電路在其一實施方式中，包括第1差動電路，具有形成第1差動對的第1導電型的第1、第2晶體管213、214；串聯(lián)連接在低電位電源VSS和第1差動對之間的第1開關511和第1電流源215；控制端子并聯(lián)連接到形成第1差動對的非反轉輸入端子的第1導電型的第1晶體管213，向控制端子施加第1控制電壓BN的第1導電型的第3晶體管216；以及連接在第1差動對的輸出對和高電位電源VDD間的負載電路211、212。而且，包括第2差動電路，具有形成第2差動對的第2導電型的第4、第5晶體管223、224；串聯(lián)連接在高電位電源VDD和第2差動對之間的第2開關521和第2電流源255；控制端子并聯(lián)連接到形成第2差動對的非反轉輸入端子的第2導電型的第4晶體管223，向控制端子施加第2控制電壓BP的第2導電型的第6晶體管226；以及連接在第2差動對的輸出對和低電位電源間的負載電路221、222。第1和第2差動對的非反轉輸入端子被連接到共用輸入端子1，所述第1和第2差動對的反轉輸入端子連接到共用輸出端子2。對于控制端子形成非反轉輸入端子的所述第1、第2差動對的所述晶體管213、223截止的電壓范圍，設定第1、第2控制電壓BN、BP，使得第1和第2差動對的非反轉輸入端子的輸入電壓可分別使附加在第1、第2差動對上的所述第3、第6晶體管216、226導通。包括第1放大級310和第2放大級320。第1放大級310具有放電電路，該放電電路包括在高電位電源VDD和輸出端子之間與第3開關531串聯(lián)連接，將所述第1差動電路的輸出信號輸入到控制端子的第2導電型的第7晶體管311；連接在所述輸出端子和低電位電源間的第5晶體管532；以及第3恒流源312。第2放大級320具有放電電路，包括在低電位電源VSS和所述輸出端子之間與第4開關541串聯(lián)連接，包括將所述第2差動電路的輸出信號輸入到控制端子的第1導電型的第8晶體管321，和充電電路，包括連接在所述輸出端子和高電位電源VDD間的第6開關542和第4恒流源322。
在這一實施方式中，包括進行以下控制的部件將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在第1驅動期間，使第1、第3、第5開關511、531、532截止，使第2、第4、第6開關521、541、542導通，在第2驅動期間，使第1、第3、第5開關導通，使第2、第4、第6開關截止，在進行低位電壓驅動時，在第1驅動期間，使第1、第3、第5開關導通，使所述第2、第4、第6開關截止，在第2驅動期間，使第1、第3、第5開關截止，使第2、第4、第6開關導通。生成控制這些開關的導通、截止切換的控制信號的電路被設置在驅動電路外部，或與驅動電路相同的基板上(芯片上)。
在這一實施方式中，包括進行以下控制的部件將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在第1驅動期間，使第1、第3、第5、第6開關511、531、532、542截止，使第2、第4開關521、541導通，在第2驅動期間，使第1、第3、第5開關511、531、532導通，使第2、第4、第6開關521、541、542截止，在進行低位電壓驅動時，在第1驅動期間，使第1、第3開關511、531導通，使所述第2、第4、第5、第6開關521、541、532、542截止，在第2驅動期間，使第1、第3、第5開關截止，使第2、第4、第6開關導通。
參照圖30，本發(fā)明的驅動電路在其一實施方式中，包括第1差動電路，該差動電路配有形成第1差動對的第1導電型的第1、第2晶體管213、214；串聯(lián)連接在低電位電源VSS和所述第1差動對之間的第1開關511和第1電流源215；控制端子并聯(lián)連接到形成所述第1差動對的非反轉輸入端子的第1導電型的第1晶體管，向控制端子施加第1控制電壓BN的第1導電型的第3晶體管216；以及所述第1差動對的負載電路211、212。還包括第2差動電路，該差動電路配有形成第2差動對的第2導電型的第4、第5晶體管223、224；串聯(lián)連接在高電位電源VDD和所述第2差動對之間的第2開關521和第2電流源225；控制端子并聯(lián)連接到形成所述第2差動對的非反轉輸入端子的第2導電型的第4晶體管，向控制端子施加第2控制電壓的第2導電型的第6晶體管226；以及所述第2差動對的負載電路221、222。
所述第1差動對和所述第2差動對的非反轉輸入端子被連接到共用的輸入端子1，所述第1差動對和所述第2差動對的反轉輸入端子被連接到共用的輸出端子2。對于控制端子形成非反轉輸入端子的所述第1、第2差動對的各自所述第1、第4晶體管213、223截止的各自的電壓范圍，設定所述第1、第2控制電壓BN、BP，使得對所述非反轉輸入端子的輸入電壓可使附加在所述第1、第2差動對上的所述第3、第6晶體管216、226分別導通。
配有充電電路，包括在高電位電源VDD和輸出端子2之間串聯(lián)連接第3開關531，將所述第1差動電路的輸出信號輸入到控制端子的第2導電型的第7晶體管311；已經(jīng)放電電路，包括在低電位電源VSS和所述輸出端子之間串聯(lián)連接到第4開關541，將所述第2差動電路的輸出信號輸入到控制端子的第1導電型的第8晶體管321。而且，配有跟隨器型放電電路，具有在輸出端子2和低電位電源VSS之間連接的跟隨器結構的第2導電型的第9晶體管412；以及插入在所述輸入端子1和所述低電位電源VSS之間，由第5恒流源414驅動，控制端子連接到所述跟隨器結構的第9晶體管412的控制端子的以二極管方式連接的第2導電型的第10晶體管411。而且，包括跟隨器型充電電路，具有第2導電型的第12晶體管421，該晶體管插入在輸出端子2和高電位電源VDD之間連接的跟隨器結構的第1導電型的第11晶體管422和高電位電源VDD及輸入端子1之間，由第6恒流源424驅動，控制端子連接到所述跟隨器結構的第11晶體管422的控制端子的以二極管方式連接。
在本發(fā)明的實施方式中，包括插入在所述跟隨器結構的第9晶體管412和所述低電位電源之間的第7開關553；在所述第10晶體管411和所述低電位電源之間，與所述第5恒流源414串聯(lián)連接的第8開關552；以及在所述第10晶體管411和所述高電位電源之間串聯(lián)連接的第9開關551和第7恒流源413。還包括在跟隨器結構的第11晶體管422和高電位電源間插入的第10開關563；在所述第12晶體管421和所述高電位電源之間與所述第6恒流源424串聯(lián)連接的第11開關562；以及在所述第12晶體管和所述低電位電源之間以串聯(lián)方式連接的第12開關561和第8恒流源423。
包括進行以下控制的部件將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在第1驅動期間，使所述第1、第3、第7、第8、第9開關511、531、553、552、551截止，使所述第2、第4、第10、第11、第12開關521、541、563、562、561導通，在第2驅動期間，使所述第1、第3、第7、第8、第9開關導通，使所述第2、第4、第10、第11、第12開關截止，在進行低位電壓驅動時，在第1驅動期間，使所述第1、第3、第7、第8、第9開關導通，使所述第2、第4、第10、第11、第12開關截止，在第2驅動期間，使所述第1、第3、第7、第8、第9開關截止，使所述第2、第4、第10、第11、第12開關導通。
包括進行以下控制的部件將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在第1驅動期間，使所述第1、第3、第7、第8、第9、第10、第11、第12開關511、531、553、552、551、563、562、561截止，使所述第2、第4開關521、541導通，在第2驅動期間，使所述第1、第3、第7、第8、第9開關511、531、553、552、551導通，使所述第2、第4、第10、第11、第12開關521、541、563、562、561截止，在進行低位電壓驅動時，在第1驅動期間，使所述第1、第3開關導通，使所述第2、第4、第7、第8、第9、第10、第11、第12開關截止，在第2驅動期間，使所述第1、第3、第7、第8、第9開關截止，使所述第2、第4、第10、第11、第12開關導通。
作為液晶、EL(場致發(fā)光)元件等的顯示裝置的數(shù)據(jù)線的驅動電路，本發(fā)明的顯示裝置配有由上述兩個電壓跟隨電路構成的驅動電路。實施例為了更詳細地說明上述本發(fā)明的實施方式，以下參照附圖來說明本發(fā)明的實施例。圖1是表示本發(fā)明第1實施例的結構的圖。
參照圖1，該實施例的差動電路包括p溝道晶體管對101、102，以及n溝道晶體管對103、104，p溝道晶體管對101、102的源極被共用連接，在其共用連接點(節(jié)點)和高電位電源VDD之間，并聯(lián)連接開關111和恒流源105，在p溝道晶體管對101、102的柵極間，配有串聯(lián)連接的開關112、113，使p溝道晶體管對101、102的漏極和n溝道晶體管對103、104的漏極相互連接。
n溝道晶體管對103、104的源極被共用連接，在其共用連接點和低電位電源VSS之間，開關120和恒流源106并聯(lián)連接，在n溝道晶體管對103、104的柵極間，配有串聯(lián)連接的開關118、119。而且，在開關112和p溝道晶體管101的柵極的連接點、以及開關118和n溝道晶體管103的柵極的連接點之間配有串聯(lián)連接的開關114和116。在開關113和p溝道晶體管102的柵極的連接點、以及開關119和n溝道晶體管104的柵極的連接點之間配有串聯(lián)連接的開關115和117。開關113和112的連接點與開關118和119的連接點相連接，而且，連接到p溝道晶體管102的漏極和n溝道晶體管104的漏極的連接點。在開關114和開關116的連接點、開關115和開關117的連接點上，分別連接差動輸入端子VinP、VinM，p溝道晶體管101的漏極和n溝道晶體管103的漏極的連接點連接到輸出端子dfout。
這樣，本實施例的差動電路包括p溝道晶體管對101、102和n溝道晶體管對103、104和連接切換部件(開關111～120)，具有一個晶體管對成為將兩個輸入電壓VinP、VinM進行差動輸入的差動對，另一個晶體管對成為形成輸入端和輸出端分別連接到所述差動對的輸出對的負載的電流鏡電路的結構，通過連接切換部件，可切換差動對和電流鏡對的導電型。P溝道型和n溝道型晶體管對的各自晶體管對，通過連接切換裝置，可以切換差動對和電流鏡對，在一方為差動對時，另一方為電流鏡電路。
圖2是說明在該實施例的差動電路中，形成連接切換部件的圖1的各開關的控制方法的圖。在圖2中，表示連接切換部件的兩個連接狀態(tài)(連接切換1、連接切換2)。
在連接切換1狀態(tài)下，使開關111、112、113、116、117導通，使開關114、115、118、119、120截止。
此時，n溝道晶體管對103、104成為共用連接的源極被連接到電流源106并被驅動，從柵極差動輸入兩個輸入電壓VinP、VinM的差動對，p溝道晶體管對101、102成為柵極被共用連接，晶體管102的漏極和柵極被連接(以二極管方式連接的晶體管102形成電流鏡的電流輸入側)，輸入端和輸出端分別連接到差動對的輸出對而形成負載的電流鏡電路，差動電路中流過的電流由電流源106控制。
另一方面，在連接切換2狀態(tài)下，使開關111、112、113、116、117截止，使開關114、115、118、119、120導通。此時，p溝道晶體管對101、102成為差動輸入兩個輸入電壓VinP、VinM的差動對，n溝道晶體管對103、104成為輸入端和輸出端分別連接到差動對的輸出對而形成負載的電流鏡電路，差動電路中流過的電流由電流源105控制。
再有，差動電路的輸出信號從晶體管101的漏極和晶體管103的漏極的共用連接點取出，對于連接切換1和連接切換2的連接狀態(tài)是相同的。
此外，差動電路對于使差動對的至少一個晶體管截止的差動輸入電壓為非有源性，所以最好是控制連接切換1、2，使得穩(wěn)定狀態(tài)下的差動電路不是非有源性。具體地說，在連接切換1時，n溝道晶體管對103、104為差動對，所以將低位電源VSS以上高出n溝道晶體管對103、104的閾值電壓的電壓作為下限，由此進行控制，使得對于高電位側的差動輸入電壓VinP、VinM進行動作。在連接切換2時，p溝道晶體管對101、102為差動對，所以將高位電源VDD以下低于p溝道晶體管對101、102的閾值電壓的電壓作為上限，由此進行控制，使得對于低電位側的差動輸入電壓VinP、VinM進行動作。而且，在設置連接切換電壓Vm時，將Vm設定為上述上限和下限之間的電壓，進行切換控制，使得對于Vm以上的高電位側的差動輸入電壓為連接切換1的狀態(tài)，對于低于Vm的低電位側的差動輸入電壓為連接切換2的狀態(tài)。
圖3(A)、圖3(B)是圖2的連接切換1、2中的圖1的等效電路(省略差動電路的輸出端子)。下面說明本發(fā)明的差動電路的作用。設晶體管對101、102和103、104分別為同極性，并且晶體管特性相同。此外，設輸入電壓VinP為差動對可動作的規(guī)定電壓，輸入電 VinM為電位變動容易的電壓。此時，在圖3(A)、圖3(B)中，通過電流鏡電路，相等的漏極電流流過差動對晶體管，差動對晶體管的柵極-源極間電壓穩(wěn)定在相等的狀態(tài)，所以在穩(wěn)定狀態(tài)下VinP＝VinM。
下面，在本發(fā)明的一實施例中，說明因制造工藝等使同一極性的晶體管對的特性相互偏差的情況。這里，以n溝道晶體管103的特性偏離標準特性的情況為例來說明。
圖3(C)、圖3(D)是表示相對于形成差動對和電流鏡電路的晶體管101、102、103、104的各自的柵極-源極間電壓的導通動作區(qū)域的漏極電流特性(Ids-Vgs特性)的圖。在圖3(C)、圖3(D)中，實線表示標準特性，虛線表示從標準特性向閾值電壓增加方向偏離的n溝道晶體管103的特性。
在連接切換1狀態(tài)下，參照圖3(A)、圖3(C)，p溝道晶體管101、102構成電流鏡電路，向形成差動對的n溝道晶體管103、104供給相等的漏極電流Ids101、Ids102(Ids101＝Ids102)。
nMOS差動晶體管對103、104的柵極-源極間電壓分別由漏極電流Ids101、Ids102確定。在圖3(C)所示的例中，供給使晶體管103的柵極-源極間電壓Vgs103比晶體管104的柵極-源極間電壓Vgs104大的輸入電壓VinM的狀態(tài)為穩(wěn)定狀態(tài)。
此時，n溝道晶體管103、104的柵極-源極間電壓之差為輸入電壓VinP、VinM的電壓差，以下的關系成立。
VinP-VinM＝Vgs103-Vgs104＞0…(4)
另一方面，在連接切換2中，參照圖3(B)、圖3(D)，n溝道晶體管103、104構成電流鏡電路，向形成差動對的p溝道晶體管101、102分別供給不同的漏極電流Ids103、Ids104。pMOS差動晶體管對101、102的柵極-源極間電壓(分別為負的值)分別由漏極電流Ids103、Ids104確定。在圖3(D)所示的例中，供給使晶體管102的柵極-源極間電壓Vgs102絕對值比晶體管101的柵極-源極間電壓Vgs101大的輸入電壓VinM的狀態(tài)為穩(wěn)定狀態(tài)。此時，p溝道晶體管101、102的柵極-源極間電壓之差為輸入電壓VinP、VinM的電壓差，以下的關系成立。
VinP-VinM＝Vgs101-Vgs102＞0…(5)從以上可知，連接切換1、2的穩(wěn)定狀態(tài)中的輸入電壓VinP、VinM的電壓差(VinP-VinM)都為正。
這對于n溝道晶體管103的晶體管特性的偏差來說，表示連接切換1、2中的(VinP-VinM)的偏移方向相同，可以將連接切換造成的(VinP-VinM)的偏移偏差抑制得小。
特別是通過設定晶體管101、102、103、104的各個極性的晶體管尺寸，使得對于相同漏極電流的Ids-Vgs特性曲線的斜率(ΔIds/ΔVgs的絕對值)充分相等，即極性間的Ids-Vgs特性大致線對稱，可以使連接切換1、2各自的(VinP-VinM)的偏差大小充分相等。
在上述說明中，舉例說明了n溝道晶體管103的閾值電壓向增加方向偏移的情況(Vtn+ΔVtn)，但即使在晶體管101、102、103、104的某一個元件從標準特性偏移時，都使連接切換1、2中的(VinP-VinM)的偏移方向相等，即使進行連接切換，也可以將(VinP-VinM)的偏移偏差抑制得小。
即，本發(fā)明的差動電路即使在構成差動對和電流鏡電路的四個晶體管的任何一個從標準特性偏移時，連接切換1、2中的(VinP-VinM)的偏移方向仍相等，即使進行連接切換，也可以將(VinP-VinM)的偏移偏差抑制得小。
再有，在不是上述那樣的連接切換，分別準備與圖3(A)、圖3(B)相同結構的兩個差動電路，對其進行切換時，構成差動對和電流鏡電路的晶體管為8個(參照圖15的現(xiàn)有電路)。在這樣的結構中，產(chǎn)生對于晶體管特性偏差的兩個差動電路的(VinP-VinM)的偏移方向不同的情況，不能將兩個差動電路的切換造成的(VinP-VinM)的偏移偏差抑制得小。
圖4是表示構成本發(fā)明第2實施例結構的圖，表示將圖1的差動電路的各開關由MOS晶體管來構成的一例的圖。在圖4中，開關控制信號S1、S2用低電平(L)或高電平(H)來控制。
而且，進行(S1、S2)＝(H、L)控制時為連接切換1的狀態(tài)，進行(S1、S2)＝(L、H)控制時為連接切換1的狀態(tài)。再有，S1B、S2B分別為S1、S2的反轉信號。
只要能夠進行連接、斷路控制，則可以是任意的開關。在圖4中，表示了晶體管數(shù)少(減少元件數(shù))、可獲得節(jié)省面積的結構。首先，一端與高電位電源VDD、低電位電源VSS連接的開關111和開關120可以分別由單體的p溝道晶體管和n溝道晶體管構成。
此外，開關112、113也可以分別由單體的p溝道晶體管構成。其理由是，開關112、113變?yōu)閷顟B(tài)是連接切換1的狀態(tài)，p溝道晶體管101、102構成電流鏡電路的情況。此時的p溝道晶體管101、102的柵極電位成為比較接近高電位電源電壓VDD的固定的電位。例如，在設定電流源106的電流值較小情況下的連接切換1的狀態(tài)中的p溝道晶體管101、102的柵極和高電位電源端子VDD的電位差變?yōu)楹芙咏黳溝道晶體管101、102的閾值電壓的電壓，可認為p溝道晶體管101、102的柵極電位相對于電源電壓范圍充分接近高位電源電壓VDD。因此，由單體的p溝道晶體管構成開關112、113，如果向各自的柵極提供低電位電源電壓VSS后導通，提供高電位電源電壓VDD后截止，則可以完全具有開關的功能。
同樣，開關118、119也可分別由單體的n溝道晶體管構成。開關118、119變?yōu)閷顟B(tài)，是在連接切換2的狀態(tài)下n溝道晶體管103、104構成電流鏡電路的情況，此時的n溝道晶體管103、104的柵極電位變成比較接近低電位電源電壓VSS的固定電位。
再有，圖1的開關114、115、116、117在一端連接到輸入端子1或2，以任意的電壓提供輸入電壓VinP、VinM時，由CMOS開關構成。
在圖4中，電流源105由源極連接到高電位電源VDD，向柵極輸入偏置電壓BIASP，漏極連接到晶體管101和102的共用源極的p溝道晶體管構成，電流源106由源極連接到低電位電源VSS，向柵極輸入偏置電壓BIASN，漏極連接到晶體管103和104的共用源極的n溝道晶體管構成。偏置電壓BIASP、BIASN也可以按照需要來改變偏置電平。例如，在使差動電路停止時，使(S1、S2)＝(L、L)，使晶體管111、120截止，同時將偏置電壓BIASP切換成高電位電源VDD，使電流源晶體管105非有源化，將偏置電壓BIASN切換為低位電源電壓VSS，使電流源晶體管106非有源化，將差動電路內(nèi)部的電流完全斷路，可以抑制功率消耗。
下面說明本發(fā)明的另一實施例。圖5是表示本發(fā)明第3實施例的結構的圖。在圖5中，表示使用圖1的差動電路構成的驅動電路的結構。即，在圖5中，晶體管101、102、103、開關111～120、電流源105、106構成的差動電路與圖1所示的差動電路相同。此外，圖6是表示圖5的驅動電路的控制方法一例的圖。
參照圖5，該驅動電路是接受圖1所示的差動電路的輸出后進行動作的包括兩個放大級510、520的反饋型放大電路。在圖5中，將輸入電壓Vin(圖1中輸入電壓VinP)和輸出電壓Vout(圖1中輸入電壓VinM)輸入到差動電路的兩個輸入端子(差動輸入端子)。
此外，放大級510是使輸出端子2快速充電的充電用放大級，放大級520是使輸出端子2快速放電的放電用放大級。再有，在充電用放大級510、放電用放大級520的結構中，參照圖8等將在后面說明。下面參照圖6，說明圖5的驅動電路的動作。
在圖6中，在連接切換1的狀態(tài)下，使差動電路的開關111、112、113、116、117導通，使開關114、115、118、119、120截止，使放大級510有源化(可動作)，放大級520非有源化(停止)。
而且，在輸出端子電壓Vout與期望的電壓相比為低電位時，通過與輸入端子電壓Vin和輸出端子電壓Vout的電壓差相應的差動電路的動作和放大級510的充電作用，可以使輸出端子電壓Vout上升至期望的電壓。
另一方面，在連接切換2的狀態(tài)下，使差動電路的開關111、112、113、116、117截止，使開關114、115、118、119、120導通，使放大級510非有源化(停止)，放大級520有源化(可動作)。
而且，在輸出端子電壓Vout與期望的電壓相比為高電位時，通過與輸入端子電壓Vin和輸出端子電壓Vout的電壓差相應的差動電路的動作和放大級520的放電作用，可以使輸出端子電壓Vout下降至期望的電壓。
差動電路的輸出對于放大級510、520是共用的，所以也可以設置復位電路，在放大級510、520各自的動作開始時，在最合適的差動電路的輸出電壓不同時，在連接切換1和連接切換2的各自狀態(tài)的開始時，將差動電路的輸出電壓復位到各自最合適的電壓。
此外，在圖6中，在進行期望的電壓驅動的一個輸出期間中，表示在連接切換1或連接切換2的某一個的狀態(tài)下進行驅動的情況，但該情況適用于將高位側電壓和低位側電壓交替驅動的應用例。在按任意的順序來驅動任意的電壓情況等時，在一個輸出期間中，也可以將連接切換1和連接切換2進行切換驅動。這種情況下，進行控制，使得至少在高位側電壓的穩(wěn)定驅動時為連接切換1的狀態(tài)，在低位側電壓的穩(wěn)定驅動時為連接切換2的狀態(tài)。
在圖5所示的驅動電路中，如果差動電路的p溝道晶體管對101、102和n溝道晶體管對103、104各自同極性的晶體管特性相同，在連接切換1、2的各狀態(tài)下，具有將與輸入電壓Vin相等的電壓作為Vout輸出到輸出端子2的結構，則此時將輸入端子電壓Vin(圖1中輸入電壓VinP)和輸出端子電壓Vout(圖1中輸入電壓VinM)輸入到差動電路的兩個輸入端子，變?yōu)閂in＝Vout的穩(wěn)定狀態(tài)。
因此，這種情況下，參照圖3說明的事項在圖5所示的驅動電路中也照樣適用，即使在因制造工藝等造成差動電路的同極性晶體管對的特性產(chǎn)生偏差時，連接切換1、2中的(Vin-Vout)的偏移方向也相同，即使進行連接切換，也可以將(Vin-Vout)的偏移偏差抑制得小。
再有，晶體管特性的偏差有時也產(chǎn)生在放大級510、520中，但由此產(chǎn)生的影響非常小，所以只要考慮差動電路的晶體管對的特性偏差，作為作用的說明就足夠了。
另一方面，圖15所示的驅動電路也是可以將與輸入電壓Vin相等的電壓作為Vout輸出到輸出端子2上的電壓跟隨電路，但電壓跟隨電路901、902分別包含各自的差動電路來構成，所以在對電壓跟隨電路901、902進行切換驅動時，對于晶體管特性的偏差的(Vin-Vout)的偏移方向是任意的，不能將該偏差抑制得小。
即，圖5的驅動電路與圖15的驅動電路相比，可以將對于晶體管特性的(Vin-Vout)的偏移偏差抑制得小。液晶顯示裝置的灰度電壓的放大器，保證按照液晶的特征設置的灰度電平的電壓間隔對于灰度顯示特別重要的。因此，在這樣的放大器(驅動電路)中，謀求輸出偏差幾乎不因灰度而變化，即輸出偏差的灰度間的偏差充分小。
在這方面，圖5所示的驅動電路可將對于晶體管特性偏移的(Vin-Vout)的偏移偏差抑制得小，適合于液晶顯示裝置的灰度電壓的放大器。
圖7是說明圖5的驅動電路動作的圖，示出了相對于基準電平，用圖5的驅動電路驅動高電位側的高位電平VL1和低電位側的低位電平VL2的情況下的期待值和包含偏差的輸出值。下面參照圖7，詳細說明對于圖5的驅動電路的晶體管特性偏移的(Vin-Vout)的偏移偏差。
在圖7中，在期待值沒有晶體管特性偏差時，有Vout＝Vin，包含偏差的輸出值是具有晶體管特性偏差情況下的Vout。
為了評價連接切換1、2的切換造成的偏移偏差，高位電平VL1在連接切換1的狀態(tài)下驅動圖5的驅動電路，低位電平VL2為在連接切換2的狀態(tài)下進行驅動的電平，設各自的偏差為±ΔVL1、±ΔVL2。
可以通過兩個灰度電平的振幅差偏差是否充分小來判斷是否保證了灰度電平的電壓間隔。
在圖5的驅動電路中，由于連接切換1、2中的(Vin-Vout)的偏移方向相同，所以圖7中的兩個電壓電平VL1、VL2的振幅差偏差為{(VL1+ΔVL1)-(VL2+ΔVL2)}…(6)或{(VL1-ΔVL1)-(VL2-ΔVL2)}…(7)因此，振幅差偏差的最大值根據(jù)兩者之差的絕對值求出，可由下式(8)得到。
|2×(ΔVL1-ΔVL2)| …(8)即，在圖5所示的驅動電路中，將連接切換1和連接切換2進行切換驅動時的振幅差偏差表示取得在連接切換1、2的各狀態(tài)中產(chǎn)生的偏差的絕對值差的2倍的偏差的情況。
與圖16說明的圖15的驅動電路的振幅差偏差的最大值{2×(ΔVL1+ΔVL2)}(參照式(3))比較，以下的關系是明確的。
|2×(ΔVL1-ΔVL2)|≤{2×(ΔVL1+ΔVL2)}…(9)因此，與圖15的驅動電路相比，可知圖5的驅動電路可以將對于晶體管特性偏移的(Vin-Vout)的偏移偏差抑制得小。
此外，為了使連接切換1、2的各狀態(tài)的偏差ΔVL1、ΔVL2盡量相等，如果將PMOS晶體管101、102、以及NMOS晶體管103、104的極性間的Ids-Vgs(漏極電流和柵極-源極間電壓)特性以大致線對稱來設計，則圖5的驅動電路可以使振幅差偏差充分小。
下面說明本發(fā)明的另一實施例。圖8是表示本發(fā)明第4實施例的結構的圖。在圖8中，表示使用圖1的差動電路構成的驅動電路的結構。即，在圖8中，晶體管101、102、103、104、開關111～120、電流源105、106構成的差動電路與圖1所示的差動電路相同。
充電用放大級210包括柵極接受差動電路的輸出信號3(晶體管101和103的漏極的連接點節(jié)點的電壓)，漏極連接到輸出端子2的p溝道晶體管211；插入在晶體管211的源極和高電位電源VDD之間的開關213；以及在晶體管211的漏極和低電位電源VSS之間以串聯(lián)方式連接的開關214和電流源212。在輸出端子2(晶體管211的漏極輸出)和晶體管211的柵極間反饋連接有電容C1，進行輸出端子2的上升電壓波形的波形整形。而且，包括具有插入在高電位電源VDD和晶體管211的柵極間的開關531的復位電路530。
放電用放大級220包括柵極接受差動電路的輸出信號，漏極連接到輸出端子2的n溝道晶體管221；插入在晶體管221的源極和低電位電源VSS之間的開關223；以及在晶體管221的漏極和高電位電源VDD之間以串聯(lián)方式連接的開關224和電流源222。在輸出端子2(晶體管221的漏極輸出)和晶體管221的柵極間反饋連接有電容C2，進行輸出端子2的下降電壓波形的波形整形。而且，包括具有插入在低電位電源VSS和晶體管221的柵極間的開關541的復位電路540。
在圖8中，差動電路的輸出端子3連接到放大級210、220，與差動電路的輸出相對應，放大級210、220動作，可以將與輸入端子Vin相等的電壓從輸出端子2作為輸出電壓(輸出端子電壓)Vout輸出。將輸入端子電壓Vin(圖1中輸入電壓VinP)和輸出端子電壓Vout(圖1中輸入電壓VinM)輸入到差動電路的兩個輸入端子，成為反饋型放大電路的結構。
而差動電路的輸出(晶體管101和103的漏極連接點)對于放大級210和220為共用的。而且，設置復位電路530、540，在使放大級210、220動作前，將差動電路的輸出信號3進行復位。
圖9是表示圖8所示的第4實施例的驅動電路中的連接切換1的輸出期間和連接切換2的輸出期間的各開關控制的實施例的圖。以下，參照圖9，說明圖8的驅動電路的動作。
在連接切換1的輸出期間，使差動電路的開關111、112、113、116、117導通，使開關114、115、118、119、120截止。而在輸出期間的開頭，使復位電路530的開關531導通，如在高位電源電壓VDD上很短的時間(在稱為‘復位期間’的期間，進行預充電。在圖9中為※1)表示差動電路的輸出3那樣，該復位期間可以是盡可能對差動電路的輸出3進行復位的期間。在該期間，放大級210為非有源性。
然后，開關531截止并結束復位期間，然后，開關213、214導通，使放大級210有源化(動作)。此時，圖8的驅動電路與圖16的電壓跟隨電路910(開關951、952、953導通的狀態(tài))等效。因此，在連接切換1的輸出期間的驅動電路中，輸入端子電壓Vin變?yōu)閂in＞Vout時，差動電路的輸出信號電壓下降，p溝道晶體管211導通，可以較大的充電能力將輸出端子電壓Vout高速上升至Vin。
在輸入端子電壓Vin為Vin＜Vout時，差動電路的輸出信號電壓上升，p溝道晶體管211截止，通過電流源212的放電作用，將輸出端子電壓Vout下降至Vin。
該實施例的復位電路530具有防止在連接切換1和連接切換2的切換前后產(chǎn)生輸出噪聲的作用效果。例如，在連接切換之前，在差動電路的輸出電壓為低電位時，在連接切換后，由于放大級210的p溝道晶體管211瞬間導通而與輸入端子電壓Vin無關，所以可能輸出端子電壓Vout變化，產(chǎn)生輸出噪聲。
但是，在本實施例中，通過復位電路530對差動電路的輸出3進行復位，使得p溝道晶體管211為截止狀態(tài)，從而可以防止這樣的輸出噪聲。在圖8中，示出了通過開關531進行復位的例子，但毫無疑問，其他結構也可以。差動電路的開關111、112、113、116、117與開關213、214同步導通就可以。
另一方面，在連接切換2的輸出期間，使差動電路的開關111、112、113、116、117截止，使開關114、115、118、119、120導通。而在輸出期間的開頭，使復位電路540的開關541導通，如在低位電源電壓VSS上很短的時間(在稱為‘復位期間’的期間，進行預充電。在圖9中為※1)表示差動電路的輸出3那樣，該復位期間也可以是盡可能對差動級的輸出進行復位的時間。在該期間，放大級220為非有源性。
然后，開關531截止并結束復位期間，然后，開關223、224導通，使放大級220有源化(動作)。此時，圖8的驅動電路與圖15的電壓跟隨電路920(開關951、952、953導通的狀態(tài))等效。
因此，在連接切換2的輸出期間的圖8的驅動電路中，在輸入端子電壓Vin為Vin＜Vout時，差動電路的輸出信號電壓上升，n溝道晶體管221導通，能以大的放電能力將Vout高速降低至Vin。
而輸入端子電壓Vin變?yōu)閂in＞Vout時，差動電路的輸出信號電壓下降，n溝道晶體管221截止，通過電流源222的充電作用，將輸出端子電壓Vout上升至輸入端子電壓Vin。
該實施例的復位電路540具有防止連接切換前后的輸出噪聲的作用效果。例如，在連接切換之前，在差動電路的輸出電壓為高電位時，在連接切換后，由于放大級220的n溝道晶體管211瞬間導通而與輸入端子電壓Vin無關，所以可能Vout變化，產(chǎn)生輸出噪聲。
但是，在本實施例中，通過復位電路540對差動電路的輸出3進行復位，使得n溝道晶體管211為截止狀態(tài)，從而可以防止這樣的輸出噪聲。在圖8中，示出了通過開關541進行復位的例子，但毫無疑問，其他結構也可以。差動電路的開關114、115、118、119、120與開關223、224同步導通就可以。
圖8的驅動電路具有與圖5的驅動電路同樣的輸出特性，即使在因制造工藝等造成差動電路的晶體管對的特性從標準特性偏移時，連接切換1、2中的(Vin-Vout)的偏移方向也相同，即使進行連接切換，也可以將(Vin-Vout)的偏移偏差抑制得小。因此，該驅動電路適用于液晶顯示裝置的灰度電壓的放大器等。
下面，說明本發(fā)明的第5實施例。圖10是表示本發(fā)明第5實施例的結構的圖，是表示圖5的驅動電路的另一電路結構的圖。在圖10中，放大級310將圖8的放大級210的電流源212和開關214置換為電路410，放大級320將圖8的放大級220的電流源222和開關224置換為電路420來構成，其他結構與圖8相同。
參照圖10，差動電路將輸入端子1的電壓(輸入端子電壓)Vin和輸出端子2的電壓(輸出端子電壓)Vout進行差動輸入。
放大級310配有跟隨器型放電電路410，它具有連接在高電位電源VDD和輸出端子2之間，將所述差動電路的輸出信號輸入到柵極的p溝道晶體管311(充電電路)；連接在輸出端子2和低電位電源VSS之間的跟隨器結構的p溝道晶體管412；以及插入在輸入端子1和低電位電源VSS之間，由恒流源414驅動，柵極連接到跟隨器結構的晶體管412的柵極上的以二極管方式連接的p溝道晶體管411。而且，放大級310包括插入在晶體管412和低電位電源VSS之間的開關553；在晶體管411和低電位電源VSS之間與恒流源414串聯(lián)連接的開關552；以及在晶體管411和高電位電源VDD之間以串聯(lián)方式連接的開關541和恒流源413。
放大級320配有跟隨器型充電電路420，它具有連接在低電位電源VSS和輸出端子2之間，將所述差動電路的輸出信號輸入到柵極的n溝道晶體管321(放電電路)；連接在輸出端子2和高電位電源VDD之間的跟隨器結構的n溝道晶體管422；以及插入在高電位電源VDD和輸入端子1之間，由恒流源424驅動，柵極連接到跟隨器結構的晶體管422的柵極上的以二極管方式連接的n溝道晶體管421。放大級320包括插入在晶體管422和高電位電源VDD之間的開關563；在晶體管421和高電位電源VDD之間與恒流源424串聯(lián)連接的開關562；以及在晶體管421和低電位電源VSS之間以串聯(lián)方式連接的開關561和恒流源423。在圖10中，差動電路以外的結構，即構成差動電路和反饋型充電電路的晶體管311、構成差動電路和反饋型放電電路的晶體管321、源極跟隨放電電路410、源極跟隨充電電路420，其細節(jié)記載在文獻(基于特愿2000-402079的優(yōu)先權主張申請?zhí)卦?001-373302，本申請時未公開)中。
在圖10中，差動電路的輸出端子3也連接到放大級310、320，按照差動電路的輸出，使放大級310、320動作，可以將與輸入電壓Vin相等的電壓作為Vout輸出到輸出端子2。
輸入端子電壓Vin(圖1中輸入電壓VinP)和輸出端子電壓Vout(圖1中輸入電壓VinM)被輸入到差動電路的兩個輸入端子，成為反饋型放大電路的結構。此外，差動電路的輸出對于放大級310、320是共用的，設置復位電路530、540，在使放大級310、320動作前，對差動電路的輸出進行復位。
源極跟隨放電電路410包括以二極管方式連接、源極接受輸入端子電壓Vin的p溝道晶體管411；以及源極連接到輸出端子2，柵極連接到p溝道晶體管411的柵極，漏極通過開關553連接到低位電源VSS的p溝道晶體管412。還包括在p溝道晶體管411的源極和高電位電源VDD之間以串聯(lián)方式連接的電流源413和開關551；以及在p溝道晶體管411的漏極和低位電源VSS之間串聯(lián)連接的電流源414和開關552。
下面簡單地說明源極跟隨放電電路410的動作。再有，其細節(jié)可參照上述文獻(基于特愿2000-402079的優(yōu)先權主張申請?zhí)卦?001-373302)等。
源極跟隨放電電路410的動作由開關551、552、553控制，在各開關導通時可動作，在各開關截止時動作停止。
在源極跟隨放電電路410可動作狀態(tài)下，在p溝道晶體管411、412的晶體管特性相等，電流源413、414控制的電流相等時，晶體管411、412的柵極電壓變?yōu)閺妮斎攵俗与妷篤in偏移了柵極-源極間電壓的電壓。此時，如果Vin＜Vout，則p溝道晶體管412的柵極-源極間電壓比閾值電壓大，通過源極跟隨動作產(chǎn)生的p溝道晶體管412的放電作用，將降低輸出端子電壓Vout。
通過輸出端子電壓Vout的下降，在p溝道晶體管412的柵極-源極間電壓減小到閾值電壓附近時，放電作用停止。這里，在電流源413、414控制的電流很小時，p溝道晶體管411的柵極-源極間電壓也在閾值電壓附近，所以通過p溝道晶體管412的源極跟隨動作，使輸出端子電壓Vout下降至輸入端子電壓Vin附近。
而在Vin＞Vout時，p溝道晶體管412的柵極-源極電壓變?yōu)槭咕w管截止的值，所以對輸出端子電壓Vout的變動不起作用。
另一方面，源極跟隨充電電路420包括以二極管方式連接的、源極接受輸入端子電壓Vin的n溝道晶體管421；以及源極連接到輸出端子2，柵極連接到n溝道晶體管421的柵極，漏極通過開關563連接到高電位電源VDD的n溝道晶體管422。還包括在n溝道晶體管421的源極和低位電源VSS之間串聯(lián)連接的電流源423和開關561；以及在n溝道晶體管421的漏極和高位電源VDD之間串聯(lián)連接的電流源424和開關562。
下面簡單地說明源極跟隨充電電路420的動作。源極跟隨充電電路420的動作由開關561、562、563控制，在各開關導通時可動作，在各開關截止時動作停止。
在源極跟隨充電電路420可動作的狀態(tài)下，在n溝道晶體管421、422的晶體管特性相等，電流源423、424控制的電流相等時，晶體管421、422的柵極電壓變?yōu)閺妮斎攵俗与妷篤in偏移了柵極-源極間電壓的電壓。此時，如果Vin＞Vout，則n溝道晶體管422的柵極-源極間電壓比閾值電壓大，通過源極跟隨動作產(chǎn)生的n溝道晶體管422的充電作用，使輸出端子電壓Vout上升。
然后，通過輸出端子電壓Vout的電壓上升，在n溝道晶體管422的柵極-源極間電壓減小到閾值電壓附近時，充電作用停止。這里，在電流源423、424控制的電流很小時，n溝道晶體管421的柵極-源極間電壓也在閾值電壓附近，所以通過n溝道晶體管422的源極跟隨動作，輸出端子電壓Vout上升至輸入端子電壓Vin附近。
而在Vin＜Vout時，n溝道晶體管422的柵極-源極電壓變?yōu)槭咕w管截止的值，所以對輸出端子電壓Vout的變動不起作用。
圖11是表示圖10所示的驅動電路中的連接切換1的輸出期間和連接切換2的輸出期間的各開關控制一例的圖。以下，參照圖11來說明圖10的驅動電路的作用。
首先，在連接切換1的輸出期間，使差動電路的開關111、112、113、116、117導通，使開關114、115、118、119、120截止。
而在輸出期間的開頭，使復位電路530的開關531導通，在很短的復位期間中將差動電路的輸出3預充電到高位電源電壓VDD。
然后，使開關531截止，結束復位期間，然后，使開關532、551、552、553導通，使放大級310動作。這里，如果輸入端子電壓Vin＞Vout，則差動電路的輸出下降，使p溝道晶體管311導通，能夠以大的充電能力將輸出端子電壓Vout高速地上升至輸入端子電壓Vin。
而如果輸入端子電壓Vin為Vin＜Vout，則差動電路的輸出3的電壓上升，使p溝道晶體管311截止，通過電路410的放電作用，使輸出端子電壓Vout降低至輸入端子電壓Vin。
源極跟隨放電電路410具有源極跟隨放電作用，所以輸入端子電壓Vin和輸出端子電壓Vout的電壓差越大，其放電能力越大，隨著輸出端子電壓Vout接近輸入端子電壓Vin，其放電能力下降。
此外，源極跟隨放電電路410的源極跟隨放電作用與Vin和Vout的電壓差相對應，不延遲地瞬時動作。因此，即使在p溝道晶體管311的高速充電作用因反饋結構的響應延遲而產(chǎn)生過沖(Over shoot)時，源極跟隨放電電路410也可迅速地抑制過沖，具有用Vin來穩(wěn)定輸出端子電壓Vout的作用。
因此，圖10所示的驅動電路不需要用于輸出穩(wěn)定化的相位補償電容，或僅設置很小的相位補償電容就可以實現(xiàn)輸出穩(wěn)定化。
另一方面，在連接切換2的輸出期間，使差動電路的開關111、112、113、116、117截止，使開關114、115、118、119、120導通。而在輸出期間的開頭，使復位電路540的開關541導通，在很短的復位期間中將差動電路的輸出3放電到低位電源電壓VSS。
隨后，使開關541截止并結束復位期間，然后使開關542、561、562、563導通，使放大級320動作。
這里，如果輸入端子電壓Vin＜Vout，則差動電路的輸出上升并使n溝道晶體管321導通，能夠以大的放電能力將輸出端子電壓Vout高速地降低至輸入端子電壓Vin。
而如果輸入端子電壓Vin為Vin＞Vout，則差動電路的輸出下降并使n溝道晶體管321截止，通過源極跟隨充電電路420的充電作用，使輸出端子電壓Vout上升至輸入端子電壓Vin。
由于源極跟隨充電電路420具有源極跟隨充電作用，所以Vin和Vout的電壓差越大，充電能力越大，隨著Vout接近Vin，充電能力下降。此外，源極跟隨充電電路420的源極跟隨充電作用與Vin和Vout的電壓差相對應，沒有延遲地瞬時動作。因此，即使在n溝道晶體管321的高速放電作用因反饋結構的響應延遲而產(chǎn)生下沖(under shoot)時，源極跟隨充電電路420也可迅速地抑制下沖，具有用輸入端子電壓Vin來穩(wěn)定輸出端子電壓Vout的作用。
因此，圖10所示的驅動電路不需要用于輸出穩(wěn)定化的相位補償電容，或僅設置很小的相位補償電容就可以實現(xiàn)輸出穩(wěn)定化。
于是，在電壓跟隨器結構中，不需要用于輸出穩(wěn)定化的相位補償電容成為本發(fā)明的主要特征之一。而且，很小的相位補償電容被專門用于波形整形。
再有，復位電路530、540具有用與圖8的驅動電路相同的原理來防止連接切換前后的輸出噪聲的效果。此外，也可以使差動電路的開關111、112、113、116、117與開關532、551、552、553同步導通。同樣，也可以使差動電路的開關114、115、118、119、120與開關542、561、562、563同步導通。
圖10所示的驅動電路具有與圖5的驅動電路同樣的輸出特性，即使在因制造工藝等造成差動電路的晶體管對的特性從標準特性偏移時，連接切換1、2中的(Vin-Vout)的偏移方向也相同，即使進行連接切換，也可以將(Vin-Vout)的偏移偏差抑制得小。因此，圖10所示的驅動電路適合于液晶顯示裝置的灰度電壓的放大器等。
圖12是表示圖10所示的驅動電路的變形例。在圖12中，有關差動電路以外的結構，其細節(jié)記載于文獻(基于特愿2000-402079的優(yōu)先權主張申請?zhí)卦?001-373302)中。與圖10所示的結構相比，圖12是減少了元件數(shù)的結構，是將圖10的電路410置換成電路430，將圖10的電路420置換成電路440的結構，其他結構與圖10相同。
在圖12中，具有與圖10所示的元件相同作用的元件的參考標號相同。在圖12中，追加有將漏極和源極分別連接到晶體管421的漏極和源極的晶體管419，以及將源極和漏極分別連接到晶體管411的源極和漏極的晶體管429，在各個晶體管419、429的柵極上施加規(guī)定的偏置電壓BN、BP。
圖13是表示圖12的驅動電路中的連接切換1和輸出期間和連接切換2的輸出期間的各開關控制的例子的圖。復位電路530、540的控制和作用與圖10、圖11相同而省略，以下說明復位期間結束后的情況。在連接切換1的輸出期間，復位期間結束后使開關532、553導通，使p溝道晶體管311和電路430動作。此時，控制偏置電壓BN而使得晶體管419截止，控制偏置電壓BP而使得受電流源425控制的電流可流過高位電源VDD和輸入端子1之間。由此，電路430與圖10的電路410等效。另一方面，在連接切換2的輸出期間，復位期間結束后使開關542、563導通，使n溝道晶體管321和電路440動作。此時，控制偏置電壓BP而使得晶體管429截止，并控制偏置電壓BN而使得受電流源415控制的電流流過低位電源VSS和輸入端子1之間。由此，電路440與圖10的電路420等效。因此，圖12的驅動電路具有與圖10的驅動電路同樣的性能。
以下，說明圖8、圖10、圖12所示的復位電路530、540。對差動電路的輸出3進行復位的復位電路530、540也可以是圖8、圖10、圖12所示的開關531、541以外的結構。圖17是表示在構成圖8所示的第4實施例的放大電路中，將復位電路530、540形成另一結構的一變形例的圖。再有，在圖17所示的電路結構中，復位電路530、540以外的結構與圖8所示的結構相同。
參照圖17，復位電路530包括插入在高電位電源VDD、晶體管211的柵極和電容C1的一端的連接點之間的開關531；以及插入在晶體管211的柵極和電容C1的一端的連接點、以及差動電路的輸出端子3之間的開關533。另一方面，復位電路540包括插入在低電位電源VSS、晶體管221的柵極和電容C2的一端的連接點之間的開關541；以及插入在晶體管221的柵極和電容C1的一端的連接點、以及差動電路的輸出端子3之間的開關543。開關533、543的作用是，在通過開關531、541的導通、截止的切換進行充電和放電的切換時，對差動電路的輸出3進行復位，在進行充電和放電的切換時，防止輸出端子Vout的不必用電壓變動。
圖18是說明復位電路的動作、作用的時序圖，表示圖17的開關111～120、213～214、531、533、541、543的導通、截止控制的動作定時。其中，對于差動電路的開關111～120，進行與圖9所示的情況相同的控制，所以省略其說明。
參照圖18，在連接切換1的狀態(tài)下，使開關213、214、533、541導通，使開關223、224、531、543截止。由此，可進行放大級210的充電動作。此時，放大級210為非有源狀態(tài)，使晶體管221的柵極和電容C2放電至低電位電源VSS。
另一方面，在連接切換2的狀態(tài)下，使開關213、214、533、541截止，使開關223、224、531、543導通。由此，可進行放大級220的放電動作。此時，放大級220為非有源狀態(tài)，使晶體管211的柵極和電容C1充電至高電位電源VDD。
在從連接切換1的狀態(tài)切換為連接切換2的狀態(tài)時(開關543導通，開關541截止)，差動電路的輸出端子3和晶體管221的柵極通過在連接切換1時放電至低電位電源VSS的電容C2，下降至低電位電源電壓VSS附近，然后開始與輸入端子電壓Vin相應的放電動作。因此，放大級220的動作不影響切換至連接切換2的狀態(tài)之前的差動電路的輸出端子3的電位，而從非有源狀態(tài)迅速地開始動作，不產(chǎn)生噪聲。
而在從連接切換2的狀態(tài)切換為連接切換1的狀態(tài)時(開關533導通，開關531截止)，差動電路的輸出端子3和晶體管211的柵極通過在連接切換2時充電至高電位電源VDD的電容C1，上升至高電位電源電壓VDD附近，然后開始與輸入端子電壓Vin相應的充電動作。因此，放大級210的動作不影響切換至連接切換1的狀態(tài)之前的差動電路的輸出端子3的電位，而從非有源狀態(tài)迅速地開始動作，不產(chǎn)生噪聲。
如圖18所示，圖17的復位電路530、540可以與差動電路的開關控制同步進行復位電路的開關控制。由此，可以縮減控制信號的數(shù)量。
再有，開關213和開關531都具有使晶體管211為非有源性的作用，所以除去開關213，將晶體管211的源極直接連接到高電位電源VDD的結構也可以。同樣，開關223和開關541都具有使晶體管221為非有源性的作用，所以除去開關223，將晶體管211的源極直接連接到低電位電源VSS的結構也可以。
如以上那樣，圖17的復位電路530、540具有利用電容C1、C2來防止產(chǎn)生連接狀態(tài)的切換前后的輸出噪聲的結構。而且，在圖10和圖12所示的驅動電路中，在將最合適的電容分別連接到晶體管311、321的柵極上時，也可以采用與圖17所示電路同樣的復位電路?；蛘撸词乖诓辉O置波形整形電容時，在晶體管211、221的尺寸大，柵極電容大到某種程度時，也可以采用與圖17同樣的復位電路。
圖14的說明本發(fā)明第6實施例的圖，是表示以本發(fā)明的驅動電路構成多輸出的驅動電路的例子的圖。本實施例可以用作液晶顯示裝置的驅動電路。作為輸出電路100，可以使用以圖10、圖12等說明的各實施例的驅動電路。控制信號控制各驅動電路的開關。從設置在參照電壓VH和VL間的分壓電阻的抽頭輸出模擬灰度電壓，包括解碼器300、輸出端子組400、輸出級100。從電阻串200的各端子(抽頭)生成的多個灰度電壓中，對各輸出按照圖像數(shù)字信號由解碼器300來選擇灰度電壓，由輸出電路100放大，并驅動連接到輸出端子400的數(shù)據(jù)線。在輸出電路100中，即使切換n溝道差動對的差動電路和p溝道差動對的差動電路時，在穩(wěn)定狀態(tài)下，也可以使元件特性的偏差造成的輸出偏移的方向相同，可以抑制振幅差偏差，由此，提高顯示圖像質量。
再有，上述實施例中說明的差動電路、放大電路(驅動電路)由MOS晶體管構成，在液晶顯示裝置的驅動電路中，例如也可以由多晶硅構成的MOS晶體管(TFT)構成。此外，上述實施例中說明的差動電路當然也可以采用雙極晶體管。這種情況下，高電位電源側的p溝道晶體管101、102由pnp晶體管構成，低電位電源側的n溝道晶體管103、104由npn晶體管構成。在上述實施例中，表示了應用于集成電路的例子，但毫無疑問，將2對晶體管對切換成差動對和電流鏡的電路結構，也可以采用分立式元件結構。實施例為了進一步詳細地說明上述本發(fā)明的實施方式，下面參照

本發(fā)明的實施例。
圖19是表示本發(fā)明第5實施例的驅動電路的結構的圖。該驅動電路具有與電壓跟隨電路的差動對的輸入側晶體管(進行輸入信號電壓輸入的晶體管)并聯(lián)，與該晶體管為相同導電型，連接將偏置電壓提供給柵極的晶體管的結構。
參照圖19，作為本發(fā)明一實施例的反饋型的放大電路包括差動電路和放大級310，差動電路包括PMOS晶體管211、212組成的電流鏡電路；NMOS晶體管對213、214組成的差動對；電流源215；以及控制端子上施加偏置電壓BN，與晶體管213并聯(lián)連接的NMOS晶體管216。即，包括源極被共用連接后連接到恒流源215的一端，將輸入端子電壓Vin和輸出端子電壓Vout輸入到各自的柵極，形成差動對的N溝道MOS晶體管213、214；源極連接到高電位電源VDD，各自的柵極被共用連接，漏極連接到MOS晶體管213、214的漏極的P溝道MOS晶體管211、212，MOS晶體管212的漏極和柵極相互連接，與MOS晶體管211一起構成電流鏡，具有作為差動對的有源負載作用。在本發(fā)明的實施例中，包括漏極和源極分別連接到將輸入端子1的電壓Vin輸入到柵極的NMOS晶體管213的漏極和源極，柵極上輸入偏置電壓BN的NMOS晶體管216。
電流鏡電路的輸出側(晶體管211的漏極)和晶體管213的連接點節(jié)點作為差動電路的輸出3被輸入到放大級310，放大級310按照差動電路的輸出3，來改變輸出端子電壓Vout。即，將并聯(lián)連接的晶體管213、216的漏極和與作為電流鏡的輸出節(jié)點的晶體管211的漏極連接的節(jié)點連接到晶體管311的柵極，晶體管311的源極連接到高電位電源VDD，晶體管311的漏極連接到輸出端子2，通過恒流源312連接到低電位電源VSS。
放大級310可為各種結構，但圖19中形成最簡單的結構，由控制端子接受差動電路的輸出，源極連接到高電位電源VDD，漏極連接到輸出端子的PMOS晶體管311，以及設置在輸出端子和低電位電源VSS之間的電流源312構成。
下面說明圖19所示的差動放大電路(驅動電路)的作用。再有，為了簡化說明，設差動晶體管對213、214和晶體管216分別具有相同的特性，偏置電壓BN為比晶體管213的閾值電壓高的固定電壓。
在圖19中，在差動對的動作區(qū)域中，如果輸入端子1的電壓Vin上升，則NMOS晶體管213的漏極電流增大，輸出電壓3下降，因此，來自放大極310的PMOS晶體管311的漏極電流(充電電流)增大，輸出端子2的輸出端子電壓Vout同相上升到輸入端子電壓Vin。相反，如果輸入端子電壓Vin下降，則輸出端子電壓Vout下降。即，使差動對的NMOS晶體管213的柵極端子連接到差動電路的非反轉輸入端子(+)。差動對的NMOS晶體管214的柵極端子被連接到反轉輸入端子(-)，圖19所示的差動放大電路形成電壓跟隨器結構。
圖20是表示對于圖19的差動放大電路(驅動電路)的輸入端子電壓Vin的輸出特性的圖。參照圖19和圖20，在輸入端子電壓Vin的電壓電平低于晶體管213的閾值電壓時，晶體管213截止，但由于晶體管216導通(偏置電壓BN比閾值電壓Vt大)，所以輸出端子電壓Vout變?yōu)槠秒妷築N。
輸入端子電壓Vin變得比晶體管213的閾值電壓高后，晶體管213導通，但輸入端子電壓Vin在偏置電壓BN以下，所以流入晶體管216的電流增大，對差動電路的輸出變化起支配作用的是晶體管216的漏極電流。因此，輸出端子電壓Vout仍保持在偏置電壓BN附近。
而且，輸入端子電壓Vin變?yōu)槠秒妷築N以上后，這次流入晶體管213的電流增大，由于對差動電路的輸出變化起支配作用的是晶體管213的漏極電流，所以輸出端子電壓Vout與輸入端子電壓Vin相等。
在輸入端子電壓Vin在偏置電壓BN以上時，隨著輸入端子電壓Vin變?yōu)楦唠娢?，差動晶體管對213、214的共用連接的源極電位也上升。由此，在輸入端子電壓Vin為超過了偏置電壓BN的某個電壓以上時，晶體管216的柵極-源極間電壓VGS216變?yōu)榫w管216的閾值電壓Vt以下，晶體管216變?yōu)榻刂範顟B(tài)(晶體管216的漏極無電流)。通過以上的作用，如圖20所示，在圖19的驅動電路的輸入端子電壓Vin為偏置電壓BN以下時，有Vout＝BN在輸入端子電壓Vin為偏置電壓BN以上時，有Vout＝Vin此外，圖19的驅動電路的驅動速度在驅動開始時刻，輸出端子電壓Vout＞Vin時，通過電流源312以一定的放電能力，即Vout＝BN或Vin來驅動。
在驅動開始時刻，在輸出端子電壓Vout＜Vin時，通過晶體管311的充電作用，高速地以Vout＝BN或Vin來驅動。
下面說明本發(fā)明的另一實施例。圖21是表示本發(fā)明第6實施例的結構的圖。該電路也與差動對的輸入側的晶體管并聯(lián)，與該晶體管為相同導電型并向柵極提供偏置電壓BP的晶體管226相連接。更詳細地說，參照圖21，該反饋型的放大電路由差動電路和放大級320構成，差動電路包括由MNOS晶體管221、222構成的電流鏡電路；由PMOS晶體管對223、224構成的差動對；電流源225；以及在控制端子(柵極端子)上施加偏置電壓，與晶體管223并聯(lián)連接的NMOS晶體管226。
圖21所示的電路是對圖19所示的結構和差動對的晶體管的極性改換后的電路。即，包括源極被共用連接后連接到恒流源225的一端，將輸入端子電壓Vin和輸出端子電壓Vout輸入到各自的柵極，形成差動對的P溝道MOS晶體管223、224；以及源極與低電位電源VSS連接，各自的柵極被共用連接，漏極連接到低電位電源VSS，各自的柵極被共用連接，漏極連接到MOS晶體管223、224的漏極的n溝道MOS晶體管221、222，MOS晶體管222的漏極和柵極相互連接，與MOS晶體管221一起構成電流鏡，具有作為差動對的有源負載的作用。在本發(fā)明的實施例中，包括漏極和源極分別連接到將輸入端子1的電壓Vin輸入到柵極的PMOS晶體管223的漏極和源極，偏置電壓BP輸入到柵極上的PMOS晶體管226。
將電流鏡電路的輸出側(晶體管221的漏極)和晶體管223的連接點節(jié)點作為差動電路的輸出3輸入到放大級320，放大級320根據(jù)差動電路的輸出3，使輸出端子電壓Vout變化。即，并聯(lián)連接的晶體管223、226的漏極和與作為電流鏡的輸出節(jié)點的晶體管221的漏極連接的節(jié)點被連接到晶體管321的柵極，晶體管321的源極與低電位電源VSS連接，晶體管321的漏極連接到輸出端子2，通過恒流源322連接到高電位電源VDD。
圖22是說明本實施例的動作的圖。再有，在以下說明中，設差動晶體管對223、224和晶體管226分別為具有相同特性的晶體管，偏置電壓BP為固定電壓，其與高電位電源VDD的電位差(VDD-BP)比晶體管223的閾值電壓的絕對值大。參照圖21和圖22，在輸入端子電壓Vin的電壓電平處于從高電位電源VDD中減去晶體管223的閾值電壓Vth233的絕對值后的范圍以內(nèi)時，晶體管223截止，而晶體管226導通(偏置電壓BP比VDD-|Vth223|低VDD-BP＞|Vth223|)，所以輸出端子電壓Vout成為偏置電壓BP。
輸入端子電壓Vin比VDD-|Vth223|低時，晶體管223導通，但輸入端子電壓Vin在偏置電壓BP以上時，流入晶體管226的漏極電流增大，對差動電路的輸出變化起支配作用的是晶體管226的漏極電流。因此，輸出端子電壓Vout保持在偏置電壓BP附近。
輸入端子電壓Vin變?yōu)槠秒妷築P以下時，這時流入晶體管223的電流增大，對差動電路的輸出變化起支配作用的是晶體管223的漏極電流，所以輸出端子電壓Vout變得與輸入端子電壓Vin相等。
在輸入端子電壓Vin在偏置電壓BP以下時，隨著輸入端子Vin變?yōu)榈碗娢唬顒泳w管對223、224的共用連接的源極電位也下降。由此，輸入端子電壓Vin為低于偏置電壓BP的某個電壓以下，晶體管226的柵極-源極間電壓變?yōu)殚撝惦妷旱慕^對值|Vth223|以下，使晶體管226截止。通過以上作用，如圖22所示，圖21的驅動電路在輸入端子電壓Vin在偏置電壓BP以上時，有Vout＝BP在輸入端子電壓Vin在偏置電壓BN以上時，有Vout＝Vin此外，圖21的驅動電路的驅動速度在驅動開始時刻輸出端子電壓Vout＜Vin時，通過電流源322按一定的充電能力，以
Vout＝BP或Vin來驅動。
在驅動開始時刻，在輸出端子電壓Vout＞Vin時，通過晶體管321的充電作用，高速地以Vout＝BP或Vin來驅動。
下面說明本發(fā)明的第7實施例。圖23是表示本發(fā)明第7實施例的結構的圖。參照圖23，圖19所示的驅動電路是將圖3所示的驅動電路的輸入端子之間、輸出端子之間共用連接的驅動電路，是將與輸入端子電壓Vin相等的電壓作為Vout輸出的驅動電路。在圖23中，差動電路210和放大級310對應于圖19所示的差動電路210和放大級310，差動電路220和放大級320對應于圖21所示的差動電路220和放大級320，差動電路210的恒流源215和低位電位電源VSS間配有開關511，放大級310的晶體管311的源極通過開關531連接到高電位電源VDD，恒流源312通過開關532連接到低電位電源VSS。差動電路200的恒流源225和高電位電源VDD間配有開關521，放大級320的晶體管321的源極通過開關541連接到低電位電源VSS，恒流源322通過開關542連接到高電位電源VDD。
圖24是表示圖23所示的驅動電路的各開關511、531、532、521、541、542的導通和截止控制的一例的圖，示出了按任意的順序高速地進行任意電壓的驅動的各開關控制的一例。即，在圖24示出了在電源電壓范圍內(nèi)的驅動中，高位電壓電平驅動情況時的1個數(shù)據(jù)驅動期間和低位電壓電平驅動時的1個數(shù)據(jù)驅動期間。
1個數(shù)據(jù)驅動期間由分別包含第1驅動期間和第2驅動期間的2階段的驅動期間構成。在圖24中，僅示出了第1驅動期間和第2驅動期間。再有，電源電壓范圍內(nèi)的低位電壓電平和高位電壓電平的邊界電壓Vm設定在電壓BN以上、電壓BP以下的范圍內(nèi)。設電壓BN、BP與圖19、圖21的說明條件相同。
參照圖23和圖24，說明本發(fā)明第7實施例的驅動電路的動作。
在圖24中，在輸入端子電壓Vin為高位電壓電平(Vin在Vm以上)時，首先在第1驅動期間，使開關511、531、532截止，開關521、541、542導通，使差動電路220和放大級320動作，在第2驅動期間，使開關511、531、532導通，開關521、541、542截止，使差動電路210和放大級310動作。即，等同于在第1驅動期間，使圖21的驅動電路動作，在第2驅動期間使圖19的驅動電路動作。
因此，參照表示圖19和圖21的驅動電路的輸出特性的圖20、圖22，在第1驅動期間，在驅動開始時刻，如果輸出端子電壓Vout＞Vin，則放大級320的NMOS晶體管321動作，輸出端子電壓Vout被高速驅動至輸入端子電壓Vin以下(Vm≤Vin≤BP時Vout＝Vin，BP≤Vin≤VDD時Vout＝BP)。而在驅動開始時刻，如果輸出端子電壓Vout＜Vin，則放大級320的NMOS晶體管321截止，進行恒流源322的充電作用，但輸出端子電壓Vout仍在輸入端子電壓Vin以下，與該充電作用的強度無關。即，在第1驅動期間，無論驅動開始時刻的輸出端子電壓Vout的電壓電平如何，輸出端子電壓Vout都被高速驅動至輸入端子電壓Vin以下。
然后，在第2驅動期間，在第1驅動期間結束時刻，輸出端子電壓Vout在輸入端子電壓Vin以下，所以放大級310的PMOS晶體管311動作，輸出端子Vout相對于高位電壓電平的輸入端子電壓Vin(Vm≤Vin＜VDD)，以Vout＝Vin被高速驅動。
此外，在圖24中，在輸入端子電壓Vin為低位電壓電平(Vin在Vm以下)時，首先在第1驅動期間，使開關511、531、532導通，使開關521、541、542截止，使差動電路210和放大級310動作，在第2驅動期間，使開關511、531、532截止，使開關521、541、542導通，使差動電路220和放大級320動作。即，等同于在第1驅動期間使圖19所示的驅動電路動作，在第2驅動期間使圖21所示的驅動電路動作。
因此，參照表示圖19和圖21的驅動電路的輸出特性的圖20、圖22，在第1驅動期間，在驅動開始時刻，如果輸出端子電壓Vout＜Vin，則放大級310的PMOS晶體管311動作，輸出端子電壓Vout被高速驅動至Vin以上(VSS＜Vin≤BN時Vout＝BN，BN≤Vin≤Vm時Vout＝Vin)。而在驅動開始時刻，如果輸出端子電壓Vout＞Vin，則放大級310的PMOS晶體管311截止，進行恒流源312的放電作用，但輸出端子電壓Vout仍在輸入端子電壓Vin以上，與該放電作用的強度無關。即，在第1驅動期間，無論驅動開始時刻的輸出端子電壓Vout的電壓電平如何，輸出端子電壓Vout都被高速驅動至輸入端子電壓Vin以上。
然后，在第2驅動期間，在第1驅動期間結束時刻，輸出端子電壓Vout變?yōu)檩斎攵俗与妷篤in以上，所以放大級320的NMOS晶體管321動作，輸出端子Vout相對于低位電壓電平的輸入端子電壓Vin(VSS＜Vin≤Vm)，以Vout＝Vin被高速驅動。
如以上那樣，在高位電壓電平和低位電壓電平的各自1數(shù)據(jù)驅動期間，與驅動開始時刻的輸出端子電壓Vout的電位無關，可以將輸出端子電壓Vout高速地驅動到與Vin相等的電壓。
此外，上述作用的高速驅動通過PMOS晶體管311或NMOS晶體管321的動作來進行，所以即使將電流源312、322控制的電流抑制得小，也不影響驅動速度。因此，可以用低消耗功率來實現(xiàn)高速驅動。這也是本發(fā)明的優(yōu)點。
而且，根據(jù)輸入端子電壓Vin的電平，通過適當?shù)厍袚Q圖24的高位電壓電平和低位電壓電平的控制，可以按任意的順序高度地驅動電源電壓范圍內(nèi)的任意電壓。
具體地說，在用數(shù)字圖像輸入信號等來規(guī)定灰度電壓電平等時，可以容易地實現(xiàn)根據(jù)數(shù)字信號來進行對應于高位電壓電平或低位電壓電平的開關控制。
此外，在圖24所示的例中，說明了為了抑制消耗功率而僅使差動電路210和放大級310、或差動電路220和放大級320的某一個動作的情況。但是，在沒有消耗功率問題時，在第2驅動期間，也可以構成使差動電路210和放大級310的組、以及差動電路220和放大級320的組雙方動作的結構。但是，在這種情況下，需要適當?shù)乜刂聘髯缘臇艠O偏置，使得晶體管216、226的動作不影響Vout＝Vin的驅動。
圖25是表示圖23所示的驅動電路的各開關511、531、532、521、541、542的導通和截止控制的一例的圖，改進了圖24所示的實施例，實現(xiàn)了低消耗功率。
如參照圖24說明的那樣，在輸入端子電壓Vin為高位電壓電平(Vin在Vm以上)時，在第1驅動期間，輸出端子電壓Vout在Vin以下驅動就可以，在輸入端子電壓Vin為低位電壓電平(Vin為Vm以下)時，在第1驅動期間，輸出端子電壓Vout在Vin以上驅動就可以。
因此，在圖25所示的例中，在輸入端子電壓Vin為高位電壓電平的情況下，在第1驅動期間，使開關542保持截止。而在輸入端子電壓Vin為低位電壓電平時，在第1驅動期間，使開關553保持截止。除此以外的開關控制與圖24所示的例同樣。
通過這樣的開關的導通和截止控制，使第1驅動期間的各個電流源322、312的電流斷路，可以降低消耗功率。
再有，通過使開關542、532截止，在低位電壓電平、高位電壓電平各自的第1驅動期間，通過反饋響應的延遲，多少會產(chǎn)生下沖或過沖，但在第2驅動期間，由于迅速地驅動到Vout＝Vin，所以沒有任何問題。
為了容易明白圖24和圖25所示的例子，在圖26至圖29中示出四個有代表性的輸出電壓信號Vout的波形圖形。在圖26至圖29中，設1個輸出期間由第1驅動期間和第2驅動期間構成。而在前一輸出期間中從以Vout＝Vin進行驅動的狀態(tài)起，開始第1驅動期間。Vin僅表示從前一輸出期間起變化的電平。
圖26是輸入端子電壓Vin是低位電壓電平，與偏置電壓BN相比是低電位，但與前一輸出期間相比為高電壓情況下的驅動波形圖形。
在第1驅動期間，差動電路210和放大級310動作，但即使Vin是比晶體管213的閾值電壓低的電平，通過晶體管216的動作，Vout也瞬間上升至電壓BN。
此時，在圖24的控制情況下，Vout＝BN。而在圖25的控制情況下，Vout因電壓BN成為多少有些過沖的電壓。
在第2驅動期間，差動電路220和放大級320動作，并通過放電動作，被迅速地驅動到Vout＝Vin進行。
圖27是輸入端子電壓Vin為低位電壓電平時，與偏置電壓BN相比是高電位，與前一輸出期間相比為高電壓情況下的驅動波形圖形。在第1驅動期間，差動電路210和放大級310動作，通過充電動作，使Vout迅速地上升到Vin附近。
此時，在圖24所示的控制情況下，Vout＝Vin。而在圖25所示的控制情況下，輸出端子電壓Vout成為比輸入端子電壓Vin多少有些過沖的電壓。
在第2驅動期間，差動電路220和放大級320動作，通過放電動作，迅速地被驅動到Vout＝Vin。
圖28是輸入端子電壓Vin從高位電壓電平的前一輸出期間起變化為低位電壓電平，與偏置電壓BN相比為低電位情況下的驅動波形圖形。
在第1驅動期間，差動電路210和放大級310動作，但輸出端子電壓Vout與前一輸出期間的電壓相比幾乎沒有變化。此時，在圖24所示的控制情況下，電流源312動作，在一定的放電能力下，輸出端子電壓Vout多少有些下降。
在圖25所示的控制情況下，電流源312不動作，所以輸出端子電壓Vout仍為前一輸出期間的電壓。
在第2驅動期間，差動電路220和放大級320動作，通過放電動作，被迅速地驅動到Vout＝Vin。
圖29是Vin是高位電壓電平，與偏置電壓BP相比是高電位，但與前一輸出期間相比是低電壓情況下的驅動波形圖形。
在第1驅動期間，差動電路220和放大級320動作，但即使是使晶體管223截止那樣的Vin電平，通過晶體管226的動作，輸出端子電壓Vout也瞬間下降到電壓BP。
此時，在圖24所示的控制情況下，Vout＝BP。而在圖25所示的控制情況下，輸出端子電壓Vout成為與電壓BP相比多少有些下沖的電壓。
在第2驅動期間，差動電路210和放大級310動作，通過充電動作，被迅速地驅動到Vout＝Vin。
如以上那樣，通過圖24、或圖25所示的開關的導通和截止控制，在圖23的驅動電路中，可以按任意的順序高速地驅動電源電壓范圍內(nèi)的任意電壓。再有，生成用于進行圖24、或圖25所示的開關切換控制的控制信號的電路可以設置在與圖23所示的驅動電路不同的芯片上，也可以設置在同一芯片或基板上。
圖30是表示本發(fā)明第8實施例的結構的圖，是表示圖23的驅動電路的變形例的圖。參照圖30，該實施例的驅動電路具有將圖23的放大級310的電流源312和開關532置換成電路41，將圖23的放大級320的電流源322和開關542置換為電路42的結構。其他的結構與圖23相同。對與圖23相同的結構部分使用與圖23相同的元件標號。再有，將從圖23的差動級210和放大級310中除了電流源312和開關532以外的部分作為電路11，將從圖23的差動級220和放大級320中除了電流源322和開關542以外的部分作為電路12。
在圖30中，與圖23所示的結構同樣，在兩個差動電路中，分別設置與差動對的輸入側(Vin側)晶體管213、223并聯(lián)，受柵極偏置控制，同極性的晶體管216、226。
電路41包括以二極管方式連接、源極上接受輸入端子電壓Vin的PMOS晶體管411；以及源極連接到輸出端子2，柵極連接到PMOS晶體管411的柵極，漏極通過開關553連接到低位電源VSS的PMOS晶體管412。該電路還包括在PMOS晶體管411的源極和高位電源VDD之間串聯(lián)連接的電流源413和開關551；以及在PMOS晶體管411的漏極和低位電源VSS之間串聯(lián)連接的電流源414和開關552。
以下簡單說明電路41的動作。電路41的動作由開關551、552、553控制，在各開關導通時可動作，在各開關截止時停止動作。
在電路41為可動作狀態(tài)中，在PMOS晶體管411、412的晶體管特性相等，電流源413、414控制的電流相等時，晶體管411、412的柵極電壓成為從輸入端子電壓Vin起僅偏移柵極-源極間電壓的電壓。此時，如果Vin＜Vout，則PMOS晶體管412的柵極-源極間電壓比閾值電壓大，通過源極跟隨動作產(chǎn)生的PMOS晶體管412的放電作用，使輸出電壓Vout下降。
然后，通過輸出端子電壓Vout的下降，PMOS晶體管412的柵極-源極間電壓變小，在PMOS晶體管412的放電電流減小到與電路11的PMOS晶體管311的充電電流平衡的電平時變得穩(wěn)定。這里，如果設計電路11、電路41，使得電流源413、414控制的電流為很小的電流，與Vout＝Vin時的PMOS晶體管311產(chǎn)生的充電電流相等，則在Vout＝Vin時PMOS晶體管412的放電電流和PMOS晶體管311的充電電流平衡，使輸出端子電壓Vout穩(wěn)定。
而在Vin＞Vout時，PMOS晶體管412的柵極-源極間電壓與Vout＝Vin的狀態(tài)相比變小，放電作用下降。PMOS晶體管412的柵極-源極間電壓達到閾值電壓時，放電作用完全停止。因此，電路11的PMOS晶體管311的充電作用變?yōu)橹湫缘?，輸出端子電壓Vout通過電路11上升到輸入端子電壓Vin。
這樣，電路41具有在Vout＞Vin時產(chǎn)生強放電作用，隨著Vout接近Vin，放電能力下降，使輸出端子電壓Vout穩(wěn)定在輸入端子電壓Vin的作用。因此，在反饋結構的電路11的充電動作中，對于電路寄生電容的反饋響應延遲產(chǎn)生的過沖，電路41具有使輸出端子電壓Vout迅速地下降至輸入端子電壓Vin的作用。因此，與使用放電能力一定的恒流源312的圖23的驅動電路相比，可在高速驅動下進行高速穩(wěn)定動作。
另一方面，電路42包括以二極管方式連接、源極上接受輸入端子電壓Vin的NMOS晶體管421；以及源極連接到輸出端子2，柵極連接到NMOS晶體管421的柵極，漏極通過開關563連接到高位電源VDD的NMOS晶體管422。該電路還包括在NMOS晶體管421的源極和低位電源VSS之間串聯(lián)連接的電流源423和開關561；以及在NMOS晶體管421的漏極和高位電源VDD之間串聯(lián)連接的電流源424和開關562。
下面簡單說明電路42的動作。電路42的動作由開關561、562、563控制，各開關導通時可動作，各開關截止時動作停止。
在電路42可動作的狀態(tài)下，在NMOS晶體管421、422的晶體管特性相等，電流源423、424控制的電流相等時，晶體管421、422的柵極電壓成為從輸入端子電壓Vin僅偏移柵極-源極間電壓的電壓。此時，如果Vin＞Vout，則NMOS晶體管422的柵極-源極間電壓比閾值電壓大，通過源極跟隨動作產(chǎn)生的NMOS晶體管422的充電作用，使輸出電壓Vout上升。
然后，通過輸出端子電壓Vout的上升，NMOS晶體管422的柵極-源極間電壓變小，在NMOS晶體管422的充電電流上升到與電路12的NMOS晶體管321的放電電流平衡的電平時變得穩(wěn)定。這里，如果設計電路12、電路42，使得電流源423、424控制的電流為很小的電流，與Vout＝Vin時的NMOS晶體管321產(chǎn)生的充電電流相等，則在Vout＝Vin時NMOS晶體管422的充電電流和NMOS晶體管321的放電電流平衡，使輸出端子電壓Vout穩(wěn)定。
而在Vin＜Vout時，NMOS晶體管422的柵極-源極間電壓與Vout＝Vin的狀態(tài)相比變小，充電作用下降。NMOS晶體管422的柵極-源極間電壓達到閾值電壓以下時，充電作用完全停止。因此，電路12的NMOS晶體管321的放電作用成為支配性的，輸出端子電壓Vout通過電路12下降到輸入端子電壓Vin。
這樣，電路42在Vout＜Vin時進行強充電作用，具有隨著Vout接近Vin，充電能力下降，使輸出端子電壓Vout穩(wěn)定在輸入端子電壓Vin的作用。因此，在反饋結構的電路12的放電作用中，對于電路寄生電容的反饋響應延遲產(chǎn)生的下沖，電路42具有使輸出端子電壓Vout迅速地上升至輸入端子電壓Vin的作用。因此，與使用充電能力一定的恒流源322的圖23的驅動電路相比，可在高速驅動下進行高速穩(wěn)定動作。
圖31是表示通過圖30所示的驅動電路，按任意的順序高速地驅動任意的電壓的各開關的控制方法的實施例的圖。在圖31中，控制電路41、42的開關551、552、553和開關561、562、563與圖24中的開關532、542的控制同樣，其他開關也與圖6同樣地進行控制。因此，圖31的作用與圖24所示的作用相同。
即，在圖31中，與圖24同樣，在高位電壓電平和低位電壓電平的各自1個數(shù)據(jù)驅動期間，與驅動開始時刻的Vout的電位無關，可以將輸出端子電壓Vout高速地驅動到與Vin相等的電壓。而對于其他效果來說，可以實現(xiàn)與圖24所示的例子同樣的效果。
圖32是改進圖31所示的開關控制的實施例，是實現(xiàn)低消耗功率的圖。在圖32中，控制電路41、42的動作的開關551、552、553和開關561、562、563與圖25的開關532、542的控制同樣，其他開關也進行與圖25示出的例子同樣的控制。
在輸入端子電壓Vin為高位電壓電平時，在第1驅動期間，使開關561、562、563保持截止，電路42被非有源化。在Vin為低位電壓電平時，在第1驅動期間，使開關551、552、553保持截止，使電路41非有源化。此外的開關控制與圖31所示的例子同樣。
通過這樣的開關的導通和截止控制，輸入端子電壓Vin為高位電壓電平或低位電壓電平時的各自的第1驅動期間的電路42或電路41的內(nèi)部電流被斷路，與圖31的情況相比，可以減少該部分的消耗功率。
再有，通過使開關561、562、563、開關551、552、553截止，在低位電壓電平、高位電壓電平各自的第1驅動期間，因反饋響應的延遲，多少會產(chǎn)生下沖或過沖，但在第2驅動期間，由于迅速地被驅動到Vout＝Vin，所以沒有任何問題。
因此，圖32所示的例子的作用與圖25所示的控制的作用同樣。即，與圖32所示的控制相比，消耗功率低。生成用于圖31、圖32所示的開關控制的控制信號的電路可設置在圖30的驅動電路的外部，也可以設置在同一芯片上。
下面，說明本發(fā)明實施例的顯示裝置。圖14是說明將圖19、圖21、圖23、圖30所示的電路用作液晶顯示裝置的數(shù)據(jù)驅動器的緩沖電路100時的結構的圖。參照圖14，該驅動器包括在電源VH和電源VL間連接的電阻串200；解碼器300(選擇電路)；輸出端子組400；以及緩沖電路(輸出電路)100。在從電阻串200的各端子(抽頭)生成的多個灰度電壓中，對各輸出根據(jù)圖像數(shù)字信號，由解碼器300來選擇灰度電壓，由緩沖電路100放大，并驅動與輸出端子400連接的數(shù)據(jù)線。作為緩沖電路100，可以使用參照圖19、圖21、圖23、圖30說明的本實施例的各電路。動作控制信號控制緩沖電路100的各開關的導通、截止。
圖33是表示圖14所示的實施例的變形例的圖。參照圖33，在圖14所示的結構中，配有控制緩沖電路100的輸入和輸出的連接的開關1101。在緩沖電路100的元件特性偏差大時，由緩沖電路100高速地驅動到期望的電壓附近后，將緩沖電路100停止，使開關1101導通，形成從電阻串200直接供給電荷來驅動數(shù)據(jù)線的結構。
再有，在圖19、圖21、圖23、及圖30中，表示了由電流鏡電路來構成被電流源驅動的差動晶體管對的負載的例子，但毫無疑問，也可以由電阻元件來構成差動晶體管對的負載。此外，上述實施例中說明的差動電路、放大電路(驅動電路)由MOS晶體管構成，在液晶顯示裝置的驅動電路中，例如也可以由多晶硅構成MOS晶體管(TFT)來構成。此外，上述實施例中說明的差動電路當然也可以使用雙極晶體管。這種情況下，圖19的電流鏡電路、圖21的差動對等高電位電源側的P溝道晶體管由pnp晶體管構成，圖19的差動對、圖21的電流鏡電路等低電位電源側的n溝道晶體管由npn晶體管構成。在上述實施例中，示出了應用于集成電路的例子，但當然也可以應用于分立元件結構。
在上述實施例中已經(jīng)說明了本發(fā)明，但本發(fā)明不限于上述實施例，毫無疑問，在本申請權利要求范圍的各權利要求的發(fā)明范圍內(nèi)，包含本領域技術人員可以獲得的各種變形、修正。
如以上說明，根據(jù)本發(fā)明，即使在切換極性相互不同的差動電路的情況下，也可以在穩(wěn)定狀態(tài)下，使元件特性的偏差造成的差動輸入電壓VinP和VinM的偏移方向(正向、負向)相同，因此，使元件特性的偏差造成的輸出偏差的方向相同，具有可以抑制振幅偏差的效果。
此外，根據(jù)本發(fā)明，通過進行切換控制，使得在高位側電壓驅動時，n溝道晶體管對為差動對，p溝道晶體管對為電流鏡電路，在低位側電壓驅動時，p溝道晶體管對為差動對，n溝道晶體管對為電流鏡電路，從而具有可進行全區(qū)域輸出的效果。
而且，根據(jù)本發(fā)明，通過形成可將兩對晶體管對中的一對作為差動對或電流鏡其中之一，將另一對切換成差動對或電流鏡的另一個的結構，具有可以實現(xiàn)低消耗功率化的效果。
而且，根據(jù)本發(fā)明，可將放大電路的振幅差偏差的最大值抑制到高電位側驅動時和低電位驅動時的輸出偏差之差的絕對值的2倍。通過將這樣的放大電路用于顯示裝置的數(shù)據(jù)線的驅動電路，可以提高顯示圖像質量。
根據(jù)本發(fā)明，通過并聯(lián)配置與輸入了電壓跟隨器結構的差動電路的差動級的輸入電壓一側的晶體管并聯(lián)的施加規(guī)定偏置電壓的晶體管，具有可以擴大輸入電壓范圍的效果。
根據(jù)本發(fā)明，在輸出多值電平的驅動電路中，可以按任意的順序高速地驅動電源電壓范圍內(nèi)的任意的電平電壓。
根據(jù)本發(fā)明，通過在電路的電流路徑中插入開關，對電路的有源化、非有源化進行控制，可以用簡單的電路結構來實現(xiàn)低消耗功率。
權利要求
1.一種差動電路，其特征在于，包括第1導電型的第1晶體管對；以及第2導電型的第2晶體管對，所述第1晶體管對的輸出對分別連接到所述第2晶體管對的輸出對，在所述第1晶體管對的共用引線和第1電源之間，并聯(lián)連接電流源和開關，在所述第2晶體管對的共用引線和第2電源之間，并聯(lián)連接電流源和開關，該差動電路還包括連接切換部件，可將各個晶體管對自由切換為由電流源驅動的從輸入對接受差動輸入電壓的差動對；以及被連接在輸入對之間、一個晶體管被以二極管方式連接、成為所述差動對負載的電流鏡電路，在所述第1和第2晶體管對中的一個晶體管對被作為差動對時，另一個晶體管對被作為電流鏡電路。
2.一種差動電路，其特征在于，包括第1導電型的第1晶體管對；以及第2導電型的第2晶體管對，所述第1晶體管對的漏極分別連接到所述第2晶體管對的漏極，在所述第1晶體管對的共用連接的源極和第1電源之間，并聯(lián)連接第1電流源和第1開關，在所述第2晶體管對的共用連接的源極和第2電源之間，并聯(lián)連接第2電流源和第2開關，可形成下列結構第1連接結構，將上述第1晶體管對作為差動對，共用連接的源極通過所述第1電源，連接到所述第1電源，柵極接受差動輸入電壓，將上述第2晶體管對作為電流鏡電路，柵極之間被連接，共用連接的源極通過所述第2開關連接到所述第2電源，一個晶體管的柵極和漏極相互連接；以及第2連接結構，將所述第2晶體管對作為差動對，共用連接的源極通過所述第2電源連接到所述第2電源，柵極接受差動輸入電壓，將所述第1晶體管對作為電流鏡電路，柵極之間被連接，共用連接的源極通過所述第1開關連接到所述第1電源，一個晶體管的柵極和漏極相互連接的電流鏡電路的第2連接結構，該差動電路還包括連接切換部件，控制從所述第1連接結構切換到所述第2連接結構，以及從所述第2連接結構切換到所述第1連接結構。
3.如權利要求1所述的差動電路，其特征在于所述第1晶體管對由p溝道晶體管對構成，所述第2晶體管對由n溝道晶體管對構成，所述第1電源由高電位電源構成，所述第2電源由低電位電源構成，控制所述連接切換部件的切換，使得在高位側電壓驅動時，所述n溝道晶體管對成為差動對，所述p溝道晶體管對成為電流鏡電路；在低位側電壓驅動時，所述p溝道晶體管對成為差動對，所述n溝道晶體管對成為電流鏡電路。
4.一種差動電路，其特征在于，包括源極被共用連接的第1導電型的第1、及第2晶體管；漏極被分別連接到所述第1導電型的晶體管對的漏極、源極被共用連接的第2導電型的第3、第4晶體管；在所述第1及第2晶體管源極的共用連接節(jié)點與第1電源之間以并聯(lián)方式連接的第1開關及第1電流源；在所述第3及第4晶體管源極的共用連接節(jié)點與第2電源之間以并聯(lián)方式連接的第2開關及第2電流源；在所述第1及第2晶體管的各自柵極之間以串聯(lián)方式連接的第3及第4開關；在所述第3及第4晶體管的各自柵極之間以串聯(lián)方式連接的第5及第6開關；在所述第1晶體管的柵極和所述第3開關的連接節(jié)點與第1輸入端子之間插入的第7開關；在所述第2晶體管的柵極和所述第4開關的連接節(jié)點與第2輸入端子之間插入的第8開關；在所述第3晶體管的柵極和所述第5開關的連接節(jié)點與第1輸入端子之間插入的第9開關；以及在所述第4晶體管的柵極和所述第6開關的連接節(jié)點與第2輸入端子之間插入的第10開關，所述第3開關和所述第4開關的連接節(jié)點、所述第5開關和所述第6開關的連接節(jié)點相互連接，其共用連接節(jié)點被連接到所述第2晶體管的漏極和所述第4晶體管的漏極的連接節(jié)點，所述第1晶體管的漏極和所述第3晶體管的漏極的連接節(jié)點被連接到輸出端子。
5.如權利要求4所述的差動電路，其特征在于，使所述第1、第3、第4、第9、及第10開關為導通狀態(tài)，而使所述第2、第5、第7、及第8開關為非導通狀態(tài)，或者使所述第1、第3、第4、第9、及第10開關為非導通狀態(tài)，而使所述第2、第5、第7、及第8開關為導通狀態(tài)。
6.如權利要求4所述的差動電路，其特征在于，所述第1、第3、及第4開關由將第1控制信號的反轉信號輸入到柵極的第1導電型的晶體管構成，分別在所述第1控制信號為第1邏輯值時導通，所述第2、第5、及第6開關由將第2控制信號輸入到柵極的第2導電型的晶體管構成，分別在所述第2控制信號為第1邏輯值時導通，所述第7、及第8開關由將所述第2控制信號和其反轉信號分別輸入到柵極的CMOS傳輸門構成，分別在所述第2控制信號為第1邏輯值時導通，所述第9、及第10開關由將所述第1控制信號和其反轉信號分別輸入到柵極的CMOS傳輸門構成，分別在所述第1控制信號為第1邏輯值時導通。
7.如權利要求4所述的差動電路，其特征在于，所述第1及第2晶體管由p溝道晶體管對構成，所述第3及第4晶體管由n溝道晶體管對構成，所述第1電源由高電位電源構成，所述第2電源由低電位電源構成，控制所述第1、第3、第4、第9、及第10開關和所述第2、第5、第6、第7、及第8開關的導通狀態(tài)的切換，使得在高位側電壓穩(wěn)定驅動時，所述n溝道晶體管對作為差動對，所述p溝道晶體管對作為電流鏡電路，在低位側電壓穩(wěn)定驅動時，所述p溝道晶體管對作為差動對，所述n溝道晶體管對作為電流鏡電路。
8.一種放大電路，其特征在于，包括權利要求1所述的差動電路，接受所述差動電路的輸出信號，對輸出端子進行充電的充電用放大級；以及接受所述差動電路的輸出信號，對所述輸出端子進行放電的放電用放大級，所述輸出端子向所述差動電路的差動輸入端子的反轉輸入端子進行反饋輸入。
9.如權利要求8所述的放大電路，其特征在于，包括第1復位電路，控制所述差動電路的輸出信號，進行使所述充電用放大級在規(guī)定期間為非有源性的控制。
10.如權利要求8所述的放大電路，其特征在于，包括第2復位電路，控制所述差動電路的輸出信號，進行使所述放電用放大級在規(guī)定的期間為非有源性的控制。
11.如權利要求8所述的放大電路，其特征在于，所述充電用放大級包括第1導電型的第5晶體管，柵極接受所述差動電路的輸出信號，漏極連接到所述輸出端子；第11開關，插入在所述第5晶體管的源極和形成高電位電源的第1電源之間；以及第12開關和第3電流源，以串聯(lián)方式連接在所述第5晶體管的漏極和形成低電位電源的第2電源之間。
12.如權利要求8所述的放大電路，其特征在于，所述放電用放大級包括第2導電型的第6晶體管，柵極接受所述差動電路的輸出信號，漏極連接到所述輸出端子；第13開關，插入在所述第6晶體管的源極和形成低電位電源的第2電源之間；以及第14開關和第4電流源，以串聯(lián)方式連接在所述第6晶體管的漏極和形成高電位電源的第1電源之間。
13.如權利要求11所述的放大電路，其特征在于，包括第1復位電路，具有插入在所述第1電源和所述第5晶體管的柵極之間的第15開關。
14.如權利要求12所述的放大電路，其特征在于，包括第2復位電路，具有插入在所述第2電源和所述第6晶體管的柵極之間的第16開關。
15.一種放大電路，其特征在于，包括權利要求1所述的差動電路，所述差動電路將輸入端子電壓和輸出端子電壓進行差動輸入，還包括充電電路，根據(jù)所述差動電路的輸出信號，進行所述輸出端子的充電作用；跟隨器型放電電路，包括接受所述輸入端子的輸出信號，控制偏置電壓的第1偏置控制部件；連接在所述輸出端子和形成低電位電源的第2電源之間，以從所述第1偏置控制部件輸出的偏置電壓作為輸入的跟隨器晶體管，對應于所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作，進行所述輸出端子的放電作用；放電電路，根據(jù)所述差動電路的輸出信號，進行所述輸出端子的放電作用；以及跟隨器型充電電路，包括接受所述輸入端子電壓，控制輸出偏置電壓的第2偏置控制部件；連接在形成高電位電源的第1電源和所述輸出端子之間，將所述第2偏置控制部件的偏置電壓作為輸入的跟隨器晶體管；對應于所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作，進行所述輸出端子的充電作用。
16.一種放大電路，其特征在于，包括權利要求4至7任何一項所述的差動電路，所述差動電路將輸入端子電壓和輸出端子電壓進行差動輸入，還包括充電電路，包含連接在形成高電位電源的第1電源和所述輸出端子之間，將所述差動電路的輸出信號輸入到柵極的第1導電型的第7晶體管；跟隨器型放電電路，包括連接在所述輸出端子和形成低電位電源的第2電源之間的跟隨器結構的第1導電型的第8晶體管；插入在所述輸入端子和所述低電位電源間，由第5恒流源驅動，柵極連接到所述跟隨器結構的第8晶體管的柵極上的以二極管方式連接的第1導電型的第9晶體管；放電電路，包含連接在所述低電位電源和所述輸出端子之間，將所述差動電路的輸出信號輸入到柵極的第2導電型的第10晶體管；以及跟隨器型充電電路，包括連接在所述輸出端子和高電位電源間的跟隨器結構的第2導電型的第11晶體管；插入在所述高電位電源和所述輸入端子間，由第6恒流源驅動，柵極連接到所述跟隨器結構的第11晶體管的柵極上的以二極管方式連接的第2導電型的第12晶體管。
17.如權利要求16所述的放大電路，其特征在于，包括第17開關，插入在所述跟隨器結構的第8晶體管和所述低電位電源之間；第18開關，與所述第5恒流源串聯(lián)連接在所述第9晶體管和所述低電位電源之間；以及第19開關和第7恒流源，以串聯(lián)方式連接在所述第9晶體管和所述高電位電源之間，還包括第20開關，插入在跟隨器結構的第11晶體管和高電位電源間；第21開關，與所述第6恒流源串聯(lián)連接在所述第12晶體管和所述高電位電源之間；以及第22開關和第8恒流源，以串聯(lián)方式連接在所述第12晶體管和所述低電位電源之間。
18.如權利要求16所述的放大電路，其特征在于，包括第1導電型的第13晶體管，源極和柵極分別連接到所述第9晶體管的源極和柵極，將規(guī)定的偏置電壓輸入到柵極；以及第2導電型的第14晶體管，源極和漏極分別連接到所述第12晶體管的源極和漏極，將規(guī)定的偏置電壓輸入到柵極。
19.如權利要求16至18任何一項所述的放大電路，其特征在于，包括第1復位電路，該第1復位電路具有插入在所述高電位電源和所述第7晶體管的柵極間的第23開關。
20.如權利要求16至19任何一項所述的放大電路，其特征在于，包括第2復位電路，該電路具有插入在所述低電位電源和所述第10晶體管的柵極間的第24開關。
21.如權利要求13所述的放大電路，其特征在于，所述第1復位電路包括第25開關，該開關插入在所述第5晶體管的柵極和所述第15開關的連接點與所述差動電路的輸出端子之間。
22.如權利要求14所述的放大電路，其特征在于，所述第2復位電路包括第26開關，該開關插入在所述第6晶體管的柵極和所述第16開關的連接點與所述差動電路的輸出端子之間。
23.如權利要求13或21所述的放大電路，其特征在于，所述第1復位電路包括連接在所述第5晶體管的漏極和柵極之間的電容。
24.如權利要求14或22所述的放大電路，其特征在于，所述第2復位電路包括連接在所述第6晶體管的漏極和柵極之間的電容。
25.如權利要求13所述的放大電路，其特征在于，在所述第1、第3、第4、第9、第10開關為導通狀態(tài)，而所述第2、第5、第6、第7、第8開關為截止狀態(tài)的第1連接狀態(tài)開始的規(guī)定復位期間，使所述第15開關導通，然后使所述第15開關截止，使所述第11、第12開關導通，使所述充電用放大級有源化。
26.如權利要求14所述的放大電路，其特征在于，在所述第1、第3、第4、第9、第10開關為截止狀態(tài)，而所述第2、第5、第6、第7、第8開關為導通狀態(tài)的第2連接狀態(tài)開始的規(guī)定復位期間，使所述第16開關導通，然后使所述第16開關截止，使所述第13、第14開關導通，使所述放電用放大級有源化。
27.如權利要求21所述的放大電路，其特征在于，在所述第1、第3、第4、第9、第10開關為導通狀態(tài)，而所述第2、第5、第6、第7、第8開關為截止狀態(tài)的第1連接狀態(tài)下，使所述第11、第12開關為導通狀態(tài)，使所述第15開關為截止狀態(tài)，使所述第25開關為導通狀態(tài)，在所述第1、第3、第4、第9、第10開關為截止狀態(tài)，而所述第2、第5、第6、第7、第8開關為導通狀態(tài)的第2連接狀態(tài)下，使所述第11、第12開關為截止狀態(tài)，使所述第15開關為導通狀態(tài)，使所述第25開關為截止狀態(tài)。
28.如權利要求22所述的放大電路，其特征在于，在所述第1、第3、第4、第9、第10開關為導通狀態(tài)，而所述第2、第5、第6、第7、第8開關為非導通狀態(tài)的第1連接狀態(tài)下，使所述第13、第14開關為截止狀態(tài)，使所述第16開關為導通狀態(tài)，使所述第26開關為截止狀態(tài)，在所述第1、第3、第4、第9、第10開關為非導通狀態(tài)，而所述第2、第5、第6、第7、第8開關為導通狀態(tài)的第2連接狀態(tài)下，使所述第13、第14開關為導通狀態(tài)，使所述第16開關為截止狀態(tài)，使所述第26開關為導通狀態(tài)。
29.如權利要求27所述的放大電路，其特征在于，去除所述第11開關，將所述第5晶體管的源極串聯(lián)連接在形成高電位電源的所述第1電源上。
30.如權利要求28所述的放大電路，其特征在于，去除所述第16開關，將所述第6晶體管的源極串聯(lián)連接在形成低電位電源的所述第2電源上。
31.一種顯示裝置，其特征在于，包括將權利要求8至30任何一項所述的放大電路作為用于驅動數(shù)據(jù)線的驅動電路。
32.如權利要求2所述的差動電路，其特征在于所述第1晶體管對由p溝道晶體管對構成，所述第2晶體管對由n溝道晶體管對構成，所述第1電源由高電位電源構成，所述第2電源由低電位電源構成，控制所述連接切換部件的切換，使得在高位側電壓驅動時，所述n溝道晶體管對成為差動對，所述p溝道晶體管對成為電流鏡電路，在低位側電壓驅動時，所述p溝道晶體管對成為差動對，所述n溝道晶體管對成為電流鏡電路。
33.一種放大電路，其特征在于，包括權利要求2所述的差動電路，接受所述差動電路的輸出信號，使輸出端子充電的充電用放大級；以及接受所述差動電路的輸出信號，使所述輸出端子放電的放電用放大級，所述輸出端子向所述差動電路的差動輸入端子的反轉輸入端子進行反饋輸入。
34.一種放大電路，其特征在于，包括權利要求4所述的差動電路；接受所述差動電路的輸出信號，使輸出端子充電的充電用放大級；以及接受所述差動電路的輸出信號，使所述輸出端子放電的放電用放大級，所述輸出端子向所述差動電路的差動輸入端子的反轉輸入端子進行反饋輸入。
35.一種放大電路，其特征在于，包括權利要求2所述的差動電路，所述差動電路將輸入端子電壓和輸出端子電壓進行差動輸入，還包括充電電路，根據(jù)所述差動電路的輸出信號，進行所述輸出端子的充電作用；跟隨器型放電電路，包括接受所述輸入端子電壓，控制輸出偏置電壓的第1偏置控制部件；以及連接在所述輸出端子和形成低電位電源的第2電源之間，將從所述第1偏置控制部件輸出的偏置電壓作為輸入的跟隨器晶體管，對應于所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作，進行所述輸出端子的放電作用；放電電路，根據(jù)所述差動電路的輸出信號，進行所述輸出端子的放電作用；以及跟隨器型充電電路，包括接受所述輸入端子電壓，控制輸出偏置電壓的第2偏置控制部件；以及連接在形成高電位電源的第1電源和所述輸出端子之間，將所述第2偏置控制部件的偏置電壓作為輸入的跟隨器晶體管，對應于所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作，進行所述輸出端子的充電作用。
36.一種放大電路，其特征在于，包括權利要求4所述的差動電路，所述差動電路將輸入端子電壓和輸出端子電壓進行差動輸入，還包括充電電路，根據(jù)所述差動電路的輸出信號，進行所述輸出端子的充電作用；跟隨器型放電電路，包括接受所述輸入端子電壓，控制輸出偏置電壓的第1偏置控制部件；以及連接在所述輸出端子和形成低電位電源的第2電源之間，將從所述第1偏置控制部件輸出的偏置電壓作為輸入的跟隨器晶體管，對應于所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作，進行所述輸出端子的放電作用；放電電路，根據(jù)所述差動電路的輸出信號，進行所述輸出端子的放電作用；以及跟隨器型充電電路，包括接受所述輸入端子電壓，控制輸出偏置電壓的第2偏置控制部件；以及連接在形成高電位電源的第1電源和所述輸出端子之間，將所述第2偏置控制部件的偏置電壓作為輸入的跟隨器晶體管，對應于所述輸入端子電壓和所述輸出端子電壓的電壓差，通過有源元件的跟隨動作，進行所述輸出端子的充電作用。
37.一種差動放大電路，包括將來自非反轉輸入端子和反轉輸入端子的輸入信號電壓進行差動輸入的差動對；以及將所述差動對的輸出作為輸入，并將輸出信號從輸出端子輸出的放大級，其特征在于，在形成所述差動對的晶體管對中，具有與控制端子連接到所述非反轉輸入端子上的晶體管并聯(lián)連接的、將控制電壓輸入到控制端子的晶體管。
38.如權利要求37所述的差動放大電路，其特征在于，設定所述控制電壓的電壓值，使得在通過輸入到所述非反轉輸入端子的信號電壓，使控制端子連接到所述差動對的所述非反轉輸入端子的晶體管為截止狀態(tài)時，將所述控制電壓輸入到控制端子的所述晶體管為導通狀態(tài)。
39.如權利要求37所述的差動放大電路，其特征在于，所述控制電壓使連接驅動所述差動對的恒流源側的電源電壓和所述控制電壓的電壓差的大小為超過以所述控制電壓作為輸入的所述晶體管變?yōu)閷顟B(tài)的閾值電壓值大小的值。
40.如權利要求37所述的差動放大電路，其特征在于，將所述放大級的所述輸出信號輸入到所述反轉輸入端子。
41.如權利要求37所述的差動放大電路，其特征在于，所述放大級包括將控制端子連接到所述非反轉輸入端子的晶體管的輸出和與所述負載電路的連接點的電壓作為所述差動對的輸出來輸入，根據(jù)所述連接點的電壓，對所述輸出端子進行充電或放電的電路，從所述輸出端子輸出與所述連接點電壓反相的電壓。
42.如權利要求37所述的差動放大電路，其特征在于，以所述控制電壓作為輸入的所述晶體管與形成所述差動對的晶體管對為相同導電型。
43.一種驅動電路，其特征在于，包括在形成差動對的晶體管對中與非反轉輸入端子上連接的晶體管并聯(lián)連接的、將控制電壓施加在控制端子上的晶體管，設定所述控制電壓，使得輸入所述非反轉輸入端子的輸入電壓在所述非反轉輸入端子上連接的晶體管處于截止范圍時，使施加了所述控制電壓的所述晶體管導通。
44.如權利要求43所述的驅動電路，其特征在于，施加了所述控制電壓的所述晶體管與形成所述差動對的晶體管為相同導電型。
45.一種驅動電路，其特征在于，包括第1差動放大電路，包括第1差動電路，具有由連接到低電位電源的第1恒流源驅動，將來自非反轉輸入端子和反轉輸入端子的輸入信號電壓進行差動輸入的第1差動對；以及第1放大級，將所述第1差動電路的輸出作為輸入并將輸出信號從輸出端子輸出，還附加有與控制端子形成所述第1差動電路的非反轉輸入端子的第1導電型的晶體管并聯(lián)連接，在控制端子上施加第1控制電壓的第1導電型的晶體管；以及第2差動放大電路，包括第2差動電路，具有由連接到高電位電源的第2恒流源驅動，將來自非反轉輸入端子和反轉輸入端子的輸入信號電壓進行差動輸入的第2差動對；以及第2放大級，將所述第2差動電路的輸出作為輸入并將輸出信號從輸出端子輸出，還附加有與控制端子形成所述第2差動電路的非反轉輸入端子的第1導電型的晶體管并聯(lián)連接，在控制端子上施加第2控制電壓的第2導電型的晶體管，所述第1差動電路和所述第2差動電路的非反轉輸入端子連接到共用的輸入端子，所述第1放大級和所述第2放大級的輸出端子連接到共用的輸出端子，所述第1差動電路和所述第2差動電路的反轉輸入端子連接到所述共用的輸出端子，在將所述第1差動電路和第2差動電路、所述第1放大級和所述第2放大級的各自一個有源化時，使另一方非有源化，分別設定所述第1、第2控制電壓，使得對于控制端子連接到所述非反轉輸入端子的所述第1、第2差動對的晶體管截止的各自電壓范圍，所述共用的輸入端子的輸入電壓可使控制端子上分別輸入所述第1、第2控制電壓的所述晶體管分別導通。
46.如權利要求45所述的驅動電路，其特征在于，包括在一個輸出期間，對所述第1差動電路和第1放大級的組、所述第2差動電路和第2放大級的組進行切換驅動的部件。
47.如權利要求45所述的驅動電路，其特征在于，包括控制部件，進行以下控制將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在使所述第2差動電路和所述第2放大級動作后，再使所述第1差動電路和所述第1放大級動作；在進行低位電壓驅動時，在使所述第1差動電路和所述第1放大級動作后，再使所述第2差動電路和所述第2放大級動作。
48.如權利要求45所述的驅動電路，其特征在于，所述第1差動對通過與所述第1恒流源串聯(lián)連接的第1開關連接到所述低電位電源，所述第2差動對通過與所述第2恒流源串聯(lián)連接的第2開關連接到所述高電位電源。
49.如權利要求45所述的驅動電路，其特征在于，所述第1放大級包括在所述高電位電源和所述輸出端子之間，與第3開關串聯(lián)連接，在控制端子上接受所述第1差動電路的輸出的晶體管；以及連接在所述輸出端子和所述低電位電源間的第3恒流源。
50.如權利要求45所述的驅動電路，其特征在于，所述第2放大級包括在所述低電位電源和所述輸出端子之間，與第4開關串聯(lián)連接，在控制端子上接受所述第2差動電路的輸出的晶體管；以及連接在所述輸出端子和所述高電位電源間的第4恒流源。
51.一種驅動電路，其特征在于，包括第1差動電路，包括形成第1差動對的第1導電型的第1、第2晶體管，第1開關和第1電流源，串聯(lián)連接在低電位電源和所述第1差動對之間，第1導電型的第3晶體管，并聯(lián)連接到控制端子形成所述第1差動對的非反轉輸入端子的第1導電型的第1晶體管，在控制端子上施加第1控制電壓，和負載電路，連接在所述第1差動對的輸出對和高電位電源間；以及第2差動電路，包括形成第2差動對的第2導電型的第4、第5晶體管，第2開關和第2電流源，串聯(lián)連接在高電位電源和所述第2差動對之間，第2導電型的第6晶體管，并聯(lián)連接到控制端子形成所述第2差動對的非反轉輸入端子的第2導電型的第4晶體管，在控制端子上施加第2控制電壓，和負載電路，連接在所述第2差動對的輸出對和低電位電源間，所述第1差動對和所述第2差動對的非反轉輸入端子連接到共用的輸入端子，所述第1差動對和所述第2差動對的反轉輸入端子連接到共用的輸出端子，分別設定所述第1、第2控制電壓，使得對于控制端子形成非反轉輸入端子的所述第1、第2差動對的所述第1、第4晶體管分別截止的各自電壓范圍，所述對非反轉輸入端子的電壓可使附加在所述第1、第2差動對上的所述第3、第6晶體管分別導通，該驅動電路包括第1放大級，具有第2導電型的第7晶體管，在所述高電位電源和所述輸出端子之間，與第3開關串聯(lián)連接，將所述第1差動電路的輸出信號輸入到控制端子；以及放電電路，包含在所述輸出端子和所述低電位電源之間串聯(lián)連接的第5開關和第3恒流源，以及第2放大級，具有放電電路，包含所述低電位電源和所述輸出端子之間，與第4開關串聯(lián)連接，將所述第2差動電路的輸出信號輸入到控制端子的第1導電型的第8晶體管；以及充電電路，包含在所述輸出端子和所述高電位電源之間串聯(lián)連接的第6開關和第4恒流源。
52.如權利要求51所述的驅動電路，其特征在于，包括進行以下控制的部件將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在第1驅動期間，使所述第1、第3、第5開關截止，使所述第2、第4、第6開關導通，在第2驅動期間，使所述第1、第3、第5開關導通，使所述第2、第4、第6開關截止，在進行低位電壓驅動時，在第1驅動期間，使所述第1、第3、第5開關導通，使所述第2、第4、第6開關截止，在第2驅動期間，使所述第1、第3、第5開關截止，使所述的第2、第4、第6開關導通。
53.如權利要求51所述的驅動電路，其特征在于，包括進行以下控制的部件將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在第1驅動期間，使所述第1、第3、第5、第6開關截止，使所述第2、第4開關導通，在第2驅動期間，使所述第1、第3、第5開關導通，使所述第2、第4、第6開關截止；在進行低位電壓驅動時，在第1驅動期間，使所述第1、第3開關導通，使所述第2、第4、第5、第6開關截止，在第2驅動期間，使所述第1、第3、第5開關截止，使所述的第2、第4、第6開關導通。
54.一種驅動電路，其特征在于，包括第1差動電路，具有形成第1差動對的第1導電型的第1、第2晶體管，第1開關和第1電流源，串聯(lián)連接在低電位電源和所述第1差動對之間，第1導電型的第3晶體管，并聯(lián)連接到控制端子形成所述第1差動對的非反轉輸入端子的第1導電型的第1晶體管，在控制端子上施加第1控制電壓，第1差動對的負載電路；以及第2差動電路，具有形成第2差動對的第2導電型的第4、第5晶體管，第2開關和第2電源，串聯(lián)連接在高電位電源和所述第2差動對之間，第2導電型的第6晶體管，并聯(lián)連接到控制端子形成所述第2差動對的非反轉輸入端子的第2導電型的第4晶體管，在控制端子上施加第2控制電壓，所述第2差動對的負載電路，所述第1差動對和所述第2差動對的非反轉輸入端子連接到共用的輸入端子，所述第1差動對和所述第2差動對的反轉輸入端子連接到共用的輸出端子，分別設定所述第1、第2控制電壓，使得對于控制端子形成非反轉輸入端子的所述第1、第2差動對的所述第1、第4晶體管分別截止的各自電壓范圍，所述對非反轉輸入端子的電壓可使附加在所述第1、第2差動對上的所述第3、第6晶體管分別導通，該驅動電路包括充電電路，包括在所述高電位電源和所述輸出端子之間，與第3開關串聯(lián)連接，將所述第1差動電路的輸出信號輸入到控制端子的第2導電型的第7晶體管；放電電路，包括在所述低電位電源和所述輸出端子之間，與第4開關串聯(lián)連接，將所述第2差動電路的輸出信號輸入到控制端子的第1導電型的第8晶體管；跟隨器型放電電路，具有跟隨器結構的第2導電型的第9晶體管，連接在所述輸出端子和所述低電位電源之間；以及以二極管方式連接的第2導電型的第10晶體管，插入在所述輸入端子和所述低電位電源之間，由第5恒流源驅動，控制端子連接到所述跟隨器結構的第9晶體管的控制端子；以及跟隨器型充電電路，具有跟隨器結構的第1導電型的第11晶體管，連接在所述輸出端子和所述高位側電極之間；以及以二極管方式連接的第2導電型的第12晶體管，插入在所述高電位電源和所述輸入端子間，由第6恒流源驅動，控制端子連接到所述跟隨器結構的第11晶體管的控制端子。
55.如權利要求54所述的驅動電路，其特征在于，包括第7開關，插入在所述跟隨器結構的第9晶體管和所述低電位電源之間；第8開關，與所述第5恒流源串聯(lián)連接在所述第10晶體管和所述低電位電源之間；以及第9開關和第7恒流源，以串聯(lián)方式連接在所述第10晶體管和所述高電位電源之間；還包括第10開關，插入在跟隨器結構的第11晶體管和高電位電源間；第11開關，與所述第6恒流源串聯(lián)連接在所述第12晶體管和所述高電位電源之間；以及第12開關和第8恒流源，以串聯(lián)方式連接在所述第12晶體管和所述低電位電源之間。
56.如權利要求54所述的驅動電路，其特征在于，包括進行以下控制的部件將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在第1驅動期間，使所述第1、第3、第7、第8、第9開關截止，使所述第2、第4、第10、第11、第12開關導通，在第2驅動期間，使所述第1、第3、第7、第8、第9開關導通，使所述第2、第4、第10、第11、第12開關截止，在進行低位電壓驅動時，在第1驅動期間，使所述第1、第3、第7、第8、第9開關導通，使所述第2、第4、第10、第11、第12開關截止，在第2驅動期間，使所述第1、第3、第7、第8、第9開關截止，使所述的第2、第4、第10、第11、第12開關導通。
57.如權利要求54所述的驅動電路，其特征在于，包括進行以下控制的部件將一個輸出期間至少分成兩個期間，在進行高位電壓驅動時，在第1驅動期間，使所述第1、第3、第7、第8、第9、第10、第11、第12開關截止，使所述第2、第4開關導通，在第2驅動期間，使所述第1、第3、第7、第8、第9開關導通，使所述第2、第4、第10、第11、第12開關截止，在進行低位電壓驅動時，在第1驅動期間，使所述第1、第3開關導通，使所述第2、第4、第7、第8、第9、第10、第11、第12開關截止，在第2驅動期間，使所述第1、第3、第7、第8、第9開關截止，使所述的第2、第4、第10、第11、第12開關導通。
58.如權利要求51所述的驅動電路，其特征在于，所述負載電路由電流鏡電路構成。
59.一種顯示裝置，其特征在于，將權利要求43所述的驅動電路作為驅動數(shù)據(jù)線的電路。
全文摘要
提供振幅差偏差小、可全區(qū)域驅動、消耗功率也小的差動電路及放大電路。包括p型晶體管對(101、102)和n型晶體管對(103、104)，在晶體管對(101、102)的共用連接的源極和電源VDD間，并聯(lián)連接電流源和開關，在晶體管對(103、104)的共用連接的源極和電源VSS間，并聯(lián)連接電流源和開關，包括連接切換部件(開關112～119)，可將各個晶體管對自由切換成差動對、以及電流鏡對，在所述兩個晶體管對中的一個為差動對時，另一個為電流鏡對。本發(fā)明提供在差動級的輸入電壓低時，通過將輸出電壓升高至某個電平以上來擴大輸入電壓范圍的電路，在構成差動對的晶體管對(213、214)中附加與所述差動對同極性的晶體管(216)，設定所述控制電壓(BN)，使得在控制端子形成非反轉輸入端子的所述晶體管截止的范圍時，對所述非反轉輸入端子的輸入電壓(Vin)使所述附加的晶體管導通。
文檔編號H03F3/72GK1441547SQ0310635
公開日2003年9月10日 申請日期2003年2月25日 優(yōu)先權日2002年2月25日
發(fā)明者土弘 申請人:日本電氣株式會社