專利名稱：多相時鐘傳送電路及多相時鐘傳送方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路中的時鐘傳送技術(shù)。
但是，將多相時鐘用以前的方法來進(jìn)行傳送的話，為了將各相的時鐘分別地傳送，在傳送M相的時鐘(m為自然數(shù))時，就需要m根的布線，為此，隨著m的變大，布線的面積隨之增大。
另外，傳送時鐘的距離長的話，一般來講，在各相的時鐘之間的途徑長短的差距變大之外，和其他信號線之間的干擾等的影響也會變大，因而在各相的時鐘之間的時滯就會增大。
還有，時鐘的頻率高的話，對被傳送的各相的時鐘之間的非對稱對時鐘周期的比例就會增加。為此，在接受多相時鐘的各電路單元塊中就無法保證各相的時鐘之間的相位關(guān)系，其結(jié)果就會導(dǎo)致電路的錯誤動作。
為了解決上述的問題，本發(fā)明之1所述的方法是具有作為多相時鐘傳送電路生成與參考時鐘同步的時鐘和根據(jù)所述參考時鐘和所述時鐘之間的相位差生成的控制信號并進(jìn)行輸出的時鐘發(fā)生部和，根據(jù)所述時鐘和所述控制信號生成多相時鐘并進(jìn)行輸出的延時電路，所述時鐘發(fā)生部具有包含有對于被輸入的信號，根據(jù)所述控制信號給予延時并進(jìn)行輸出的延時單元的、生成所述參考時鐘的頻率的整倍數(shù)的頻率的信號的、作為所述時鐘進(jìn)行輸出的時鐘生成電路，所述延時電路具有被串聯(lián)起來的、分別對被輸入的信號給予和所述控制信號相應(yīng)的延時并進(jìn)行輸出的多個延時單元，并且具有被輸入所述時鐘的電路，將所述多個延時單元分別輸出的信號作為構(gòu)成所述多相時鐘的信號來輸出。
根據(jù)本發(fā)明之1，從時鐘發(fā)生部到延時電路只傳送一個時鐘，這樣在延時電路里就可以生成多相時鐘。為此，和在時鐘發(fā)生部生成多相時鐘并傳送到延時電路的場合相比，就可以減少時鐘發(fā)生部和各延時電路之間的布線的數(shù)量。而且不受傳送時鐘的布線的長短的影響，就可以使構(gòu)成生成延時電路的多相時鐘的時鐘各之間的相位差保持一定，因此，在具有這樣的延時電路的各電路單元塊上，就可以利用各時鐘之間的非對稱小的多相時鐘了。
另外，對于本發(fā)明之2，根據(jù)本發(fā)明之1所述的多相時鐘傳送電路，其特征為所述時鐘發(fā)生部還具有將所述參考時鐘和所述時鐘生成電路輸出的時鐘的相位比較而取得的比較結(jié)果輸出的相位比較電路和將所述比較結(jié)果的低頻率成分作為所述控制信號來輸出的低通濾波器，所述時鐘生成電路通過振蕩，根據(jù)所述控制信號生成頻率的信號并進(jìn)行輸出，所述時鐘生成電路和所述相位比較電路和所述低通濾波器構(gòu)成鎖相環(huán)PLL(phase locked loop)。
根據(jù)本發(fā)明之2，依據(jù)與參考時鐘同步的、頻率穩(wěn)定的時鐘就可以得到多相時鐘。
另外，對于本發(fā)明之3，根據(jù)本發(fā)明之1所述的多相時鐘傳送電路，其特征為所述時鐘發(fā)生部還具有將所述參考時鐘和所述時鐘產(chǎn)生電路輸出的時鐘的相位相比較所得的比較結(jié)果輸出的相位比較電路、和將所述比較結(jié)果的低頻率成分作為所述控制信號輸出的低通濾波器，所述時鐘生成電路根據(jù)所述控制信號將所述參考時鐘延時并進(jìn)行輸出，由所述時鐘生成電路和所述相位比較電路和所述低通濾波器構(gòu)成DLL(delaylocked loop延時鎖定環(huán))。
根據(jù)本發(fā)明之3，依據(jù)與參考時鐘同步、與其頻率相同的時鐘就可以得到多相時鐘。
另外，對于本發(fā)明之4，根據(jù)本發(fā)明之1所述的多相時鐘傳送電路，所述時鐘生成電路的延時單元和所述延時電路的多個延時單元具有基本相同的構(gòu)成。
根據(jù)本發(fā)明之4，在延時電路中就可以很容易地得到和在時鐘生成電路內(nèi)部生成的信號同樣的信號，而且由于采用基本相同的延時單元，因而使得多相時鐘傳送電路的設(shè)計(jì)變簡單了。
另外，對于本發(fā)明之5，根據(jù)本發(fā)明之1所述的多相時鐘傳送電路，其特征為所述時鐘為差動信號，在所述時鐘生成電路及所述延時電路里的延時單元為差動緩沖器。
根據(jù)本發(fā)明之5，就可以將多相時鐘作為差動信號來取得。
另外，對于本發(fā)明之6，根據(jù)本發(fā)明之1所述的多相時鐘傳送電路，所述延時電路的多個延時單元可以將對各個被輸入的信號給予的延時加入到所述控制信號，通過延時校正信號來進(jìn)行控制。
根據(jù)本發(fā)明之6，就可以將在延時電路的各延時單元中產(chǎn)生的延時根據(jù)延時信號來進(jìn)行校正。因而，當(dāng)該延時和在振蕩電路的延時單元產(chǎn)生的延時相等時，就可以將構(gòu)成多相時鐘的各時鐘之間的相位差保持在所定的值內(nèi)。例如，因裝置在集成電路內(nèi)的地方不同，時鐘發(fā)生部的延時單元和電路時鐘內(nèi)的延時電路的延時單元之間所被提供的電源電位和地電位就會不同，即使在這種場合下，也可以讓在時鐘發(fā)生部和延時電路中在延時單元產(chǎn)生的的延時相等。
另外，對于本發(fā)明之7，根據(jù)本發(fā)明之6所述的多相時鐘傳送電路，所述延時電路還具有將所述被串聯(lián)起來的多個延時單元各自輸出的信號和所述時鐘當(dāng)中的兩個信號進(jìn)行輸入、根據(jù)所述兩個信號之間的相位差和所定值的差生成所述延時校正信號并進(jìn)行輸出的延時校正電路。
根據(jù)本發(fā)明之7，就可以根據(jù)兩個信號之間的相位差自動地校正在延時電路的各延時單元所產(chǎn)生的延時。
另外，對于本發(fā)明之8，根據(jù)本發(fā)明之7所述的多相時鐘傳送電路，所述延時校正電路就可以將所述延時校正信號作為數(shù)字信號進(jìn)行輸出。
根據(jù)本發(fā)明之8，由于延時校正信號為數(shù)字信號，就可以將延時校正電路的構(gòu)成簡單化。
另外，對于本發(fā)明之9，根據(jù)本發(fā)明之6所述的多相時鐘傳送電路，所述延時校正信號是從包含該多相時鐘傳送電路的半導(dǎo)體集成電路的外面被輸入的。
根據(jù)本發(fā)明之9，每個接點(diǎn)就可以簡單地從半導(dǎo)體集成電路的接點(diǎn)的外面，將在延時電路的各延時單元生成的延時進(jìn)行校正。
另外，對于本發(fā)明之10，根據(jù)本發(fā)明之1所述的多相時鐘傳送電路，具有對應(yīng)所述延時電路的緩沖電路，所述緩沖電路可以將所述時鐘的振幅按所定的大小來修正并輸出到對應(yīng)的延時電路當(dāng)中。
根據(jù)本發(fā)明之10，不管被傳送的距離多遠(yuǎn)，都可以將具有所定振幅的時鐘供給到延時電路中。
另外，對于本發(fā)明之11，根據(jù)本發(fā)明之10所述的多相時鐘傳送電路，所述緩沖電路具有和所述延時電路的延時單元基本相同特性的延時單元。
根據(jù)本發(fā)明之11，時鐘發(fā)生部輸出的時鐘可以給予延時電路和在延時電路里的延時單元輸出的信號基本相同振幅的信號，因而就可以使在延時電路的多個延時單元上產(chǎn)生的延時達(dá)到一致。這樣，就可以使得構(gòu)成多相時鐘的時鐘之間的相位差達(dá)到一致。
另外，對于本發(fā)明之12的發(fā)明，根據(jù)本發(fā)明之1所述的多相時鐘傳送電路，在去傳送所述時鐘的布線的所述延時電路的分支點(diǎn)和所述時鐘發(fā)生部的之間，還具有將輸入信號的振幅按所定的大小來處理并輸出的緩沖電路。
根據(jù)本發(fā)明之12的發(fā)明，就可以將被傳送的時鐘的振幅保持在基本所定的大小上。
另外，對于本發(fā)明之13，根據(jù)本發(fā)明之12所述的多相時鐘傳送電路，所述緩沖電路具有和所述時鐘生成電路的延時單元基本相同特性的延時單元。
根據(jù)本發(fā)明之13，不管被傳送的距離多遠(yuǎn)，都可以將時鐘的振幅保持于時鐘生成電路的延時單元輸出的振幅。
另外，對于本發(fā)明之14，根據(jù)本發(fā)明之1～9所述的任何一項(xiàng)多相時鐘傳送電路，在還具有將所述控制信號轉(zhuǎn)換成數(shù)字信號并進(jìn)行輸出的模—數(shù)轉(zhuǎn)換電路的同時，并具有對應(yīng)所述延時電路的、將被轉(zhuǎn)換成數(shù)字信號并被傳送的控制信號轉(zhuǎn)換成模擬信號并輸入到所述延時電路的數(shù)—模轉(zhuǎn)換電路。
根據(jù)本發(fā)明之14，就可以防止控制信號在被傳送到延時電路的途中受到干擾的影響及電源電位和接地電位的變動的影響而發(fā)生的變化。另外，對于權(quán)利要求15的發(fā)明，根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，在具有多個所述延時電路的同時還具有對應(yīng)多個延時電路的各個的相位插值器，傳送所述時鐘的布線具有從所述時鐘發(fā)生部到返回點(diǎn)的第一的部分和從所述返回點(diǎn)面向所述時鐘發(fā)生部所設(shè)置的第二的部分，而且在所述第一及第二的部分都具有在每個相位插值器上都有與該相位插值器相分支的第一及第二的分支點(diǎn)，所述多個相位插值器的分別將經(jīng)過從所述第一及第二的分支點(diǎn)各分支出來的布線的2信號進(jìn)行輸入，所述2信號在將各個電平變化的兩個定時的大致中間的某一點(diǎn)使輸出信號的電平發(fā)生變化，作為所述時鐘輸出到相對應(yīng)的延時電路，在所述第一分支點(diǎn)中的互相相鄰的兩個分支點(diǎn)的之間的區(qū)間，和在所述第二分支點(diǎn)中的與這些第一分支點(diǎn)相對應(yīng)的兩個分支點(diǎn)之間的區(qū)間，信號傳輸所須時間基本相等。
根據(jù)本發(fā)明之15，就可以使被輸入到處于分離位置的多個延時電路的時鐘的時序達(dá)到一致，為此，就可以在具有延時電路的多個電路單元塊中利用時序一致的多相時鐘。
另外，對于本發(fā)明之16，根據(jù)本發(fā)明之15所述的多相時鐘傳送電路，在所述第一分支點(diǎn)的當(dāng)中互相相鄰的兩個分支點(diǎn)之間的區(qū)間，和在所述第二分支點(diǎn)的當(dāng)中和這些第一分支點(diǎn)相對應(yīng)的兩個分支點(diǎn)之間的區(qū)間，還具有同樣數(shù)量的緩沖器。
根據(jù)本發(fā)明之16，就可以將被輸入到相位插值器的兩個信號之間的延時加大，因此，相位插值器就可以很容易地生成在使電平發(fā)生變化的兩個時序的將近中間的某一點(diǎn)的兩個信號發(fā)生電平變化輸出的信號。
另外，對于本發(fā)明之17，根據(jù)本發(fā)明之15所述的多相時鐘傳送電路，在所述第一分支點(diǎn)的當(dāng)中互相相鄰的兩個分支點(diǎn)的之間的布線長度和在所述第二分支點(diǎn)的當(dāng)中和這些第一分支點(diǎn)相對應(yīng)的兩個分支點(diǎn)的之間的布線長度基本相等。
根據(jù)本發(fā)明之17，就可以做到在第一分支點(diǎn)中的互相相鄰的兩個分支點(diǎn)的之間的區(qū)間和在第二分支點(diǎn)中的與這些第一分支點(diǎn)相對應(yīng)的兩個分支點(diǎn)之間的區(qū)間，轉(zhuǎn)發(fā)信號所需的時間基本相等。
另外，對于本發(fā)明之18，作為多相時鐘傳送方法，具有對應(yīng)所述參考時鐘同步的時鐘和所述參考時鐘與所述時鐘之間的相位差來求得控制信號的時鐘發(fā)生步驟及根據(jù)所述時鐘和所述控制信號求得多相時鐘的延時步驟，所述時鐘發(fā)生步驟采用對被輸入的信號根據(jù)所述控制信號給予延時并輸出的延時單元，將具有所述參考時鐘的頻率的整倍數(shù)的頻率的信號作為所述時鐘，在所述延時步驟中采用分別對被輸入的信號根據(jù)所述控制信號給予延時并輸出的多個延時單元串聯(lián)連接的輸入所述時鐘的電路，求出所述多個延時單元分別輸出的信號，并將其作為構(gòu)成所述多相時鐘的信號。
圖2為表示

圖1的VCO的構(gòu)成的例子的電路圖。
圖3為表示圖1的延時電路的構(gòu)成的例子的電路圖。
圖4為圖1的延時電路輸出時鐘的時序圖。
圖5為具有實(shí)施例1的第1變形例的多相時鐘傳送電路的半導(dǎo)體集成電路的方框圖。
圖6為表示圖5的時鐘發(fā)生部的緩沖器輸出信號及延時電路的延時單元輸出信號的振幅的例子的電路圖。
圖7為表示圖5的電路單元塊的構(gòu)成的例子的電路圖。
圖8為具有實(shí)施例1的第2變形例子的多相時鐘傳送電路的半導(dǎo)體集成電路的方框圖。
圖9為具有實(shí)施例1的第3變形例的多相時鐘傳送電路的半導(dǎo)體集成電路的方框圖。
圖10為在實(shí)施例1的第4變形例的多相時鐘傳送電路里的發(fā)生部的方框圖。
圖11為表示圖10的延時電路的構(gòu)成的例子的電路圖。
圖12為在本發(fā)明實(shí)施例2的多相時鐘傳送電路里的延時電路的電路圖。
圖13為在與實(shí)施例2的變形例有關(guān)的多相時鐘傳送電路里的延時電路的電路圖。
圖14為具有本發(fā)明實(shí)施例3的多相時鐘傳送電路的半導(dǎo)體集成電路的方框圖。
圖15為表示時鐘到達(dá)各分支點(diǎn)的時間的例子的圖表。
圖中10、110、210、310-時鐘發(fā)生部，13-相位頻率比較器，14、314-電荷泵，15、315、348-低通濾波器，16、106～108、316、501～507-緩沖器，17-?！獢?shù)轉(zhuǎn)換器，18、232、252、272-數(shù)—模轉(zhuǎn)換器，20-電壓控制振蕩電路(時鐘生成電路)，21～23、34、35、41～43、321～323、341～343、441～443-延時單元，30、50、70-電路單元塊，40、60、80、540、560、580-延時電路，132、152、172-緩沖器電路，313-相位比較器，320-延時電路(時鐘生成電路)，345、445-延時校正電路，532、552、572-相位插值器，CLKA/CLKB、CKDA/CKDB-時鐘，BA、BD-控制信號，DBA、DBD-延時校正信號。
(實(shí)施例1)圖1為具有與本發(fā)明實(shí)施例1的多相時鐘傳送電路的半導(dǎo)體集成電路的方框圖。在圖1中，多相時鐘傳送電路具有時鐘發(fā)生部10和延時電路40、60和80。延時電路40、60和80分別含時鐘電路單元塊30、50和70。電路單元塊30、50和70都采用多相時鐘來進(jìn)行信號處理等。
時鐘發(fā)生部10具有分頻器(FD)(frequency divider)12和相頻比較器(PFD)(phase frequency detector)13、電荷泵(CP)14、低通濾波器(LPF)15、緩沖器(BUF)16及作為時鐘生成電路的電壓控制振蕩器(VCO)(voltage controlled oscillator)20。相頻比較器13與電荷泵14則作為相位比較電路來運(yùn)行。時鐘發(fā)生部10的相頻比較器13和電荷泵14、低通濾波器15及VCO20構(gòu)成了鎖相環(huán)PLL(phase locked loop)。
分頻器12對VCO20的輸出信號進(jìn)行分頻并輸出到相頻比較器13。相頻比較器13將被輸入的參考時鐘REFCLK和分頻器12輸出的相位進(jìn)行比較，根據(jù)相位差將信號輸出到電荷泵14。電荷泵14將根據(jù)相位差所產(chǎn)生的電壓作為相位比較電路的比較結(jié)果輸出到低通濾波器15，低通波器15把所被輸入的電壓的低頻成分作為控制信號BA輸出到VCO20。
VCO20具有被連接成環(huán)狀的多個延時單元，將具有一個延時單元生成的延時基本整數(shù)倍的周期的信號輸出。VCO20根據(jù)控制信號BA來控制各延時單元生成的延時，并根據(jù)控制信號BA產(chǎn)生頻率信號并輸出到分頻器12及緩沖器16。VCO20將差動信號(differential signal)輸出到緩沖器(BUF)16。
這樣，時鐘發(fā)生部10使VCO20的輸出信號與被分頻的信號的頻率及相位和參考時鐘相REFCLK相一致，從而使控制信號BA發(fā)生變化來反饋控制VCO20。其結(jié)果，時鐘發(fā)生部10便生成了具有參考時鐘REFCLK的頻率的整數(shù)倍的頻率的信號。
緩沖器16將被VCO20輸入的差動信號輸出到延時電路40、60和80。緩沖器16輸出的差動信號由信號CLKA/CLKB構(gòu)成，將這一差動信號稱之為時鐘CLKA/CLKB。另外，低通濾波器15也將控制信號BA輸出到延時電路40、60和80。
圖2為表示圖1的VCO20構(gòu)成的例子的電路圖。VCO20具有延時單元21、22、23和緩沖器24。延時單元21-23均為同樣的延時單元，它們都被輸入控制信號BA。延時單元21-23及差動緩沖器都具有正輸入端、負(fù)輸入端、正輸出端和負(fù)輸出端。
延時單元21對被輸入到正輸入端和負(fù)輸入端的信號根據(jù)控制信號BA來給予延時，從正輸出端和負(fù)輸出端輸出到延時單元22。延時單元21的正輸出端和負(fù)輸出端分別被連接在延時單元22的正輸出端和負(fù)輸出端。
同樣，延時單元22和23也對被輸入的信號根據(jù)控制信號BA來給予延時并進(jìn)行輸出。延時單元22的正輸出端和負(fù)輸出端分別被連接在延時單元23的正輸出端和負(fù)輸出端。另一方面，延時單元23的正輸出端和負(fù)輸出端分別被連接在延時單元21的負(fù)輸出端和正輸出端。而且，延時單元23將輸出信號給予緩沖器24，緩沖器24將被輸入的差動信號轉(zhuǎn)換為單端信號(single-ended signal)，輸出到分頻器。
延時單元21輸出的兩個信號為相互反相位。延時單元22和23也是如此。如圖2所示，由于延時單元21～23被連接成環(huán)狀，VCO20便產(chǎn)生振蕩。延時單元21～23均輸出具有依靠在延時單元21等內(nèi)的一個單元生成的延時的基本6倍長的周期TCLK的差動信號。
延時單元21～23分別輸出的差動信號，相互保持一定的相位差，因而就可以將這些差動信號作為3相時鐘來使用。但是，在這里只有延時單元22輸出的差動信號通過緩沖器16作為時鐘進(jìn)行傳送。緩沖器16為CMOS(complementary metal oxide semiconductor)邏輯電路。緩沖器16將其輸出作為具有周期CLK的時鐘CLKA/CLKB輸出到延時電路40、60和80。
圖3為表示圖1的電路單元塊30所包含的延時電路40的構(gòu)成的例子的電路圖。以下將電路單元塊30作為例子來加以說明，在具有同樣的延時電路的其他的電路單元塊50和70等也是一樣的。
延時電路40具有延時單元41、42和43。延時電路41～43具有和VCO20的延時單元21～23基本相同的構(gòu)造。延時單元41～43均被輸入控制信號BA。另外延時單元41～43被串聯(lián)起來。也就是延時單元41的正輸出端及負(fù)輸出端分別被連接在延時單元42的正輸出端及負(fù)輸出端。延時單元42的正輸出端及負(fù)輸出端分別被連接在延時單元43的正輸入端及負(fù)輸入端。
在延時單元41的負(fù)輸入端被輸入信號CLKA，正輸入端被輸入信號CLKB。延時單元41將根據(jù)控制信號BA生成的延時給出這些信號，作為信號CK1A、CK1B來進(jìn)行輸出。將由信號CK1A、CK1B構(gòu)成的差動信號作為構(gòu)成多相時鐘的一個時鐘來采用，將其表示為時鐘CK1A/CK1B。同樣，將由延時單元42輸出的信號CK3A、CK3B構(gòu)成的差動信號作為構(gòu)成多相時鐘的其他的一個時鐘CK3A/CK3B來采用，將由延時單元43輸出的信號CK2A、CK2B構(gòu)成的差動信號作為構(gòu)成多相時鐘的其他的一個時鐘CK2A/CK2B來采用。
在這里，信號CK1A、CK3B和CK2A分別是由延時單元41～43的負(fù)輸出端輸出的信號。信號CK1B、CK3A和CK2B分別是由延時單元41～43的正輸出端輸出的信號。延時單元41～43將這些時鐘輸出到電路單元塊30內(nèi)的電路中。
圖4為圖1的延時電路40輸出的時鐘的時序圖，延時單元41～43各自生成的延時TD1和延時單元21～23一樣均為時鐘CLKA/DLKB的周期TCLK的1/6。因而，時鐘CK1A/CK1B和時鐘CK2A/CK2B的時間差TD2就為周期TCLK的1/3。
信號CK3A不是由延時單元42的負(fù)輸出端輸出的，而是由正輸出端輸出，因此，時鐘CK2A/CK2B和時鐘CK3A/CK3B的時間差及時鐘CK3A/CK3B和時鐘CK1A/CK1B的時間差也為周期TCLK的1/3。也就是說，延時單元41～43各自輸出的時鐘之間的相位差均為2π/3。對于周期TCLK的延時TD1和時間差TD2的比例，是由在VCO20被連接成環(huán)狀的延時單元的段數(shù)來決定的。
這樣，根據(jù)圖1的多相時鐘傳送電路，在電路單元塊30就可以得到3相的時鐘。這些時鐘之間的相位差和在時鐘發(fā)生部10得到的3相時鐘基本一樣。換句話說，就可以將3相時鐘的頻率近乎完全保持在和各時鐘之間的相位差，并傳送到電路單元塊30。對于和延時電路40具有同樣電路的其他的電路單元塊50等來講，也可以同樣地得到3相的時鐘。另外，即使在傳送時鐘的布線長的場合下及時鐘頻率高的情況下，也可以將各時鐘的頻率和各時鐘之間的相位差保持在一定的狀態(tài)下，把多相時鐘分配到多個電路單元塊。
在同樣的半導(dǎo)體集成電路內(nèi)就可以很容易地實(shí)現(xiàn)讓延時電路40的延時單元41～43具有和VCO20的延時單元21～23基本相同的特性。
另外，延時單元41～43是作為具有和VCO20的延時單元21～23基本相同的構(gòu)造來說明的，但是作為對被輸入的信號給予和延時單元21～23基本相同的延時的話，具有其他的構(gòu)造也可以。
還有，通過讓VCO20的延時單元的段數(shù)n發(fā)生變化(n為自然數(shù))和同樣地讓延時電路40的延時單元的段數(shù)發(fā)生變化，時鐘周期TCLK的每個1/2n相位就可以生成由移動時鐘構(gòu)成的多相時鐘。要想生成更多相的時鐘的話，采用相位插值電路生成具有兩個時鐘之間的相位的信號也可以。
另外，如果把所希望的頻率的時鐘輸出到VCO20，給予控制信號的話，時鐘發(fā)生部10不具備相位同步電路也可以。
(實(shí)施例1的第1變形例)圖5為具有與實(shí)施例1的第1變形例有關(guān)的多相時鐘傳送電路的半導(dǎo)體集成電路的方框圖。圖5的半導(dǎo)體集成電路具有分別取代于圖1的半導(dǎo)體集成電路單元塊30、50和70的電路單元塊130、150和170。
圖6為表示圖5的時鐘發(fā)生部10的緩沖器16輸出的信號及延時電路40的延時單元41～43輸出的信號的振幅的例子的圖表。在這里，時鐘發(fā)生部10的緩沖器16為CMOS邏輯電路。一般來講，延時單元的輸出入信號和CMOS邏輯電路的輸出入信號的電壓范圍不同。在給予緩沖器16的電源電壓和給予延時單元41～43的電源電壓相同的場合下，如圖6所表示的那樣，延時單元41～43輸出信號的振幅WB比緩沖器16輸出信號的振幅WA要小。
緩沖器16的輸出信號CLKA、CLKB被直接輸入到延時電路40的場合下，與被輸入和延時單元41～43輸出入的信號同樣的電壓波段的信號的理想的情況想比，第1段的延時單元41輸出信號的振幅等就和在該延時單元生成的延時不同了。于是延時單元41輸出的時鐘CK1A/CK1B的信號電平變化的時序和理想的場合相比就不一樣了。對于第2段的延時單元42及第3段的延時單元43也會產(chǎn)生同樣的現(xiàn)象。因此，就不能將延時單元41～43各自輸出的時鐘之間的相位差作為2π/3。
因此，如圖5的電路單元塊130不僅具有延時電路40、還具有與此相對應(yīng)的緩沖電路132。緩沖電路132將被輸入的信號的振幅按所定的大小來進(jìn)行輸出，緩沖器16的輸出信號CLKA、CLKB經(jīng)過緩沖電路132被輸入到延時電路40。
圖7為表示圖5的電路單元塊130的構(gòu)成的例子的電路圖。緩沖電路132具有和延時電路40的延時單元41～43基本相同特性的延時單元34和35。延時單元34和35被輸入控制信號BA。延時單元34將被輸入的信號CLKA、CLKB的振幅接近于振幅WB的形式輸出到延時單元35。同樣，延時單元35將被輸入的信號的振幅接近振幅WB的形式輸出到延時單元41。
延時單元35輸出信號的振幅和延時單元41～43輸出的信號基本相等。為此，信號CLKA、CLKB的振幅WA和延時單元41～43輸出的信號的振幅WB即使不一樣，延時電路40也可以輸出時鐘之間的相位差為2π/3的3相的時鐘。
電路單元塊150、170中還具有和延時電路60、80相分別對應(yīng)的緩沖電路152、172。電路單元塊150、170的構(gòu)成和運(yùn)行由于和電路單元塊130一樣，故省略對其的說明。
(實(shí)施例1的第2變形例)圖8為具有與實(shí)施例1的第2變形例有關(guān)的多相時鐘傳送電路的半導(dǎo)體集成電路的方框圖。圖8的半導(dǎo)體集成電路具有取代圖1的半導(dǎo)體集成電路的時鐘發(fā)生部10的時鐘發(fā)生部110，還具有緩沖器106、107、108。時鐘發(fā)生部110從圖1的時鐘發(fā)生部10上去掉了緩沖器16，VCO20將差動信號的時鐘CKDA/CKDB進(jìn)行輸出。緩沖器106～108均有和VCO20的延時單元21等基本相同的特性。
傳送時鐘發(fā)生部110輸出的時鐘CKDA/CKDB的兩根布線均有到電路單元塊30的延時電路40去的分支點(diǎn)和到電路單元塊50的延時電路60去的分支點(diǎn)。緩沖器106位于去延時電路40的分支點(diǎn)和時鐘發(fā)生部110的之間，并輸入信號CKDA、CKDB，將這些振幅按所定的大小進(jìn)行輸出。緩沖器107位于去延時電路60的分支點(diǎn)和去延時電路40的分支點(diǎn)的之間，輸入緩沖器106輸出的信號，并將這些振幅按所定的大小進(jìn)行輸出。緩沖器108位于電路單元塊70的延時電路80和去延時電路60的分支點(diǎn)的之間，輸入緩沖器107輸出的信號，并將這些振幅按所定的大小進(jìn)行輸出。
緩沖器106～108輸出的信號和時鐘發(fā)生部110輸出的信號CKDA、CKKB的振幅基本相等。因而，時鐘發(fā)生部110和電路單元塊30、50和70之間的距離即使大的場合下，也可以將和時鐘發(fā)生部110輸出的基本相同的振幅提供給各電路單元塊的延時電路。
根據(jù)被連接的布線和負(fù)荷，緩沖器106～108輸出信號的振幅和信號CKDA、CKDB的振幅有可能不同，但如果調(diào)整緩沖器106～108的增益的話，就可以防止此現(xiàn)象。
(實(shí)施例1的第3變形例)圖9為具有與實(shí)施例1的第3變形例有關(guān)的多相時鐘傳送電路的半導(dǎo)體集成電路的方框圖。一般來講，由于傳送控制信號BA的布線長，電阻就會大，因而控制信號BA就容易受到噪聲的影響。為此，在時鐘發(fā)生部和電路單元塊中，一個分段的延時單元的延時量就會變的不一致了。為了避免此種情況，就將控制信號BA進(jìn)行數(shù)字化后再傳送。
圖9的多相時鐘傳送電路具有時鐘發(fā)生部210和電路單元塊230、250、270。時鐘發(fā)生部210對在圖1的時鐘發(fā)生部10來講還具有模—數(shù)轉(zhuǎn)換電路(ADC)17和數(shù)—模轉(zhuǎn)換電路(DAC)18。電路單元塊230、250、270對于圖1的電路單元塊30、50、70來講分別還具有DAC232、252、272。
在時鐘發(fā)生部210上，ACD17將低通濾波器15輸出的控制信號BA轉(zhuǎn)換成數(shù)字信號，并將所得到的控制信號BD輸出到DAC18及各電路單元塊的DAC232、252、272。DAC18將被輸入的控制信號BD轉(zhuǎn)換成模擬信號，并輸出到VCO20。因而，時鐘發(fā)生部210和時鐘發(fā)生器10作為PLL進(jìn)行基本相同地的運(yùn)行。
在電路單元塊230上，DAC232接受被數(shù)字化的控制信號BD，并轉(zhuǎn)換成模擬信號，以此來替代圖1的控制信號BA輸出到延時電路40。同樣，DAC252、272將控制信號BD轉(zhuǎn)換成模擬信號，分別輸出到延時電路60、80。關(guān)于其他方面，與圖1的多相時鐘傳送電路相同。
另外，在VCO20與延時電路40、60、80上，根據(jù)數(shù)字信號使用被控制的延時的延時單元也可以，在這種場合，就不需要DAC18，232、252、272了。
另外，將低通濾波器15的輸出不轉(zhuǎn)換成數(shù)字信號，轉(zhuǎn)換成電流信號進(jìn)行傳送也可以。在這個場合，例如，具有替代ADC17的電壓—電流轉(zhuǎn)換電路，具有替代DAC18、232、252、272的電流—電壓轉(zhuǎn)換電路，被轉(zhuǎn)換成電流信號的控制信號就可以通過這些電流—電壓轉(zhuǎn)換電路。
(實(shí)施例1的第4變形例)圖10為與實(shí)施例1的第4變形例有關(guān)的多相時鐘傳送電路的時鐘發(fā)生部310的方框圖。在圖1的多相時鐘傳送電路上，具有配有PLL的時鐘發(fā)生部10，但如具有替代它的圖10的時鐘發(fā)生部310也可以。
時鐘發(fā)生部310具有相位比較器(PD)313、電荷泵(CP)314、低通濾波器(LPF)315、緩沖器(BUF)316和作為時鐘生成電路的延時電路(DL)320。相位比較器313和電荷泵314，作為相位比較電路來進(jìn)行運(yùn)行。時鐘發(fā)生部310的相位比較器313和電荷泵314和低通濾波器315和延時電路320構(gòu)成DLL(delay locked loop)。
相位比較器313與被輸入的參考時鐘REFCLK和VCO20輸出的信號的相位相比較，將根據(jù)相位差所得的信號輸出到電荷泵314。電荷泵314作為相位比較電路的比較的結(jié)果將根據(jù)相位差所得的電壓輸出到低通濾波器315。低通濾波器315將被輸入的電壓的低頻成分作為控制信號BA輸出到延時電路320。
延時電路320將根據(jù)控制信號BA所得的延時提供給參考時鐘REFCLK，并輸出到相位比較器313及緩沖器316。在這里，延時電路320將差動信號輸出到緩沖器316。緩沖器316與圖1的緩沖器16進(jìn)行同樣的運(yùn)行。另外，低通濾波器315將控制信號BA也輸出到延時電路40、60及80。
圖11為表示圖10的延時電路320的構(gòu)成的例子的電路圖。延時電路320具有延時單元321、322、323和緩沖器324、326。延時單元321～323均和圖2的延時單元21～23相同，它們均被輸入控制信號BA。延時單元321～323及差動緩沖器被串聯(lián)在一起。緩沖器324和圖2的緩沖器24為同樣的。
在圖11上，緩沖器326將單端的信號參考時鐘REFCLK轉(zhuǎn)換為差動信號，并輸出到延時單元321。延時單元323將其輸出提供給緩沖器324。另外，緩沖器324將其輸出提供給相位比較器313，延時單元322將其輸出提供給緩沖器316。
這樣，時鐘發(fā)生器310為使延時電路320輸出信號的相位與參考時鐘REFCLK的相位一致，使控制信號BA發(fā)生變化，并反饋控制延時電路320。在應(yīng)傳送的多相時鐘的頻率與參考時鐘REFCLK一樣的場合下，可以采用時鐘發(fā)生部310。
(實(shí)施例2)在時鐘發(fā)生部和電路單元塊之間，兩者的距離大的情況下，容易產(chǎn)生晶體管的特性偏差，也容易產(chǎn)生電源電位或地電位的不一致。在此種場合下，在時鐘發(fā)生部與電路單元塊上一個分段的延時單元的延時量也會達(dá)不到一致。為了避免此種情況的發(fā)生，在延時電路上裝置有校正延時的電路。
圖12為與本發(fā)明實(shí)施例2的多相時鐘傳送電路的延時電路的電路圖。圖12的延時電路具有替代在圖3的延時電路40上的延時單元41～43的延時單元341、342和343，還具延時校正電路345。延時校正電路345具有相位比較器(PD)346和電荷泵(CP)347和低通濾波器(LPF)348。
延時單元341～343和延時單元21等同樣，比如差動緩沖器都具有正輸入端、負(fù)輸入端、正輸出端及負(fù)輸出端。還有，延時單元341～343除了控制信號BA以外，被輸入延時校正電路345輸出的延時校正信號DBA。延時單元341～343均對被輸入到輸入端的信號，給予根據(jù)控制信號BA及延時校正信號DBA所得的延時并進(jìn)行輸出。延時單元341～343如圖12那樣被串聯(lián)在一起。
在各延時單元341～343中生成的延時和圖3的延時電路同樣，時鐘CLKA/CLKB的周期大致為TCLK的1/6。因而，延時單元343輸出的時鐘CK2A/CK2B和被輸入到延時單元341的時鐘CLKA/CLKB的相位差大約只有π的偏移量。因此，延時校正電路345根據(jù)兩個時鐘之間的相位差與π之間的相位差生成延時校正信號DBA并輸出到延時單元341～343。
相位比較器346，將時鐘CLKA/CLKB和CK2A/CK2B置與反相位之間的相位進(jìn)行比較，將根據(jù)相位差所得的信號輸出到電荷泵347。電荷泵347將相位比較器346檢出的根據(jù)相位差所得電壓輸出到低通濾波器348。低通濾波器348將被輸入的電壓的低頻成分作為延時校正信號DBA輸出到延時單元341～343。延時單元341～343不僅根據(jù)控制信號BA也根據(jù)延時校正信號DBA將生成的延時分別使其變化，使得相位比較器346檢出的相位差變小。
根據(jù)圖12的多相時鐘傳送電路，通過時鐘發(fā)生部輸出的控制信號BA和根據(jù)延時電路產(chǎn)生的時鐘所得的延時校正信號DBA來控制延時單元。由于延時校正信號DBA對延時單元進(jìn)行反饋控制，就可以將在延時單元僅被控制信號BA控制的場合下生成的延時通過延時校正信號DBA校正到適當(dāng)?shù)闹?。因而，可以校正因過程誤差和時鐘發(fā)生部與電路單元塊之間的電源電位與對地電位的不一致等因素引起的在延時單元的延時誤差。
(實(shí)施例2的變形例)圖13為實(shí)施例2的變形例的多相時鐘傳送電路的延時電路的電路圖。圖13的延時電路具有替代在圖12的延時電路里的延時單元341～343的延時單元441、442及443，具有替代延時校正電路345的延時校正電路445。延時校正電路445具有相位比較器446和偏移寄存器(SREG)449。相位比較器446和相位比較器346為同樣的。
延時單元441～443除了被輸入了替代了延時校正信號DBA的數(shù)字信號的延時校正信號DBD以外，和延時單元341～343為一樣的。延時單元441～443均對被輸入到輸入端的信號根據(jù)控制信號BA及延時校正信號DBD給予延時并進(jìn)行輸出。延時校正信號DBD為nb位(nb為自然數(shù))的數(shù)字信號，在nb位中的1位就成為有效(例如，1位僅為“1”，其他的位為“0”)。延時單元441～443根據(jù)有效位的位置，僅靠事先定好的大小來使延時發(fā)生變化。
相位比較器446在將時鐘CK2A/CK2B置于和時鐘CLKA/CLKB反相位的之間檢測出相位差，根據(jù)相位差將信號輸出到偏移寄存器449。例如，時鐘CK2A/CK2B的相位比時鐘CLKA/CLKB的相位快的時候，就對偏移寄存器449輸出向右移動、在相反的場合則向左移動的指示信號。
偏移寄存器449根據(jù)相位比較器446檢測出的相位差來移動有效位，作為延時校正信號DBD輸出到延時單元441～443。延時單元441～443分別將產(chǎn)生的延時進(jìn)行變化，使相位比較器446檢測出的相位差變小。
在實(shí)施例2及其變形例中，根據(jù)圖12、圖13的延時電路內(nèi)的各延時單元的延時，被控制信號BA控制為相當(dāng)接近時鐘發(fā)生部的各延時單元的延時。為此，就沒有必要將延時電路內(nèi)的延時單元341～343等生成的延時通過延時校正信號DBA和DBD進(jìn)行大幅地變化。
另外，在實(shí)施例2及其變形例中，關(guān)于在將被輸入的時鐘CLKA/CLKB和與其相位差應(yīng)成為π的時鐘之間的相位差檢測出來的場合進(jìn)行了說明，但如果可以檢測出相位差的話，對于其他的兩個時鐘的組合要求其檢測出相位差也可以。也就是說，在時鐘CLKA/CLKB及延時單元341～343輸出的時鐘當(dāng)中無論比較哪兩個之間的相位都可以。
還有，關(guān)于在延時電路檢測出相位差并自動地校正相位差的場合進(jìn)行了說明，但從集成電路的外部來控制相位差也可以。也就是說，可以在集成電路的外部監(jiān)視延時電路生成的時鐘，從外部給予延時校正信號。
另外，將實(shí)施例2及其變形例和實(shí)施例1的第1～第4的變形例的任何一個組合起來也可以。
(實(shí)施例3)在以上的實(shí)施例中，關(guān)于在各電路單元塊內(nèi)為了保持時鐘的頻率和多相的時鐘之間的相位差的技術(shù)已進(jìn)行了說明。在實(shí)施例3中，對關(guān)于在不同的電路單元塊之間使時鐘的相位相吻合的技術(shù)進(jìn)行說明。例如如圖8所示，當(dāng)采用緩沖器將時鐘CKDA/CKDB傳送到各電路單元塊時，就會產(chǎn)生被輸入到各電路單元塊的時鐘的相位不一致的問題。這是因?yàn)槌藦臅r鐘發(fā)生部到各電路單元塊的距離不同，還有時鐘經(jīng)過的緩沖器的數(shù)量因電路單元塊不同而不同。
圖14為具有與本發(fā)明實(shí)施例3的多相時鐘傳送電路的集成電路的方框圖。在圖14中，多相時鐘傳送電路具有圖8的時鐘發(fā)生部110、緩沖器501、502、503、504、505、506、507和相位插值器532、552、572和延時電路540、560、580。
緩沖器501～507和延時單元21具有基本相同的特性，它們均被輸入控制信號BA。延時電路540、560、580分別和圖1的延時電路40、60、80為一樣的。相位插值器532和延時電路540包含在電路單元塊530中，相位插值器552和延時電路560包含在電路單元塊550中，相位插值器572和延時電路580包含在電路單元塊570中。電路單元塊530、550、570無論哪一個均采用多相時鐘來進(jìn)行信號處理。
傳送時鐘CKDA/CKDB的布線具有從時鐘發(fā)生部110到返回點(diǎn)的緩沖器540的第1的部分和從緩沖器504面向時鐘發(fā)生部110所設(shè)的第2的部分。第1的部分具有分別到相位插值器532、552、572分支的分之點(diǎn)A1、A2、A3，第2的部分具有分別到相位插值器532、552、572分支的分之點(diǎn)B1、B2、B3。
在這個布線中，在時鐘發(fā)生部110和分支點(diǎn)A1之間的區(qū)間，設(shè)置有緩沖器501。在分支點(diǎn)A1和A2之間的區(qū)間、分支點(diǎn)A2和A3之間的區(qū)間、分支點(diǎn)A3和B3之間的區(qū)間分別設(shè)置有緩沖器502、503、504。在分支點(diǎn)B3和B2之間的區(qū)間、分支點(diǎn)B2和B1之間的區(qū)間分別設(shè)置有緩沖器505、506。緩沖器507被連接在布線的終端。
相互相鄰的分支點(diǎn)A1和A2之間的布線的長度和分別對應(yīng)這些分支點(diǎn)的分之點(diǎn)B1和B2之間的布線的長度相等。相互相鄰的分支點(diǎn)A2和A3之間的布線的長度和分別對應(yīng)這些分支點(diǎn)的分之點(diǎn)B2和B3之間的布線的長度相等。
相位插值器532被輸入經(jīng)過從分支點(diǎn)A1分支的布線的時鐘和經(jīng)過從分支點(diǎn)B1分支的布線的時鐘。相位插值器532將在使電平變化的兩個時序的基本中間的某一點(diǎn)的這兩個時鐘輸出的信號發(fā)生變化，并輸出到對應(yīng)的延時電路540。
同樣，相位插值器552被輸入經(jīng)過從分支點(diǎn)A2分支的布線的時鐘和經(jīng)過從分支點(diǎn)B2分支的布線的時鐘。相位插值器572被輸入經(jīng)過從分支點(diǎn)A3分支的布線的時鐘和經(jīng)過從分支點(diǎn)B3分支的布線的時鐘。相位插值器552、572也和相位插值器532一樣運(yùn)行，將輸出信號分別輸入到延時電路560和580。
圖15為表示時鐘到達(dá)各分支點(diǎn)的時間的例子的圖表。圖15從概念上表示了在圖14的布線上的坐標(biāo)x和時鐘CKDA/CKDB的某個電平變化到達(dá)的時間的關(guān)系。X軸從時鐘發(fā)生部面向緩沖器504。
將在分支點(diǎn)A1、A2、A3的時鐘的某個電平變化到達(dá)的時間分別作為TA1、TA2、TA3，將在分支點(diǎn)B1、B2、B3的時鐘的該電平變化到達(dá)的時間分別作為TB1、TB2、TB3。將時間TA3和時間TB3中間的某一點(diǎn)作為TM＝(TA3+TB3)/2。
由于在相互相鄰的分支點(diǎn)之間各存在一個緩沖器，因而在相互相鄰的分支點(diǎn)A1和A2之間的區(qū)間和分支點(diǎn)B1和B2之間的區(qū)間，傳播信號所需的時間基本相等。同樣，在相互相鄰的分支點(diǎn)A2和A3之間的區(qū)間和分支點(diǎn)B2和B3之間的區(qū)間，傳播信號所需的時間基本相等。也就是圖15的TA2-TA1＝TB1-TB2…(1)。
對于相位插值器532的輸出時鐘的電平變化顯現(xiàn)的時間TM1為(TA1+TB1)/2的時候，對于相位校正器552的輸出時鐘的電平變化顯現(xiàn)的時間TM2就為(TA2+TB2)/2。根據(jù)公式(1)的關(guān)系TM1＝TM2就成立。同樣，對于相位插值器572的輸出時鐘的電平變化顯現(xiàn)的時間TM3來講TM2＝TM＝TM就成立。
這樣，相位插值器532、552、572無論哪一個都讓輸出的電平在時間TM發(fā)生變化。也就是說，由于相位插值器532、552、572將相位基本一致的時鐘輸出，在電路單元塊530、550、570就可以采用在這些電路單元塊之間的時間差基本沒有的多相時鐘。
另外，也可以采用如下的方法。也就是說，對于相位插值器532考慮的話，在從分支點(diǎn)A1到緩沖器504的區(qū)間和從緩沖器504到分支點(diǎn)B1的區(qū)間均有兩個緩沖器。當(dāng)兩區(qū)間的布線的長度基本相等時，在兩區(qū)間傳播時鐘所需的時間就可以基本相等。在其電平變化被輸入到緩沖器504的時間和緩沖器504輸出其變化的時間的中間的某一點(diǎn)就為TM。這時，由于TM-TA1＝TB1-TM成立，對于相位插值器532的輸出時鐘的某個電平變化顯現(xiàn)的時間就為(TA1+TB1)/2＝TM。
同樣，關(guān)于相位插值器552，在從分支點(diǎn)A2到緩沖器504和從緩沖器504到分支點(diǎn)B2上轉(zhuǎn)發(fā)時鐘所需的時間基本相等。于是TM-TA2＝TB2-TM就成立，因而與相位插值器552輸出到時間TM的電平變化相對應(yīng)的、在相位插值器552的輸出上顯現(xiàn)的時間則為(TA2+TB2)/2＝TM。
還有，關(guān)于相位插值器572，在從分支點(diǎn)A3到緩沖器504和從緩沖器504到分支點(diǎn)B3上傳播時鐘所需的時間基本相等。于是TM-TA3＝TB3-TM就成立，因而與相位插值器552輸出到時間TM的電平變化相對應(yīng)的、在相位插值器572的輸出上顯現(xiàn)的時間則為(TA3+TB3)/2＝TM。
這樣，相位插值器532、552、572無論哪一個都讓輸出的電平在時間TM發(fā)生變化。也就是說，相位插值器532、552、572將相位基本一致的時鐘輸出。
另外，即使不具有緩沖器501～507的場合下，對于各相位插值器來講，只要將和兩個分支點(diǎn)的各個返回點(diǎn)之間的兩區(qū)間的布線的長度設(shè)計(jì)成基本一樣的話，就能達(dá)到同樣效果。
還有，在以上的實(shí)施例中，對關(guān)于作為延時單元采用差動緩沖器的例子進(jìn)行了說明，但也可以采用單端信號用的緩沖器。在這個場合，時鐘就作為單端信號。
還有，對關(guān)于具有延時電路的緩沖器的3個場合進(jìn)行了說明，但電路時鐘的數(shù)量為幾個都可以。
還有，本發(fā)明的多相時鐘傳送電路輸出的時鐘的頻率例如是1GHz，但在這個數(shù)以上的頻率也可以。時鐘的頻率越高的話，根據(jù)本發(fā)明控制時鐘間的非對稱的效果就越大。特別是在時鐘的頻率為1GHz以上情況下能得到很大的效果。
還有，對關(guān)于傳送3相時鐘的場合進(jìn)行了說明，但傳送2相或4相以上的時鐘也同樣可以很容易地進(jìn)行。
如上所述，根據(jù)本發(fā)明就可以實(shí)現(xiàn)控制時鐘間的相位差、提供頻率也穩(wěn)定的多相時鐘的多相時鐘傳送電路。
權(quán)利要求
1.一種多相時鐘傳送電路，其特征為具有生成并輸出與參考時鐘同步的時鐘和對應(yīng)所述參考時鐘和所述時鐘之間的相位差的控制信號的時鐘發(fā)生部、根據(jù)所述時鐘和所述控制信號生成并輸出多相時鐘的延時電路，所述時鐘發(fā)生部，具有包含有對被輸入的信號根據(jù)所述控制信號給予延時并將其輸出的延時單元的、生成具有所述參考時鐘頻率的整數(shù)倍頻率信號并將其作為所述時鐘輸出的時鐘生成電路，所述延時電路，具有被串聯(lián)連接的、分別對被輸入的信號根據(jù)所述控制信號給予延時并將其輸出的多個延時單元，并且具有輸入所述時鐘的電路，將所述多個延時單元分別輸出的信號作為構(gòu)成所述多相時鐘的信號進(jìn)行輸出。
2.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為所述時鐘發(fā)生部還具有將所述參考時鐘與由所述時鐘生成電路輸出的時鐘進(jìn)行相位比較，輸出得出的比較結(jié)果的相位比較電路、和將所述比較結(jié)果的低頻成分作為所述控制信號而輸出的低通濾波器，所述時鐘生成電路，通過振蕩而生成并輸出對應(yīng)控制信號的頻率信號，由所述時鐘生成電路、所述相位比較電路和所述低通濾波器構(gòu)成鎖相環(huán)PLL(phase locked loop)。
3.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為所述時鐘發(fā)生部還具有對所述參考時鐘與由所述時鐘生成電路輸出的時鐘進(jìn)行相位比較，輸出得出的比較結(jié)果的相位比較電路、和將所述比較結(jié)果的低頻率成分作為所述控制信號來輸出的低通濾波器，所述時鐘生成電路根據(jù)所述控制信號使所述參考時鐘延時并將其輸出，由所述時鐘生成電路、所述相位比較電路和低通濾波器構(gòu)成延時鎖定環(huán)DLL(delay locked loop)。
4.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為所述時鐘生成電路的延時單元與所述延時電路的多個延時單元具有基本相同的構(gòu)造。
5.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為所述時鐘為差動信號，在所述時鐘生成電路及所述延時電路里的延時單元為差動緩沖器。
6.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為將所述延時電路的多個延時單元不僅根據(jù)所述控制信號，而且還分別根據(jù)延時校正信號來控制對被輸入信號給予的延時。
7.根據(jù)權(quán)利要求6所述的多相時鐘傳送電路，其特征為所述延時電路還具有將由所述串聯(lián)連接的多個延時單元各自輸出的信號和所述時鐘當(dāng)中的2個信號作為輸入、對應(yīng)所述2個信號之間的相位差與規(guī)定值的差而生成并輸出所述延時校正信號的延時校正電路。
8.根據(jù)權(quán)利要求7所述的多相時鐘傳送電路，其特征為所述延時校正電路輸出數(shù)字信號的所述延時校正信號。
9.根據(jù)權(quán)利要求6所述的多相時鐘傳送電路，其特征為所述延時校正信號是從包括該多相時鐘傳送電路的半導(dǎo)體集成電路的外部被輸入的。
10.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為還具有與所述延時校正電路對應(yīng)的緩沖電路，所述緩沖電路將所述時鐘的振幅處理成所定的大小并輸出到對應(yīng)的延時電路。
11.根據(jù)權(quán)利要求10所述的多相時鐘傳送電路，其特征為所述緩沖電路具有與所述延時電路的延時單元基本相同樣特性的延時單元。
12.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為在傳送所述時鐘的布線的通向所述延時電路的分支點(diǎn)與所述時鐘發(fā)生部之間，將輸入信號的振幅限制在規(guī)定的大小并將其輸出的緩沖器。
13.根據(jù)權(quán)利要求12所述的多相時鐘傳送電路，其特征為所述緩沖器具有與所述時鐘生成電路的延時單元基本相同特性的延時單元。
14.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為在具有將所述控制信號轉(zhuǎn)換成數(shù)字信號并輸出的模—數(shù)轉(zhuǎn)換電路的同時，還具有對應(yīng)所述延時電路的、將被轉(zhuǎn)換成數(shù)字信號并被傳送來的控制信號轉(zhuǎn)換成模擬信號并輸出到所述延時電路的數(shù)—模轉(zhuǎn)換電路。
15.根據(jù)權(quán)利要求1所述的多相時鐘傳送電路，其特征為在具有多個所述延時電路的同時，還具有對應(yīng)所述多個延時電路的多個相位插值器，傳送所述時鐘的布線，具有從所述時鐘發(fā)生部到返回點(diǎn)的第一部分、和從所述返回點(diǎn)朝向所述時鐘發(fā)生部而設(shè)置的第二部分，而且在所述第一及第二部分中分別具有對于每個所述相位插值器的通向該相位插值器的分支的第一及第二分支點(diǎn)，所述多個相位插值器，均將經(jīng)過從所述第一及第二的各個分支點(diǎn)分支出來的布線的2個信號作為輸入，在分別使所述2個信號形成電平變化的兩個時間的大致中間的某一時刻使輸出信號的電平發(fā)生變化，并把其作為所述時鐘輸出到相對應(yīng)的延時電路，在所述第一分支點(diǎn)中的在互相相鄰的兩個分支點(diǎn)的之間的區(qū)間和在所述第二分支點(diǎn)中的與這些第一分支點(diǎn)相對應(yīng)的兩個分支點(diǎn)之間的區(qū)間，信號傳輸?shù)乃钑r間基本相等。
16.根據(jù)權(quán)利要求15所述的多相時鐘傳送電路，其特征為在所述第一分支點(diǎn)中的在互相相鄰的兩個分支點(diǎn)之間的區(qū)間和在所述第二分支點(diǎn)中的與這些第一分支點(diǎn)相對應(yīng)的兩個分支點(diǎn)之間的區(qū)間，還具有同樣數(shù)量的緩沖器。
17.根據(jù)權(quán)利要求15所述的多相時鐘傳送電路，其特征為在所述第一分支點(diǎn)中的在互相相鄰的兩個分支點(diǎn)的之間的布線的長度和在所述第二分支點(diǎn)中的與這些第一分支點(diǎn)相對應(yīng)的兩個分支點(diǎn)之間的布線的長度基本相等。
18.一種多相時鐘傳送方法，其特征為具有求得與參考時鐘同步的時鐘和對應(yīng)所述參考時鐘與所述時鐘之間的相位差的控制信號的時鐘發(fā)生步驟、和根據(jù)所述時鐘和所述控制信號來求得多相時鐘的延時步驟，所述時鐘發(fā)生步驟是，采用對于被輸入的信號根據(jù)所述控制信號給予延時并輸出的延時單元，將具有所述參考時鐘頻率的整數(shù)倍頻率信號作為所述時鐘來求得，所述延時步驟是，采用分別對被輸入的信號根據(jù)所述控制信號給予延時并將其輸出的多個延時單元串聯(lián)連接的，輸入所述時鐘的電路，求出分別由所述多個延時單元輸出的信號，并將其作為構(gòu)成所述多相時鐘的信號。
全文摘要
本發(fā)明提供一種多相時鐘傳送電路和多相時鐘傳送方法，在多相時鐘傳送電路中，具有生成并輸出與參考時鐘同步的時鐘和對應(yīng)所述參考時鐘與所述時鐘之間的相位差的控制信號的時鐘發(fā)生部、和根據(jù)所述時鐘和所述控制信號生成并輸出多相時鐘的延時電路。時鐘發(fā)生部生成包含有所述參考時鐘頻率的整數(shù)倍頻率的信號并將其作為所述時鐘輸出。延時電路具有串聯(lián)連接的、分別對被輸入的信號根據(jù)控制信號給予延時并輸出的多個延時單元、并輸入所述時鐘的電路，將所述多個延時單元分別輸出的信號作為構(gòu)成所述多相時鐘的信號輸出。從而可獲得減小用于傳送多相時鐘的必要的布線面積，并且可減少各相時鐘間的非對稱的有益效果。
文檔編號H03K5/15GK1440123SQ0310611
公開日2003年9月3日 申請日期2003年2月18日 優(yōu)先權(quán)日2002年2月18日
發(fā)明者平田貴士, 巖田徹 申請人:松下電器產(chǎn)業(yè)株式會社