專利名稱：時鐘控制電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時鐘控制電路和方法，尤其涉及適合于在具有與系統(tǒng)時鐘同步的電路的半導體集成電路的時鐘供給電路中使用的時鐘控制電路和方法。
在使與系統(tǒng)時鐘同步而進行內(nèi)部電路的控制的半導體集成電路中，通過每隔一時鐘周期使一定的電路動作來控制內(nèi)部電路全體。近來，由于半導體集成電路的高集成化和高功能化，隨著芯片尺寸增大和工作頻率由于高速化引起的時鐘周期的縮短，縮短時鐘路徑內(nèi)的延遲時間差就成了重要問題。
對于這樣的問題，在例如特開平9—258841號公報中公開了設(shè)置到時鐘源的往返的時鐘配線、將該時鐘配線分為往路和返路、使用往路和返路的2條配線、檢測配線延遲而進行時鐘的調(diào)整的時鐘供給方法。公開了具備具有分別與往路的第1位置和返路的位于第1位置的指定附近處的第2位置連接的第1、第2輸入端子并從第1、第2輸入端子檢測往路和返路的延遲而輸出其平均的接收器的結(jié)構(gòu)。
即，在上述特開平9—258841號公報中，例如，如圖22所示的那樣，將往路111的A點和返路112的H點作為輸入，A點通過可變延遲線171和可變延遲線172輸入相位檢測電路181的一端，H點輸入相位檢測電路181的另一端，根據(jù)相位檢測電路181的相位比較結(jié)果可變地控制可變延遲線171、172的延遲時間而進行相位調(diào)整，從可變延遲線171、172的連接點得到接收器的輸出L。
從時鐘傳輸路徑的往路111的A點到折返點113的延遲時間是a，所以，從A點到H點的延遲時間為2a，如果取A點和H點的延遲時間的平均，就是其平均的值a，另外，從時鐘傳輸線的往路111的B點到折返點113的延遲時間為b、從B點到G點的延遲時間為2b，從輸入端到B點的延遲時間(a－b)與從輸入端到G點的延遲時間((a－b)＋2b)之和為{(a－b)＋(a－b)＋2b}＝2a如果取其平均，則該值為a，這樣，便可與時鐘傳輸路徑的位置無關(guān)地得到相位一致的時鐘信號。
這樣，上述特開平9—258841號公報所述的現(xiàn)有的方法，是通過使時鐘通路折返而取其往返路徑的中間的延遲時間來調(diào)整時鐘路徑內(nèi)的可變延遲線的延遲量的。
作為該調(diào)整方法，通?？梢允褂糜上辔粰z測電路檢測相位差并根據(jù)該檢測的相位差來改變可變延遲線的延遲量的相位同步環(huán)(Phase LockedLoopPLL)、延遲鎖定環(huán)(Delay Lock LoopDLL)等反饋電路結(jié)構(gòu)。
但是，由于PLL或DLL構(gòu)成反饋電路，所以，在時鐘達到穩(wěn)定之前，需要數(shù)百個循環(huán)到數(shù)千個循環(huán)的長的周期。
另外，相位比較器和延遲電路串等需要多個，從而電路規(guī)模將增大。
因此，本發(fā)明就是鑒于上述問題而提案的，目的旨在提供在消除時鐘傳輸線全體的延遲差的電路中與使用PLL電路或DLL電路的情況相比可以在短時間內(nèi)消除延遲差的時鐘控制電路和方法。
本發(fā)明的其他目的旨在提供通過不要相位比較器而抑制電路規(guī)模增大的時鐘控制電路和方法。
本發(fā)明1提供的時鐘控制電路，特征如下即具有將輸入時鐘從一端輸入而折返(方向反轉(zhuǎn))的時鐘傳輸路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的返路上的第2位置的時鐘作為輸入而輸出與按指定的內(nèi)分比分割這2個時鐘的時間差的時間相對應(yīng)的延遲時間的信號的時間差分割電路。
本發(fā)明2的時鐘控制電路具有將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置和與上述往路的上述第1位置對應(yīng)的返路上的第2位置的時鐘作為輸入并將這些時鐘的時間差均等地2等分而輸出的時間平均化電路。
在本發(fā)明3中，時間平均化電路對于輸入上述2個時鐘的第1、第2輸入端，在同時輸入上述2個時鐘中的快速遷移的一方的時鐘時，將輸出信號以把與均等地將上述2個時鐘的時間差(T)均等地2等分的時間(T/2)相當?shù)难舆t時間與輸出信號輸出之前的延遲時間相加后的延遲時間而輸出。
本發(fā)明4具有將用分頻電路把輸入時鐘分頻后的時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置和與上述往路的上述第1位置對應(yīng)的返路的第2位置的時鐘作為輸入并將這些時鐘的時間差均等地2等分而輸出的時間平均化電路和將上述時間平均化電路的輸出倍增的倍增電路。
本發(fā)明5的時鐘控制電路具有分別將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置開始的第1時鐘和與所述往路的所述第1位置對應(yīng)的返路的第2位置開始的第2時鐘的2個時鐘分頻而輸出相位相互不同的多相的分頻時鐘、從而將具有與把上述2個時鐘分頻后的對應(yīng)的相位的分頻時鐘相互間的時間差均等地2等分的時間對應(yīng)的延遲時間的信號合成為1個信號而輸出的電路。
另外，本發(fā)明6的時鐘控制方法通過把將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置與和上述往路的上述第1位置對應(yīng)的返路的第2位置的時鐘的時間差求平均，可以與上述往返路徑的位置無關(guān)地生成時間一致的時鐘。
本發(fā)明的其他特征在實施例中說明。
本發(fā)明中，所謂“折返”是倒轉(zhuǎn)信號的傳輸路徑的意思。
下面簡要說明附圖及符號。
圖1是表示本發(fā)明的一個實施例的結(jié)構(gòu)的圖。
圖2是表示本發(fā)明的一個實施例的動作的時間圖。
圖3是表示本發(fā)明的一個實施例的時間平均化電路的結(jié)構(gòu)的圖。
圖4是用于說明本發(fā)明的一個實施例的時間平均化電路的動作的圖。
圖5是表示本發(fā)明實施例2的結(jié)構(gòu)的圖。
圖6是表示本發(fā)明的一個實施例的時間平均化電路的結(jié)構(gòu)的一例的圖。
圖7是表示本發(fā)明的一個實施例的時間平均化電路的結(jié)構(gòu)的一例的圖。
圖8是表示本發(fā)明的一個實施例的時間平均化電路的結(jié)構(gòu)的一例的圖。
圖9是表示本發(fā)明實施例3的結(jié)構(gòu)的圖。
圖10是表示本發(fā)明實施例3的動作的時間圖。
圖11是表示本發(fā)明實施例3的倍增電路的結(jié)構(gòu)的一例的圖。
圖12是表示圖11所示的多相時鐘倍增電路的結(jié)構(gòu)的一例的圖。
圖13是表示4相時鐘倍增電路的結(jié)構(gòu)的一例的圖。
圖14是表示4相時鐘倍增電路的動作的時間圖。
圖15是表示圖13的4相時鐘倍增電路的時間差分割電路208、209的結(jié)構(gòu)的一例的圖。
圖16是表示本發(fā)明實施例4的結(jié)構(gòu)的圖。
圖17是表示本發(fā)明實施例4的帶分割功能的時間平均化電路的結(jié)構(gòu)的圖。
圖18是表示本發(fā)明實施例4的動作的時間圖。
圖19是表示本發(fā)明實施例5的結(jié)構(gòu)的圖。
圖20是表示本發(fā)明實施例5的動作的時間圖。
圖21是表示本發(fā)明實施例5的結(jié)構(gòu)的圖。
圖22是表示現(xiàn)有的時鐘控制電路的結(jié)構(gòu)的一例的圖。
其中1—時鐘；2—分頻器；3—多相時鐘；4a—時間差分割電路；4b—多重化電路；5—多相時鐘倍增電路；6—周期檢測電路；7—控制信號；8—時鐘合成電路；10—時間平均化電路；11—時鐘；12—緩沖電路；13—時鐘；14—分頻電路；15—倍增電路；16—合成電路；17—可變延遲線；18—相位比較電路；100—帶分頻功能的時間平均化電路；101—分頻電路；110—時間差平均化電路；102—時間平均化電路；111、114—時鐘傳輸路徑；112—緩沖電路；113—緩沖電路；201—1/4分頻器；202—4相時鐘倍增電路；203—時鐘合成電路；204—周期檢測電路；208～215—時間差分割電路；216～223—脈沖修正電路；224～227—多重化電路。
實施方式下面，說明本發(fā)明的實施方式。本發(fā)明在其理想的一種實施方式中，如圖1所示，具有將把輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路111上的第1位置(A、B、C、D)和與往路111的上述第1位置(A、B、C、D)對應(yīng)的返路112上的第2位置(H、G、F、E)的時鐘作為輸入并將這些時鐘的時間差求平均而輸出的時間平均化電路(101、102、103、104)。第1位置的上述時鐘傳輸路徑的折返點(113)的延遲時間和上述時鐘傳輸路徑的折返點(113)與上述第2位置間的延遲時間分別相互相等。
在本發(fā)明的一種實施方式中，作為時間平均化電路，對于輸入2個時鐘的第1、第2輸入端，在同時輸入上述2個時鐘中快速遷移的一方的時鐘時，將輸出信號以把與均等地將上述2個時鐘的時間差(T)均等地2等分的時間(T/2)相當?shù)难舆t時間與輸出信號輸出之前的延遲時間(Cons)相加后的延遲時間而輸出，即，本發(fā)明不使用PLL或DLL，作為時間平均化電路，采用根據(jù)輸入的2個時鐘中快速遷移的一方的時鐘將內(nèi)部節(jié)點充電或放電、然后根據(jù)比上述時鐘落后全體的其他時鐘和上述時鐘將上述內(nèi)部節(jié)點充電或放電的結(jié)構(gòu)，并且采用具有上述內(nèi)部節(jié)點與輸入端連接的在上述內(nèi)部節(jié)點電壓超過或低于閾值電壓時就改變輸出邏輯值的反相型或正相型的緩沖電路的結(jié)構(gòu)。
本發(fā)明在其理想的一個實施方式中，如圖5所示，將輸入時鐘從時鐘傳輸路徑的一端輸入并分支為第1、第2路徑的往路(11A、11B)后在與上述一端相對的另一端側(cè)折返、而上述折返的第1、第2路徑的返路(11C、11D)分別沿第1、第2路徑的往路(11B、11A)設(shè)置，具有將上述第1路徑的往路(11A)上的第1位置(A、B)和與上述往路的上述位置對應(yīng)的上述第2路徑的返路(11D)的第2位置(H、G)的時鐘作為輸入并將這些時鐘的時間差求平均而輸出的時間平均化電路(101、102)和將第2路徑的往路(11B)上的第3位置(E、F)和與上述往路的上述位置對應(yīng)的上述第2路徑的返路(11C)的第4位置(D、C)的時鐘作為輸入并將這些時鐘的時間差求平均而輸出的時間平均化電路(104、103)。
本發(fā)明在其理想的一種實施方式中，如圖9所示，具有將輸入時鐘分頻的分頻電路(14)，并且具有將把用分頻電路(14)分頻后的時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置(A、B、C、D)和與上述往路的上述位置對應(yīng)的返路的第2位置(H、G、F、E)的時鐘作為輸入并將這些時鐘的時間差求平均而輸出的時間平均化電路(101、102、103、104)和分別將時間平均化電路(101、102、103、104)的輸出倍增的倍增電路(151、152、153、154)。
本發(fā)明在其理想的一個實施方式中，如圖16所示，具有將把輸入數(shù)從一端輸入而折返的時鐘傳輸路徑的往路(111)上的第1位置(A、B、C、D)和與上述往路的上述位置對應(yīng)的返路的第2位置(H、G、F、E)的2個時鐘作為輸入的帶分頻功能的時間平均化電路(10011002、1003、1004)和將分別從帶分頻功能的時間平均化電路(1001、1002、1003、1004)輸出的分頻輸出信號(L1～L4、K1～K4、J1～J4、I1～I4)合成為1個輸出信號的合成電路(161、162、163、164)。
帶分頻功能的時間平均化電路具有將2個時鐘分頻并輸出相位相互不同的多相的分頻時鐘的第1及第2分頻電路(1011、1012)、輸入第1及第2分頻電路(1011、1012)對應(yīng)的相位的2個分頻時鐘并輸出及時間差求平均后的信號的多個時間平均化電路(1021、1022、1023、1024)和將多個時間平均化電路(1021、1022、1023、1024)的輸出(L1、L2、L3、L4)合成為1個信號而輸出的合成電路(16)。
本發(fā)明在其理想的一種實施方式中，如圖19所示，具有將輸入時鐘分頻并輸出相位相互不同的多相的分頻時鐘的分頻電路(14A)、對于將從分頻電路(14A)輸出的多相的分頻時鐘從一端輸入而折返的多個時鐘傳輸路徑(11—1～11—4)將往路上的某一位置和與上述往路的上述位置對應(yīng)的返路的位置的2個時鐘作為輸入的多個時間平均化電路(4個TM)和將多個時間平均化電路(4個TM)的輸出合成為1個信號而輸出的合成電路(16)。
本發(fā)明在其理想的一種實施方式中，如圖21所示，具有將把輸入時鐘從一端輸入而折返的第1時鐘傳輸路徑(111)的往路上的第1位置(A、B、C、D)和與上述往路的上述位置對應(yīng)的返路的第2位置(H、G、F、E)的2個時鐘作為輸入的時間平均化電路(1101～1104)和將把從時間平均化電路(1101)輸出的時鐘從一端輸入而折返的第2時鐘傳輸路徑(1141)的往路上的某一位置和與上述往路的上述位置對應(yīng)的返路的位置的2個時鐘作為輸入的時間平均化電路(1201～1204)。
此外，還具有將把從時間平均化電路(1102)輸出的時鐘從一端輸入而折返的第2時鐘傳輸路徑(1142)的往路上的某一位置和與上述往路的上述位置對應(yīng)的返路的位置的2個時鐘作為輸入的時間平均化電路(1211～1214)、將把從時間平均化電路(1103)輸出的時鐘從一端輸入而折返的第2時鐘傳輸路徑(1143)的往路上的某一位置和與上述往路的上述位置對應(yīng)的返路的位置的2個時鐘作為輸入的時間平均化電路(1221～1224)和將把時間平均化電路(1104)輸出的時鐘從一端輸入而折返的第2時鐘傳輸路徑(1144)的往路上的某一位置和與上述往路的上述位置對應(yīng)的返路的位置的2個時鐘作為輸入的時間平均化電路(1231～1234)。這些時間平均化電路的輸出信號在半導體集成電路(或印刷電路板)的2維平面上，排列為例如網(wǎng)格狀。
下面，說明時間平均化電路的結(jié)構(gòu)。在本發(fā)明的一個實施方式中，作為將折返型的時鐘傳輸電路的往路和返路的2點的時鐘作為輸入的時間平均化電路，如圖3所示，具有在第1電源(VCC)與牛鼻節(jié)點(N1)間并聯(lián)連接的在第1輸入(IN1)和第2輸入(IN2)分別為第1值時導通而為第2值截止的第1及第2開關(guān)元件(MP1、MP2)、連接在內(nèi)部節(jié)點(N1)與第2電源(GND)之間的將以上述第1輸入信號和上述第2輸入信號作為輸入的邏輯電路(NOR1)的輸出輸入控制端子并在上述第1輸入信號和上述第2輸入信號為上述第2值時成為導通狀態(tài)的第3開關(guān)元件(MN1)、連接在內(nèi)部節(jié)點(N1)與第2電源(GND)之間的電容(C)和根據(jù)內(nèi)部節(jié)點(N1)的電位和閾值的大小決定輸出邏輯值的緩沖電路(BUF)。
在本發(fā)明的一種實施方式中，作為時間平均化電路，如圖6所示，具有在第1電源(VCC)與內(nèi)部節(jié)點(N52)之間串聯(lián)連接的第1輸入信號(IN1)輸入控制端子并在第1輸入信號(IN1)為第1值時截止的多個第1開關(guān)元件(MP51、MP52)、在內(nèi)部節(jié)點(N52)與第2電源(GND)之間串聯(lián)連接的第1輸入信號(IN1)輸入控制端子并在上述第1輸入信號(IN1)為第1值導通的多個第2開關(guān)元件(MN51、MN52)、在第1電源與上述內(nèi)部節(jié)點(N52)之間串聯(lián)連接的上述第1輸入信號(IN1)輸入控制端子并在上述第1輸入信號(IN1)為第1值時截止的第3開關(guān)元件(MP53)、第2輸入信號(IN2)輸入控制端子并在上述第2輸入信號(IN2)為第1值時截止的第4開關(guān)元件(MP54)、在內(nèi)部節(jié)點(N52)與第2電源之間串聯(lián)連接的上述第1輸入信號(IN1)輸入控制端子并在上述第1輸入信號為第1值時導通的第5開關(guān)元件(MN54)和上述第2輸入信號輸入控制端子并在上述第2輸入信號為第1值時導通的第6開關(guān)元件(MN53)以及根據(jù)內(nèi)部節(jié)點(N52)的電位和閾值的大小決定輸出邏輯值的反相電路(INV51)。上述第2輸入信號輸入控制端子的開關(guān)元件(MP55、MP56)與上述第1電源連接，上述第2輸入信號輸入控制端子的開關(guān)元件(MN55、MN56)與上述第2電源側(cè)連接，將成為上述第1及第2輸入信號的負載的開關(guān)元件采用相同的個數(shù)。
在本發(fā)明的一種實施方式中，作為時間平均化電路，如圖7所示，具有連接在第1電源(VCC)與第1內(nèi)部節(jié)點(N71)之間的第1開關(guān)元件(MP61)、從輸入端輸入第1及第2輸入信號(IN1、IN2)而輸出端與第1開關(guān)元件(MP61)的控制端子連接的并在上述第1及第2輸入信號都為第1值時使上述第1開關(guān)元件導通的第1邏輯電路(NAND61)、在上述第1內(nèi)部節(jié)點(N71)與第2電源(GND)之間串聯(lián)連接的并在上述第1輸入信號為第1/第2值時截止/導通的第2開關(guān)元件(MN61)、輸出信號(OUT)的值為上述第1/第2值時導通/截止的第3開關(guān)元件(MN62)、在第1內(nèi)部節(jié)點(N71)與上述第2電源之間串聯(lián)連接的并在上述第2輸入信號為第1/第2值時截止/導通的第4開關(guān)元件(MN63)和輸出信號(OUT)的值為第1/第2值時導通/截止的第5開關(guān)元件(MN64)，此外還具有連接在第1電源與第3內(nèi)部節(jié)點(N73)之間的將上述第1內(nèi)部節(jié)點(N71)與控制端子連接的第6開關(guān)元件(MP66)。
另外，還具有連接在第2電源(GND)與第2內(nèi)部節(jié)點(N72)之間的第7開關(guān)元件(MN65)、輸入第1及第2輸入信號(IN1、IN2)而輸出端與第7開關(guān)元件(MN65)的控制端子連接的并在上述第1及第2輸入信號(IN1、IN2)都為第2值時使上述第7開關(guān)元件(MN65)導通的第2邏輯電路(NOR61)、連接在第2內(nèi)部節(jié)點(N72)與第1電源(VCC)之間的并在上述第1輸入信號為第1/第2值時導通/截止的第8開關(guān)元件(MP64)、在輸出信號(OUT)的值為上述第1/第2值時截止/導通的第9開關(guān)元件(MP62)、連接在上述第2內(nèi)部節(jié)點(N72)與第1電源(VCC)之間的并在上述第2輸入信號為第1/第2值時導通/截止的第10開關(guān)元件(MP65)、在輸出信號(OUT)的值為上述第1/第2值時截止/導通的第11開關(guān)元件和連接在上述第2電源與上述第3內(nèi)部節(jié)點之間的將上述第2內(nèi)部節(jié)點與控制端子連接的第12開關(guān)元件(MP63)以及將上述第3內(nèi)部節(jié)點與輸入端連接并根據(jù)上述第3內(nèi)部節(jié)點的電位和閾值的大小決定輸出邏輯值的反相電路(INV65)，輸出信號從上述反相電路的輸出端輸出。此外，還具有根據(jù)上述第1及第2輸入信號(IN1、IN2)控制由上述第3開關(guān)元件(MN65)與上述第5開關(guān)元件(MN64)構(gòu)成的第1開關(guān)元件對和由上述第9開關(guān)元件(MP62)與上述第11開關(guān)元件(MP63)構(gòu)成的第2開關(guān)元件對的通/斷的電路單元。
作為上述電路單元，具有例如生成由上述第1及第2輸入信號(IN1、IN2)規(guī)定的輸出信號的正相信號的緩沖電路(INV67、INV66)，緩沖電路的輸出與上述第3開關(guān)元件(MN65)、上述第5開關(guān)元件(MN64)、上述第9開關(guān)元件(MP62)及上述第11開關(guān)元件(MP63)的控制端子共同連接。
在本發(fā)明的一種實施方式中，作為將折返型的時鐘傳輸路徑的往路和返路的2點的時鐘作為輸入的時間平均化電路，如圖8所示，具有連接在第1電源與第1內(nèi)部節(jié)點(N81)之間的第1開關(guān)元件(MP71)、從輸入端輸入第1及第2輸入信號(IN1、IN2)而輸出端與上述第1開關(guān)元件的控制端子連接的并在上述第1及第2輸入信號都為第1值時使上述第1開關(guān)元件(MP71)導通的第1邏輯電路(NAND71)和連接在第1內(nèi)部節(jié)點(N81)與第2電源之間的第2、第3開關(guān)元件(MN71、MN72)，第2開關(guān)元件(MN71)并上述第1輸入信號(IN1)為第1值/第2值時截止/導通，另外，還具有連接在第1內(nèi)部節(jié)點(N81)與上述第2電源之間的第4、第5開關(guān)元件(MN73、MN74)，第4開關(guān)元件(MN73)在上述第2輸入信號為第1/第2值截止/導通。此外，還具有連接在第1電源與第3內(nèi)部節(jié)點(N83)之間的將上述第1內(nèi)部節(jié)點(N81)與控制端子連接的第6開關(guān)元件(MP76)。
此外，還具有連接在第2電源(GND)與第2內(nèi)部節(jié)點(N82)之間的第7開關(guān)元件(MN75)、輸入上述第1及第2輸入信號(IN1、IN2)而輸出端與上述第7開關(guān)元件(MN75)的控制端子連接的并在上述第1及第2輸入信號都為第2值時使第7開關(guān)元件(MN75)導通的第2邏輯電路(NOR71)和連接在第2內(nèi)部節(jié)點(N82)與第1電源之間的第2開關(guān)元件及第9開關(guān)元件(MP74、MP72)，上述第8開關(guān)元件(MP74)在第1輸入信號(IN1)為第1/第2值時導通/截止，另外，還具有連接在第2內(nèi)部節(jié)點(N82)與上述第1電源之間的第10開關(guān)元件及第11開關(guān)元件(MP75、MP73)，上述第10開關(guān)元件(MP75)在上述第2輸入信號為第1/第2值時導通/截止，此外，還具有連接在上述第2電源與上述第3內(nèi)部節(jié)點(N83)之間的將上述第2內(nèi)部節(jié)點與控制端子連接的第12開關(guān)元件(MN76)和將上述第3內(nèi)部節(jié)點與輸入端連接并根據(jù)上述第3內(nèi)部節(jié)點(N83)的電位和閾值的大小決定輸出邏輯值的反相電路(INV75)。
第1邏輯電路(NAND71)的輸出與第9開關(guān)元件及第11開關(guān)元件(MP72、MP73)的控制端子共同連接，第2邏輯電路(NOR71)的輸出與第3開關(guān)元件及第5開關(guān)元件(MN72、MN73)的控制端子共同連接。
在本發(fā)明的一種實施方式中，作為將時間平均化電路(101、102、103、104)的輸出時鐘倍增的倍增電路(151、152、153、154)，例如，如圖11所示，具有將時鐘分頻而生成多相時鐘的分頻器(2)、檢測時鐘的周期的周期檢測電路(6)、將分頻器(2)的時鐘輸出作為輸入而生成將上述時鐘倍增的多相時鐘的多相時鐘倍增電路(5)和時鐘合成電路(8)，上述多相時鐘倍增電路具有輸出將2個輸入的時間差分割后的信號的多個時間差分割電路(4a)和使2個時間差分割電路的輸出疊加的多個多重化電路(4b)，上述多個時間差分割電路進而具有將相同相的時鐘作為輸入的時間差分割電路和將相鄰相的2個時鐘作為輸入的時間差分割電路。
在本發(fā)明的一種實施方式中，如圖13所示，上述多相時鐘倍增電路具有輸入n相的時鐘(第1～第n時鐘)而輸出將2個輸入的時間差分割后的信號的2n個時間差分割電路，第2I—1個(1≤I≤n)時間差分割電路(208、210、212、214)作為上述2個輸入而將第1個相同時鐘作為輸入，第2I個(1≤I≤n)時間差分割電路(209、211、213、215)將第I個時鐘和第(I＋1 mod n)個(I＋1 mod n是用n除I＋1的余數(shù)(以n為除數(shù)的運算))時鐘作為輸入，此外，還具有將第J個(1≤J≤2 n)時間差分割電路的輸出和第(J＋2 mod n)個(J＋2 mod n是用n除J＋2的余數(shù))時間差分割電路的輸出作為輸入的2n個脈沖寬度修正電路(216～223)和將第K個(1≤K≤n)脈沖寬度修正電路的輸出和第(K＋n)個脈沖寬度修正電路的輸出作為輸入的n個多重化電路(224～227)。
在本發(fā)明的一種實施方式中，如圖15所示，時間差分割電路具有將第1及第2輸入信號作為輸入并在第1及第2輸入信號為第1值時將內(nèi)部節(jié)點設(shè)定為第1電源的電位的邏輯電路(NOR14)和根據(jù)作為上述邏輯電路的輸出的內(nèi)部節(jié)點的電位和閾值的大小改變輸出邏輯值的緩沖電路或反相電路(INV15)，多條串聯(lián)連接在上述內(nèi)部節(jié)點與第2電源之間的開關(guān)元件和電容相互并聯(lián)連接(MN51和CAP51、MN52和CAP52、MN53和CAP53)，由輸入到上述開關(guān)元件的控制端子上的周期控制信號決定附加到上述內(nèi)部節(jié)點上的電容。
在半導體集成電路裝置中具有本發(fā)明實施例的時鐘控制電路，通過將時鐘供給時鐘同步型電路，可以供給經(jīng)過時鐘傳輸路徑后相位整齊的時鐘。
實施例下面，參照


本發(fā)明的實施例。
圖1是表示本發(fā)明的一個實施例的結(jié)構(gòu)的圖。如圖1所示，在本發(fā)明的一個實施例中，通過使時鐘傳輸路徑折返而取該往返的路徑的中間的時間，在調(diào)整時鐘路徑內(nèi)的延遲的電路中，具有將時鐘信號的各脈沖間的時間差求平均的時間平均化電路。
在時鐘傳輸路徑的往路111上，取從A點到折返點113的延遲時間a、從B點到折返點113的延遲時間b、從C點到折返點113的延遲時間c、從D點到折返點113的延遲時間d，在時鐘傳輸路徑的返路112上，取從E點到折返點113的延遲時間d、從F點到折返點113的延遲時間c、從G點到折返點113的延遲時間b、從H點到折返點113的延遲時間a。
從輸入緩沖器12輸入時鐘傳輸路徑的往路111的時鐘在折返點113折返，在返路112上傳輸，A點和H點的2個時鐘信號輸入時間平均化電路101，輸出2個時間差的平均的延遲時間的輸出信號L；B點和G點的2個時鐘信號輸入時間平均化電路102，輸出2個時間差的平均的延遲時間的輸出信號K；C點和F點的2個時鐘信號輸入時間平均化電路103，輸出2個時間差的平均的延遲時間的輸出信號J；D點和E點的2個時鐘信號輸入時間平均化電路104，輸出2個時間差的平均的延遲時間的輸出信號I。
圖2是表示圖1所示的本發(fā)明的一個實施例的基本動作的時間圖。如圖1所示，時鐘傳輸路徑折返地配置，往路的路徑111的各點A、B、C、D和返路的路徑112的各點E、F、G、H分別相鄰的時鐘輸出輸入時間平均化電路101～104，在具有2個時鐘的時間差的中間值的成分的時刻從時間平均化電路101～104輸出。
各相鄰點A—H、B—G、C—F、D—E的時間差(2a、2b、2c、2d)的中間值恰好與折返點113的時間相等，所以，各時間平均化電路1的輸出時刻就是I、J、K、L相等的時刻的輸出。
即，在圖2中，時間平均化電路101的輸出L的前沿的時刻相對于點A的時鐘的前沿，相鄰點A—H的時間差(2a)的平均值為(一定延遲時間Cons)＋(2a/2)＝Cons＋a。一定延遲時間Cons是時間平均化電路101～104等固有的傳輸延遲時間。更詳細而言，一定延遲時間Cons就是從將同一信號輸入時間平均化電路的2個輸入到輸出信號輸出為止的傳輸延遲時間。
從相鄰點B—G輸入時鐘的時間平均化電路102的輸出K在(一定延遲時間Cons)＋(2b/2)與到相鄰點B為止的延遲時間(a－b)相加的延遲時間后上升，從A點的時鐘的前沿時刻開始到Cons＋a后上升。時間平均化電路103的輸出J、時間平均化電路104的輸出I也從A點的時鐘的前沿時刻開始到Cons＋a后上升，從而信號I、J、K、L的前沿時刻一致。
圖3和圖4是用于說明本發(fā)明的一個實施例的時間平均化電路10的原理的圖。時間平均化電路是在輸出與按指定比a將輸入的2個信號的時間差進行內(nèi)分的延遲時間對應(yīng)的輸出信號的時間差分割電路(也稱為「內(nèi)插器」)中將內(nèi)分比a取為0.5、將時間差均等地分割而輸出的電路。圖1所示的時間平均化電路由時間差分割電路構(gòu)成。
如圖3(a)所示，時間差分割電路(TMD)由分別將輸入信號IN1及IN2反相而輸出的反相器INV1及INV2、源極與電源VCC連接而柵極與反相器INV1及INV2的輸出連接并且漏極與內(nèi)部節(jié)點N1連接的P溝道MOS晶體管MP1及MP2、將內(nèi)部節(jié)點N1與輸入端連接的并在內(nèi)部節(jié)點N1的電位超過或低于閾值電壓時就改變其輸出漏極值的緩沖電路BUF、將輸入信號IN1及IN2作為輸入并輸出NOR運算結(jié)果的NOR電路NOR1、漏極與內(nèi)部節(jié)點N1連接而源極與地電位GND連接并且柵極與NOR電路NOR1的輸出端連接的N溝道MOS晶體管MN1和連接在內(nèi)部節(jié)點N31與地之間的電容器C構(gòu)成。
這里，時間差分割電路(TMD)示于圖3(b)所示的框圖。如前所述，時間平均化電路將時間差分割電路的內(nèi)分比取為0.5，輸出與將輸入信號的時間差求平均后的延遲時間對應(yīng)的輸出信號。
如圖4(c)所示，在3個時間差分割電路(TMD)中，同一輸入信號IN1輸入其2個輸入端，而輸出輸出信號OUT1，輸入信號IN1及IN2輸入第2時間差分割電路(TMD)，而輸出輸出信號OUT2，同一輸入信號IN2輸入第3時間差分割電路(TMD)的2個輸入端，而輸出輸出信號OUT3。其中，輸入輸入信號IN1及IN2而輸出輸出信號OUT2的第2時間差分割電路(TMD)與圖3(a)的結(jié)構(gòu)對應(yīng)。對于具有圖4(c)所示的第1～第3時間差分割電路(TMD)的電路結(jié)構(gòu)，可以參照例如圖13(a)所示的結(jié)構(gòu)。
如圖4(d)所示，在輸入信號IN1與輸入信號IN2之間有時間差(T)，第1時間差分割電路(TMD)輸出延遲時間t1的輸出信號OUT1，第3時間差分割電路(TMD)輸出延遲時間t3的輸出信號OUT3，第2時間差分割電路(TMD)輸出延遲時間t2的輸出信號OUT2，延遲時間t2為將延遲時間t1和t3分割(內(nèi)分)后的值。
再參照圖3(a)，在輸入信號IN1及IN2為低電平時，NOR電路NOR1的輸出成為高電平，N溝道MOS晶體管MN1導通，節(jié)點N1的電位成為地電位，緩沖電路BUF的輸出成為低電平。
設(shè)緩沖電路BUF的輸出反相為高電平的閾值電壓為V時，在圖3(a)中，同一輸入信號IN1輸入2個輸入端子IN1及IN2時，在輸入信號IN1的前沿時刻，反相器INV1及INV2的輸出成為低電平，P溝道MOS晶體管MP1及MP2打破導通，N溝道MOS晶體管MN1截止，由漏極電流i1及i2向節(jié)點N1充電，設(shè)達到緩沖電路BUF的閾值為止充電所需要的節(jié)點N1的電荷為CV(C是電容量值，V是電壓)時，則有t1＝CV/(i1＋i2)在圖3(a)中，在輸入信號IN1及IN2(從輸入信號IN1開始延遲時間T后上升)輸入2個輸入端子IN1及IN2時(圖4(c))，在輸入信號IN1的前沿時刻，反相器INV1的輸出出去低電平，僅P溝道MOS晶體管MP1導通，N溝道MOS晶體管MN1截止，由漏極電流i1向節(jié)點N1充電時間T，(節(jié)點N1的電荷i1T)，然后，在輸入信號IN2的前沿時刻，反相器INV2的輸出成為低電平，P溝道MOS晶體管MP1和P溝道MOS晶體管MP2都成為導通狀態(tài)，N溝道MOS晶體管MN1截止，由漏極電流i1＋i2向節(jié)點N1充電，設(shè)達到緩沖電路BUF的閾值為止充電所需要的節(jié)點N1的電荷為CV(C是電容量值，V是電壓)時，則有t2＝T＋(CV－i1T)/(i1＋i2)＝T＋CV/(i1＋i2)－i1T/(i1＋i2)＝T(i2/(i1＋i2))＋t1在P溝道MOS晶體管MP1及MP2的漏極電流i1、i2相等時，則有t2＝(1/2)T＋t1另外，在圖3(a)中，在同一輸入信號IN2(從輸入信號IN1開始延遲時間T)輸入2個輸入端子IN1及IN2時，則有t3＝T＋CV/(i1＋i2)
這樣，通過首先由輸入輸入信號IN1的P溝道MOS晶體管MP1在時間T(2個時鐘時鐘的時間差)期間向圖3(a)所示的時間差分割電路的內(nèi)部節(jié)點N1的電容C充電，然后與輸入輸入信號IN2的P溝道MOS晶體管MP2一起2個P溝道MOS晶體管進行充電，與從開始輸入同一輸入信號IN1后由2個P溝道MOS晶體管MP1及MP2進行充電的情況相比，從時間t1開始發(fā)生T/2的時間差(輸入信號IN1與IN2的時間差T的平均值)。
因此，將該時間差分割電路稱為「時間平均化電路」。
按照本發(fā)明，不使用PLL電路或DLL電路，就可以將時鐘路徑11上的延遲時間差抑制小。
在時間平均化電路中，將先遷移的時鐘與后遷移的時鐘的時間差分割為1/2而輸出將時間差求平均后的信號時，可以通過使圖3(a)的P溝道MOS晶體管MP1、MP2的導通電流(漏極電流)i1、i2相等而實現(xiàn)。這時，通過將圖3(a)的P溝道MOS晶體管MP1、MP2的導通電流(漏極電流)i1、i2之比設(shè)定為例如m∶1(M＞1)等，可以得到將按任意的內(nèi)分比分割2個時鐘的時間差的時間作為延遲時間的輸出信號。在本發(fā)明中，作為輸入時鐘傳輸路徑的往路和返路的2點的2個時鐘的時間平均化電路，也可以使用這樣的時間差分割電路。這樣，就可以和往路的第1位置與折返點間的延遲時間和折返點與返路的第2位置間的延遲時間不相等的情況等對應(yīng)，從而可以使從時間差分割電路輸出的各時鐘的相位一致。
圖5是表示本發(fā)明實施例2的結(jié)構(gòu)的圖。在本發(fā)明的實施例2中，時鐘路徑11采用圓形的配置，使折返點與時鐘通路的往路的始點相等。輸入緩沖器12的輸出在時鐘傳輸路徑中分支，分支為A、B、C、D的路徑和E、F、G、H的路徑，成為相鄰點的A點和H點的2各時鐘信號輸入時間平均化電路101，輸出2個時間差的平均的延遲時間的輸出信號L，B點和G點的2個時鐘信號輸入時間平均化電路102，輸出2個時間差的平均的延遲時間的輸出信號K，C點和F點的2個時鐘信號輸入時間平均化電路103，率2個時間差的平均的延遲時間的J，D點和E點的2個時鐘信號輸入時間平均化電路104，輸出2個時間差的平均的延遲時間的輸出信號I。圖5中，2個分支路徑在折返點相互交叉，不交叉處，將2個分支路徑相互平行(反平行)延伸，也能達到同樣的效果。但是，圖5所示的方式是關(guān)于時鐘通路的輸入點(分支點)與交叉點連接線，具有可對稱構(gòu)成的優(yōu)點。
在參照圖1說明的上述實施例(實施例1)中，基本上是沿在1個軸方向延伸的時鐘傳輸路徑的往返路111、112配置多個時間平均化電路101～104，但是，在本發(fā)明的實施例2中，是沿相互分離地相對配置的時鐘傳輸路徑的往返路11A、11D和往返路11B、11C的周邊設(shè)置多個時間平均化電路101～104，從而擴大了在芯片內(nèi)可以配置時間平均化電路的區(qū)域。
在本發(fā)明的實施例2中，作為時間平均化電路10，可以使用例如以下說明的圖6、圖7、圖8的結(jié)構(gòu)。圖6～圖8所示的任一時間平均化電路的結(jié)構(gòu)都是求時鐘信號的前沿和后沿的時間的平均的結(jié)構(gòu)。另一方面，圖3(a)所示的時間平均化電路采用輸出由將2個時鐘信號的前沿的時間差均等地分割的延遲時間所規(guī)定的前沿信號的結(jié)構(gòu)。圖6～圖8所示的任一時間平均化電路也非常適合于向使用時鐘信號的前沿和后沿而動作的電路供給時鐘的結(jié)構(gòu)。
下面，說明圖6所示的時間平均化電路。
如圖6所示，具有源極與電源VCC連接的P溝道MOS晶體管MP51、源極與P溝道MOS晶體管MP51的漏極連接的P溝道MOS晶體管MP52、漏極與P溝道MOS晶體管MP52的漏極連接的N溝道MOS晶體管MN51和漏極與N溝道MOS晶體管MN51的源極連接而源極與地電位連接的N溝道MOS晶體管MN52，P溝道MOS晶體管MP51及MP52和N溝道MOS晶體管MN51及MN52的柵極共同與輸入端子IN1連接。
此外，還具有源極與電源VCC連接的P溝道MOS晶體管MP53、源極與P溝道MOS晶體管MP53的漏極連接的P溝道MOS晶體管MP54、漏極與P溝道MOS晶體管MP54的漏極連接的N溝道MOS晶體管MN53和漏極與N溝道MOS晶體管MN53的源極連接而源極與地連接的N溝道MOS晶體管MN54，P溝道MOS晶體管MP53和N溝道MOS晶體管MN54的柵極共同與輸入端子IN1連接，P溝道MOS晶體管MP54和N溝道MOS晶體管MN53的柵極共同與輸入端子IN2連接。
此外，還具有源極與電源VCC連接的P溝道MOS晶體管MP55、源極與P溝道MOS晶體管MP55的漏極連接而漏極與電源VCC連接的P溝道MOS晶體管MP56、源極與地連接的N溝道MOS晶體管MN56和源極與N溝道MOS晶體管MN56的漏極連接而漏極與地連接的N溝道MOS晶體管MN56，P溝道MOS晶體管MP55和P溝道MOS晶體管MP56的柵極共同與輸入端子IN2連接，N溝道MOS晶體管MN55和N溝道MOS晶體管MN56的柵極也與輸入端子IN2連接。
P溝道MOS晶體管MP52與N溝道MOS晶體管MN51的連接點與反相器INV51的輸入端連接，P溝道MOS晶體管MP54與N溝道MOS晶體管MN53的連接點與反相器INV51的輸入端連接，反相器INV51的輸出端與輸出端子OUT連接。
柵極與輸入端子IN2連接的P溝道MOS晶體管MP55及MP56和N溝道MOS晶體管MN55及MN56是為了使輸入信號IN1與輸入信號IN2的負載相同而設(shè)置的電路。
下面，說明圖6所示的時間平均化電路的動作。在輸入信號IN1從低電平上升為高電平時，節(jié)點N51的電荷從成為導通狀態(tài)的N溝道MOS晶體管MN51及MN52的通路放電，在延遲時間T的輸入信號IN2從低電平上升為高電平時，節(jié)點N51的電荷通過2個路徑的N溝道MOS晶體管(N溝道MOS晶體管MN51及MN52和N溝道MOS晶體管MN53及MN54)放電，如前所述，作為輸出信號，輸出與將輸入信號IN1和IN2的時間差T求平均的延遲時間對應(yīng)的前沿信號。
在輸入信號IN1從高電平降低為低電平時，節(jié)點N51的電荷從成為導通狀態(tài)的P溝道MOS晶體管MP51和MP52的通路充電，在落后時間T的輸入信號IN2降低時，節(jié)點N51的電荷通過2個路徑的P溝道MOS晶體管(P溝道MOS晶體管MP51及MP52和P溝道MOS晶體管MP53及MP54)充電，輸出與將輸入信號IN1和IN2的時間差T求平均的延遲時間對應(yīng)的后沿信號。
在圖6所示的時間平均化電路中，時鐘IN1、IN2的輸入順序已預先決定，所以，根據(jù)時鐘路徑的配置，必須將信號先到達的點與必須先輸入的點(圖6的IN1)連接。
即，將圖6所示的時間平均化電路應(yīng)用于圖5的時間平均化電路101時，將信號先到達的A點作為輸入端IN1，將信號后到達的H點與輸入端子IN2連接。
這是因為，在圖6所示的電路結(jié)構(gòu)中充放電通路中由輸入信號IN1和輸入信號IN2進行通/斷控制的晶體管的數(shù)量不對稱的緣故。例如，在電源VCC與內(nèi)部節(jié)點N52間的電流通路(晶體管MP51和MP52、MP53和MP54)中，在輸入信號IN1的后沿導通的晶體管的個數(shù)為3個(MP51、MP52、MP53，其中，MP51、MP53起恒流源的功能)，與此相反，在輸入信號IN2的后沿導通的晶體管是1個(MP54)，對于輸入信號IN1和輸入信號IN2是非對稱結(jié)構(gòu)。圖6所示的電路結(jié)構(gòu)不像下面說明的圖7、圖8所示的時間平均化電路那樣具有恒流源晶體管的通/斷控制用的邏輯電路，從而可以減少該電路用的晶體管元件數(shù)。
圖7是表示本發(fā)明的時間平均化電路的其他實施例的結(jié)構(gòu)的圖。在圖7所示的時間平均化電路中，即使時鐘的輸入順序未預先決定也可以利用，此外，作為并聯(lián)的MOS晶體管，利用NAND、NOR的內(nèi)部晶體管。
如圖7所示，具有輸入輸入信號IN1及IN2的NAND電路61、分別輸入輸入信號IN1及IN2的反相器電路INV61及INV62、源極與電源VCC連接而柵極與NAND電路NAND61的輸出端連接的P溝道MOS晶體管MP61、漏極與P溝道MOS晶體管MP61的漏極連接而柵極與反相器INV61的輸出端連接的N溝道MOS晶體管MN61、漏極與N溝道MOS晶體管MN61的源極連接而源極與地連接的N溝道MOS晶體管MN62、漏極與P溝道MOS晶體管MP61的漏極連接而柵極與反相器INV62的輸出端連接的N溝道MOS晶體管MN63和漏極與N溝道MOS晶體管MN63的源極連接而源極與地連接并且柵極與N溝道MOS晶體管MN62的柵極連接的N溝道MOS晶體管MN64。
另外，還具有源極與電源VCC連接而柵極相互連接的P溝道MOS晶體管MP62及MP63、源極與P溝道MOS晶體管MP62及MP63的漏極連接而柵極與輸入輸入信號IN1及IN2的反相器INV64及INV63的輸出端連接的P溝道MOS晶體管MP64及MP65和漏極與P溝道MOS晶體管MP64及MP65的漏極連接而柵極與輸入輸入信號IN1及IN2的NOR電路NOR61的輸出端連接的N溝道MOS晶體管MN65，P溝道MOS晶體管MP62及MP63的柵極共同與N溝道MOS晶體管MN62及MN64的柵極連接。
P溝道MOS晶體管MP61的源極與電源連接而漏極與P溝道MOS晶體管MP66的柵極連接，P溝道MOS晶體管MP66的漏極與N溝道MOS晶體管MN66的漏極連接，N溝道MOS晶體管MN66的柵極與N溝道MOS晶體管MN65的漏極連接，源極與地連接。
P溝道MOS晶體管MN批評N溝道MOS晶體管MN66的連接點通過反相器INV65與輸出端子OUT連接，反相器INV65的輸出通過反相器INV66及反相器INV67與N溝道MOS晶體管MN61及MN64的共同柵極和P溝道MOS晶體管MP62及MP63的共同柵極連接。
下面，說明圖7所示的時間平均化電路的動作。
在圖7中，在輸入信號IN1及IN2由高電平向下降低電平時，NAND電路NAND61的輸出端從低電平向高電平轉(zhuǎn)移，P溝道MOS晶體管MP61截止，將反相器INV61及INV62的輸出作為柵極輸入的N溝道MOS晶體管MN61、MN63的一方導通，然后雙方都導通，這時，由于輸出電位OUT還是高電平(下降之前)，所以，輸出電位OUT通過反相器INV67及INV66傳遞到節(jié)點N74，從而節(jié)點N74成為高電平，將節(jié)點N74的電位作為柵極輸入的N溝道MOS晶體管MN62及MN64導通，于是，節(jié)點N71放電，節(jié)點N71的電位降低，P溝道MOS晶體管MP66導通，節(jié)點N73成為高電平，并通過反相器INV65輸出從高電平向低電平降低的信號。如前所述，輸出信號OUT具有與將輸入信號IN1與IN2的時間差求平均的延遲時間對應(yīng)的延遲時間。反相器INV65的輸出電位OUT通過反相器INV67及INV66傳遞到節(jié)點N74，在輸出電位OUT成為低電平時，N溝道MOS晶體管MN62及MN64截止，P溝道MOS晶體管MP62MP63導通。
另外，由于具有NAND電路NAND61、反相器INV61及INV62的邏輯電路，所以，不論輸入信號IN1和IN2的相位哪個超前，都是輸出將輸入信號IN1、IN2的時間差求平均的延遲時間(將輸入信號IN1、IN2中相位超前的一方的信號輸入時的輸出與將輸入信號IN1、IN2中相位落后的一方的信號輸入時的輸出間的平均的延遲時間)的信號。
在圖7中，在輸入信號IN1、IN2從低電平向高電平上升時，NOR電路NOR61的輸出端從高電平向低電平轉(zhuǎn)移，N溝道MOS晶體管MN65截止，將反相器INV63、INV64的輸出作為柵極輸入的P溝道MOS晶體管MP64、MP65的一方導通，然后雙方都導通，這時，由于輸出電位OUT還是低電平(上升之前)，所以，輸出電位OUT通過反相器INV67及INV66傳遞到節(jié)點N74，從而節(jié)點N74成為低電平，將節(jié)點N74作為柵極輸入的P溝道MOS晶體管MP62及MP63導通，于是，向節(jié)點N72充電，節(jié)點N72的電位上升，N溝道MOS晶體管MN66導通，節(jié)點N73成為低電平，并通過反相器INV65輸出從低電平向高電平上升的信號。如前所述，輸出信號OUT具有與將輸入信號IN1與IN2的時間差求平均的延遲時間對應(yīng)的延遲時間。反相器INV65的輸出電位OUT通過反相器INV67及INV66傳遞到節(jié)點N74，在輸出電位OUT成為高電平時，N溝道MOS晶體管MN62及MN64導通，P溝道MOS晶體管MP62及MP63截止。
由于具有NOR電路NOR61、反相器INV63及INV64邏輯電路，所以，不論輸入信號IN1、IN2的相位哪個超前，都輸出將輸入信號IN1、IN2的時間差求平均的延遲時間(將輸入信號IN1、IN2中相位超前的一方的信號輸入時的輸出與將輸入信號IN1、IN2中相位落后的一方的信號輸入時的輸出間的平均的延遲時間)的信號。
圖7所示的時間平均化電路根據(jù)輸出信號OUT的邏輯值得到控制起分別對內(nèi)部節(jié)點N71及N72進行充放電的恒流源的功能的N溝道MOS晶體管MN62及MN64和P溝道MOS晶體管MP62及MP63的通/斷的控制信號(柵極電壓)，但是，并不限于這樣的反饋結(jié)構(gòu)，只要是根據(jù)第1、第2輸入信號IN1及IN2設(shè)定為內(nèi)部節(jié)點N71放電時起恒流源的功能的N溝道MOS晶體管MN62及MN64導通而向內(nèi)部節(jié)點N72充電時起恒流源的功能的P溝道MOS晶體管MP62及MP63導通的結(jié)構(gòu)就行，可以進行各種變形。
圖8是表示圖7所示的時間平均化電路的變形例的一例的圖。如圖8所示，具有輸入輸入信號IN1及IN2的NAND電路NAND71、分別輸入輸入信號IN1及IN2的反相器INV71及INV72、源極與電源Vcc連接而柵極與NAND電路NAND71連接的P溝道MOS晶體管MP71、漏極與P溝道MOS晶體管MP71的漏極連接而柵極與反相器INV71的輸出端連接的N溝道MOS晶體管MN71、漏極與N溝道MOS晶體管MN71的源極連接而源極與地電位連接的N溝道MOS晶體管MN72、漏極與P溝道MOS晶體管MP71的漏極連接而柵極與反相器INV72的輸出端連接的N溝道MOS晶體管MN73和漏極與N溝道MOS晶體管MN73的源極連接而源極與地連接并且柵極與N溝道MOS晶體管MN72的柵極連接的N溝道MOS晶體管MN74。
另外，還具有源極與電源連接而柵極相互連接的P溝道MOS晶體管MP72及MP73、源極與P溝道MOS晶體管MP72及MP73的漏極連接而柵極分別與輸入輸入信號IN1及IN2的反相器INV74及INV73的輸出端連接的P溝道MOS晶體管MP74及MP75和漏極與P溝道MOS晶體管MP74及MP75的漏極連接而柵極與輸入輸入信號IN1及IN2的NOR電路NOR71的輸出端連接的N溝道MOS晶體管MN75，P溝道MOS晶體管MP72及MP74的柵極共同與N溝道MOS晶體管MN72及MN73的柵極連接。
P溝道MOS晶體管MP71的源極與電源連接而漏極與P溝道MOS晶體管MP76的柵極連接，P溝道MOS晶體管MP76的漏極與N溝道MOS晶體管MN76的漏極連接，N溝道MOS晶體管MN66的柵極與N溝道MOS晶體管MN65的漏極連接，源極與地連接。
P溝道MOS晶體管MP76與N溝道MOS晶體管MN76的連接點通過反相器INV75與輸出端子OUT連接。
下面，說明圖8所示的時間平均化電路的動作。
在圖8中，在輸入信號IN1、IN2從高電平向低電平降低時，NAND電路NAND71的輸出端從低電平向高電平轉(zhuǎn)移，P溝道MOS晶體管MP71截止，將反相器INV71及INV72的輸出作為柵極輸入的N溝道MOS晶體管MN71及MN73的一方導通，然后雙方都導通，節(jié)點N81放電，從而節(jié)點N81的電位下降，P溝道MOS晶體管MP76導通，節(jié)點N83成為高電平，并通過反相器INV75輸出從低電平向高電平上升的信號。如前所述，輸出信號OUT具有與將輸入信號IN1與IN2的時間差求平均的延遲時間對應(yīng)的延遲時間。
在圖8中，在輸入信號IN1及IN2從低電平向高電平上升時，NOR電路NOR71的輸出端從高電平向低電平轉(zhuǎn)移，N溝道MOS晶體管MN65截止，將反相器INV73及INV74的輸出作為柵極輸入的P溝道MOS晶體管MP74及MP75的一方導通，然后雙方都導通，向節(jié)點N82充電，從而節(jié)點N82的電位上升，N溝道MOS晶體管MN76導通，節(jié)點N83成為低電平，并通過反相器INV75輸出從高電平向低電平降低的信號。如前所述，輸出信號OUT具有與將輸入信號IN1及IN2的時間差求平均的延遲時間對應(yīng)的延遲時間。
下面，參照圖9～圖13說明本發(fā)明的實施例3。如圖9所示，本實施例是對時鐘傳輸路徑上的延遲量比時鐘的周期tCK長的情況可以應(yīng)用本發(fā)明。近來，由于半導體集成電路裝置的高功能化等，時鐘傳輸路徑的長度也增長了，另外，工作頻率也顯著的高速化。因此，在例如圖1所示的上述實施例的結(jié)構(gòu)中，作為一例，在位于距時鐘傳輸路徑的折返點113最遠的位置的時鐘傳輸路徑的往路111的A點和返路112的H點的延遲時間2a比時鐘周期tCK長時，在從第1及第2輸入端輸入A點和H點的時鐘的時間平均化電路101中，在輸入時鐘傳輸路徑的時鐘到達H點輸入第2輸入端之前，下一個時鐘循環(huán)的時鐘就輸入A點了，從而不能輸出所希望的平均值。本發(fā)明的實施例3在時鐘傳輸路徑上的延遲量比時鐘周期tCK長時可以實現(xiàn)所期望的動作。
如圖9所示，從輸入緩沖器12向時鐘傳輸路徑(往路111、折返點113、返路112)供給由分頻電路14分頻后的時鐘。
從輸入緩沖器12輸入的時鐘周期tCK的時鐘信號由分頻電路14進行分頻，輸入時鐘傳輸路徑11的時鐘在時鐘傳輸路徑中折返，A點和H點的2個時鐘信號輸入時間平均化電路101，2個時間差的平均的延遲時間的輸出信號L輸入倍增電路151，進行倍增，并輸出信號P，B點和G點的2個時鐘信號輸入時間平均化電路102，2個時間差的平均的延遲時間的輸出信號K輸入倍增電路152進行倍增，并輸出信號O，C點和F點的2個時鐘信號輸入時間平均化電路103，2個時間差的平均的延遲時間的輸出信號J輸入倍增電路153進行倍增，并輸出信號N，D點和E點的2個時鐘信號輸入時間平均化電路104，2個時間差的平均的延遲時間的輸出信號I輸入倍增電路154進行倍增，并輸出信號M。
圖10表示圖9所示的電路的時間圖。由分頻電路14將時鐘進行分頻，分頻后的時鐘供給時鐘傳輸路徑11，然后折返，成為雙向的時鐘傳輸線，使用時間平均化電路10求時鐘脈沖的時間的平均，由倍增電路15將時間平均化電路10的輸出倍增后而輸出。
在本發(fā)明中，倍增電路與時間平均化電路(時間差分割電路)組合而進行處理。該倍增電路15可以使用本發(fā)明者在特愿平09—157042號(特開平11—004148)、特愿平09—157028號(特開平11—004145)等中提案的結(jié)構(gòu)等。
在本實施例中，在時鐘傳輸路徑11上的延遲量比時鐘的周期tCK長時，不使用反饋系的電路，僅使用時間平均化電路就可以使時鐘傳輸路徑的延遲量一致。
下面，參照圖11～圖15說明構(gòu)成本發(fā)明的一個實施例的倍增電路15的結(jié)構(gòu)的一例。如圖11所示，該倍增電路先將時鐘進行分頻，通過將該分頻后的多相時鐘中連續(xù)的2相間的時間求平均后作為新的時鐘輸出，然后，將該時鐘輸出與未進行時間平均的輸出的時鐘組合，將相數(shù)加倍后，用合成這些進行時鐘倍增。
更詳細而言，如圖11所示，倍增電路15具有輸入時鐘1(在本發(fā)明的一個實施例中為時間差平均化電路的輸出)進行分頻并生成多相時鐘3的分頻器2、輸入分頻器2的輸出3的多相時鐘倍增電路5、由固定級數(shù)的環(huán)形振蕩器和計數(shù)器構(gòu)成的計數(shù)時鐘1的1周期中的環(huán)形振蕩器的振蕩次數(shù)并檢測時鐘1的周期的周期檢測電路6和將多相時鐘倍增電路5的輸出合成而生成倍增時鐘9的時鐘合成電路8。多相時鐘倍增電路5具有輸出將2個輸入信號的時間差(相位差)進行內(nèi)分(分割)后的信號的多個時間差分割電路4a和將2個時間差分割電路的輸出疊加的多個多重化電路4b。
多個時間差分割電路4a具有將同一相的時鐘作為輸入的時間差分割電路和將相鄰的2個時鐘作為輸入的時間差分割電路。周期檢測電路6輸出控制信號7，調(diào)整多相時鐘倍增電路5內(nèi)的時間差分割電路4a的負載電容，控制時鐘周期。
圖12是作為倍增電路15的一例表示生成4相時鐘的倍增電路的結(jié)構(gòu)的具體例的圖。如圖12所示，具有將輸入時鐘205進行4分頻而輸出4相時鐘Q1～Q4的1/4分頻器201、n級串聯(lián)連接的4相時鐘倍增電路2021～202n、時鐘合成電路203和周期檢測電路204。從最后一級4相時鐘倍增電路202n輸出2n倍增的4相時鐘Qn1～Qn4，由時鐘合成電路203進行合成，輸出倍增時鐘207。還有，4相時鐘倍增電路的級數(shù)n是任意的。
1/4分頻器201將輸入時鐘205進行1/4分頻，生成4相時鐘Q1、Q2、Q3、Q4，由該4相時鐘倍增電路2011將該時鐘Q1、Q2、Q3、Q4進行倍增，生成4相時鐘Q11、Q12、Q13、Q14，同樣，從4相時鐘倍增電路202n可以得到進行了2n倍增的4相時鐘Qn1、Qn2、Qn3、Qn4。
周期檢測電路204由固定級數(shù)的環(huán)形振蕩器和計數(shù)器構(gòu)成，由計數(shù)器計數(shù)在時鐘1的1周期中環(huán)形振蕩器的振蕩次數(shù)，并根據(jù)計數(shù)結(jié)果輸出控制信號206，調(diào)整4相時鐘倍增電路202內(nèi)的負載。由該周期檢測電路206消除在時鐘周期的動作范圍內(nèi)設(shè)備的特性偏差。
通過由圖12的4相時鐘倍增電路202將4相的時鐘倍增為8相并恢復為4相，便可連續(xù)地進行倍增。
圖13是表示圖12所示的4相時鐘倍增電路202n的結(jié)構(gòu)的一例的圖。圖12所示的4相時鐘倍增電路2021～202n都采用同一結(jié)構(gòu)。
如圖13(a)所示，4相時鐘倍增電路202n由8組時間差分割電路208～215、8個脈沖寬度修正電路216～223和4組多重化電路224～227構(gòu)成。圖13(b)是表示脈沖寬度修正電路的結(jié)構(gòu)的圖，由輸入反相器INV將第2輸入信號T23反相后的信號和第1輸入信號T21的NAND電路構(gòu)成。
圖13(c)是表示多重化電路的結(jié)構(gòu)的圖，由2輸入NAND電路構(gòu)成。
圖14是表示圖13所示的4相時鐘倍增電路202的定時動作的信號波形圖。時鐘T21的前沿由從時鐘Q(n－1)1的前沿開始時間差分割電路208的內(nèi)部延遲量的延遲決定，時鐘T22的前沿由時鐘Q(n－1)1的前沿和時鐘Q(n－1)2的前沿的時間在時間差分割電路209中的時間分割和牛鼻延遲量的延遲決定，時鐘T23的前沿由時鐘Q(n－1)1的前沿和時鐘Q(n－1)2的前沿的時間在時間差分割電路209中的時間分割和內(nèi)部延遲量的延遲決定，同樣，時鐘T26的前沿由時鐘Q(n－1)3的前沿和時鐘Q(n－1)4的前沿的時間在時間差分割電路213中的時間分割和內(nèi)部延遲量的延遲決定，時鐘T27的前沿由時鐘Q(n－1)4的前沿的時間在時間差分割電路214中的內(nèi)部延遲量的延遲決定，時鐘T28的前沿由時鐘Q(n－1)4的前沿和時鐘Q(n－1)1的前沿的時間在時間差分割電路215中的時間分割和內(nèi)部延遲量的延遲決定。
時鐘T21和T23輸入脈沖寬度修正電路216，由脈沖寬度修正電路216輸出具有由時鐘T21決定的后沿和由時鐘T23決定的前沿的脈沖P21。通過同樣的處理，生成脈沖P22～P28，從而時鐘P21～P28成為相位逐個偏移45度的占空比為25％的8相的脈沖群。時鐘P21和相位偏移180度的時鐘P25由多重化電路224疊加并反相，作為占空比為25％的時鐘Qn1而輸出。通過同樣的處理，生成時鐘Qn2～Qn4。時鐘Qn1～Qn4成為相位逐個偏移90度的占空比為50％的4相的脈沖群，時鐘Qn1～Qn4的周期在從時鐘Q(n－1)1～Q(n－1)4生成時鐘Qn1～Qn4的過程中，頻率倍增為2倍。
圖15(a)和圖15(b)分別是表示圖13所示的時間差分割電路208、209的結(jié)構(gòu)的一例的圖。這些電路采用相同的結(jié)構(gòu)，2個輸入端輸入同一信號或相鄰的2個信號。即，除了在時間差分割電路208中同一輸入時鐘Q(n－1)1輸入2輸入NOR電路NOR14而在時間差分割電路209中Q(n－1)1和Q(n－1)2輸入2輸入NOR電路NOR14以外，時間差分割電路是同一結(jié)構(gòu)。2輸入NOR電路NOR14由串聯(lián)連接在電源VCC與輸出端之間的將輸入信號IN1及IN2分別輸入柵極的2個P溝道MOS晶體管和并聯(lián)連接在輸出端與地之間的將輸入信號IN1及IN2分別輸入柵極的2個N溝道MOS晶體管構(gòu)成。
作為2輸入NOR電路NOR14的輸出節(jié)點的內(nèi)部節(jié)點N51(N61)與反相器INV15的輸入端連接，在內(nèi)部節(jié)點與地之間并聯(lián)連接將N溝道MOS晶體管MN51與電容CAP51串聯(lián)連接的電路、將N溝道MOS晶體管MN52與電容CAP52串聯(lián)連接的電路和將N溝道MOS晶體管MN53與電容CAP53串聯(lián)連接的電路，從周期檢測電路6輸出的控制信號7分別輸入各N溝道MOS晶體管MN51、MN52、MN53的柵極，控制它們的通/斷。N溝道MOS晶體管MN51、MN52、MN53的柵極寬度和電容CAP51、CAP52、CAP53，其尺寸比采用例如1∶2∶4，通過根據(jù)從周期檢測電路6輸出的控制信號7將與共同節(jié)點連接的負載調(diào)整為8階段來設(shè)定時鐘周期。
對于時間差分割電路208，在時鐘Q(n－1)1的前沿，節(jié)點N51的電荷通過NOR電路NOR14的N溝道MOS晶體管放電，在節(jié)點N51的電位達到反相器INV15的閾值時，作為反相器INV15的輸出的時鐘T21上升。設(shè)達到反相器INV15的閾值所需要放出的節(jié)點N51的電荷為CV(C是電容值，V是電壓)、NOR14的N溝道MOS晶體管的放電電流為I時，從時鐘Q(n－1)1的前沿開始，將CV的電荷量以電流值2I進行放電，結(jié)果，時間CV/2I就表示從時鐘Q(n－1)1的前沿到時鐘T21的前沿的時間差(傳輸延遲時間)。在時鐘Q(n－1)1為低電平時，2輸入NOR14的輸出側(cè)節(jié)點N51充電到高電平，從而反相器INV15的輸出時鐘T21成為低電平。
對于時間差分割電路209，從時鐘Q(n－1)1的前沿到時間tCKn(tCKn＝多相時鐘周期)后的期間，節(jié)點N61的電荷向NOR14放電，在經(jīng)過時間tCKn后，從時鐘Q(n－1)2的前沿開始，在節(jié)點N61的電位達到反相器INV15的閾值時，時鐘T22上升。設(shè)節(jié)點N61的電荷為CV、2輸入NOR14的N溝道MOS晶體管的放電電流為I時，從時鐘Q(n－1)1的前沿開始，在tCKn期間將CV的電荷量以I的電流放電，在其余的期間以2I電流放電，結(jié)果，時間tCKn＋(CV－tCKn·I)/2I＝CV/2I＋tCKn/2就表示從時鐘Q(n－1)1的前沿到時鐘T22的前沿的時間差。
即，時鐘T22與時鐘T21的前沿的時間差為tCKn/2。
在時鐘Q(n－1)1和Q(n－1)2都為低電平而2輸入NOR14的輸出側(cè)節(jié)點N61通過NOR14的P溝道MOS晶體管從電源充電到高電平時，時鐘T22上升。對于時鐘T22～T28也一樣，時鐘T21～T28的前沿的時間差分別為tCKn/2。
脈沖寬度修正電路216～223生成相位各偏移45度的占空比為25％的8相的脈沖群P21～P28。
多重化電路224～227生成相位各偏移90度的占空比為50％的4相的脈沖群Qn1～Qn4。
下面，參照圖16～圖18說明本發(fā)明的實施例4。在本實施例中，也將本發(fā)明應(yīng)用于在時鐘的路徑上的延遲量比時鐘的周期tCK長的情況。
如圖16所示，在本發(fā)明的實施例4中，首先將時鐘供給折返的雙向的時鐘傳輸路徑，在時鐘傳輸路徑的往路111和返路112的附近的各點(對)由帶分頻功能的時間平均化電路1001～1004將時鐘分頻，對該分頻后的時鐘使用時間平均化電路求時鐘脈沖的時間的平均，然后由合成電路161～164進行合成。輸入時鐘傳輸路徑11的時鐘在時鐘傳輸路徑中折返，A點和H點的2個時鐘信號輸入帶分頻功能的時間平均化電路1001，輸出分頻后的時鐘的2個時間差的平均的延遲時間的輸出信號L1～L4，L1～L4由合成電路161合成后輸出信號P，B點和G點的2個時鐘信號輸入帶分頻功能的時間平均化電路1002，輸出分頻后的時鐘的2個時間差的平均的延遲時間的輸出信號K1～K4，K1～K4由合成電路162合成后輸出信號O，C點和F點的2個時鐘信號輸入帶分頻功能的時間平均化電路1003，輸出分頻后的時鐘的2個時間差的平均的延遲時間的輸出信號J1～J4，J1～J4由合成電路163合成后輸出信號N，D點和E點的2個時鐘信號輸入帶分頻功能的時間平均化電路1004，輸出分頻后的時鐘的2個時間差的平均的延遲時間的輸出信號I1～I 4，I1～I4由合成電路164合成后輸出信號M。
圖17是表示圖16所示的帶分頻功能的時間平均化電路1001的結(jié)構(gòu)的圖。其他帶分頻功能的時間平均化電路1002～1004也采用相同的結(jié)構(gòu)。將由分頻電路1011將時鐘傳輸路徑11上的A點的時鐘分頻后的信號A1、A2、A3、A4供給時間平均化電路1021～1024，將由分頻電路1012將時鐘傳輸路徑11上的H點的時鐘分頻后的信號B1、B2、B3、B4供給時間平均化電路1021～1024，由時間平均化電路1021輸出A1與B1的時間差的中間值的信號L1，由時間平均化電路1022輸出A2與B2的時間差的中間值的信號L2，同樣，由時間平均化電路1023輸出A3與B3的時間差的中間值的信號L3，由時間平均化電路1024輸出A4與B4的時間差的中間值的信號L4，并由合成電路16將信號L1～L4合成而輸出信號P。
這樣，在本實施例中，由分頻電路1011及1012分別將時鐘傳輸路徑的往路111和返路112的各點的時鐘進行4分頻，生成4相時鐘，由合成電路16將由時間平均化電路對應(yīng)的2個分頻時鐘求時間差的平均后的4個信號合成為1個信號P，由于該合成電路16的輸出與倍增輸出是等價的，所以，對于分頻時鐘在路徑上的延遲量比時鐘的周期比長的情況不使用倍增電路而僅用帶分頻功能的時間平均化電路也可以使時鐘路徑的延遲量一致。采用不具有倍增電路的結(jié)構(gòu)的本實施例，比上述實施例3減小了電路規(guī)模。
圖18是表示本發(fā)明實施例4的動作的時間圖。
輸入A點及H點的信號的分頻電路1011及1012輸出進行了4分頻的信號A1～A4和B1～B4，時間平均化電路1021輸出將信號A1與B1的時間差求平均后的信號，合成后的輸出信號M～P的時間一致。
下面，參照圖19和圖20說明本發(fā)明的實施例5。在本實施例中，也是將本發(fā)明應(yīng)用于在時鐘傳輸路徑上的延遲量比時鐘的周期tCK長的情況。
如圖19所示，在本發(fā)明的實施例5中，由分頻電路14將輸入時鐘13分頻，并將從分頻電路14輸出的多相時鐘(4相時鐘)向多個時鐘配線11—1～11—4輸出。將與時鐘相數(shù)相等的時鐘配線分別折返成雙向的時鐘傳輸線，各相的配線的時鐘，使用時間平均化電路(TM)求時鐘脈沖的時間的平均，然后由合成電路16進行合成。
具有由分頻電路14進行了4分頻的時鐘信號輸入時鐘傳輸路徑11—1～11—4并折返傳輸并分別將同一時鐘傳輸路徑11—1～11—4的往路的點A1～A4與返路的點H1～H4配對作為輸入而輸出輸出信號L1～L4的4個時間平均化電路(TM)、將L1～L4合成并輸出信號P的合成電路161、分別將同一時鐘傳輸路徑11—1～11—4的往路的點B1～B4與返路的點G1～G4配對作為輸入而輸出輸出信號K1～K4的4個時間平均化電路(TM)、將K1～K4合成并輸出信號O的合成電路162、分別將同一時鐘傳輸路徑11—1～11—4的往路的點C1～C4與返路的點F1～F4配對作為輸入而輸出輸出信號J1～J4的4個時間平均化電路(TM)、將J1～J4合成并輸出信號N的合成電路163、分別將同一時鐘傳輸路徑11—1～11—4的往路的點D1～D4與返路的點E1～E4配對作為輸入而輸出輸出信號I1～I4的4個時間平均化電路(TM)、將I1～I4合成并輸出信號M的合成電路164。在本實施例中，輸出信號M～P的相位一致。
在本實施例中，和上述實施例4一樣，對于在時鐘傳輸路徑上的延遲量比時鐘的周期長的情況不使用倍增電路而僅用時間平均化電路就可以使時鐘路徑的延遲量一致。并且，在上述實施例4中，1個帶分頻功能的時間平均化電路具有2個分頻電路。在本實施例中，僅具有將輸入時鐘13進行分頻而供給4條時鐘傳輸路徑11—1～11—4的分頻電路14，使用比上述實施例4少的分頻電路就可以使時鐘路徑的延遲量一致。即，雖然時鐘傳輸路徑用的配線的條數(shù)增加，但是，與上述實施例相比，卻可以縮小電路規(guī)模。
下面，說明本發(fā)明的實施例6。圖21是表示本發(fā)明實施例6的結(jié)構(gòu)的圖。本發(fā)明的實施例6使用時間平均化電路(TM)，并將求時鐘脈沖的時間的平均的電路使用2層，采用將時鐘傳輸線供給網(wǎng)格狀的結(jié)構(gòu)。如圖21所示，首先，在芯片的一邊具有對傳輸輸入緩沖器112的時鐘的時鐘傳輸路徑111的往路和返路的指定點求時間的平均的時間平均化電路1101～1104，其次，將從該直線狀的時間一致的配線在垂直方向輸入將時間平均化電路1101～1104的輸出作為輸入的緩沖器1131～1134的輸出而求時鐘脈沖的時間的平均的電路平行地排列多個，并將輸出端與網(wǎng)格狀連接。
在本發(fā)明的實施例6中，在2維狀的半導體集成電路中，可以供給在整個芯片區(qū)域中時鐘的延遲量一致的時鐘信號。即，不論將同步電路等利用時鐘的電路配置在芯片圖面上的什么位置，在芯片整個區(qū)域中都可以向利用時鐘的電路供給時鐘的時間一致的時鐘信號。
本發(fā)明實施例6的時間平均化電路使用和實施例4相同的電路結(jié)構(gòu)，所以，可以很容易適用于時鐘路徑的延遲量比時鐘周期長的情況。
如上所述，按照本發(fā)明，在半導體集成電路裝置的內(nèi)部電路中，對于接收時鐘供給的利用時鐘的電路，可以在短時間內(nèi)使從時鐘供給電路供給的時鐘的相位一致，極適合于在大規(guī)模集成電路的時鐘同步控制中使用。另外，本發(fā)明不限于半導體集成電路裝置，也可以應(yīng)用于印刷電路板及各種裝置的時鐘控制。還有，在本發(fā)明中，按照附圖所示來說明的實施方式，包含其部分，可根據(jù)需要，互相取舍選擇，并且，也可使用組合相互2個以上的部分或?qū)嵤┓绞?。當然，限于本發(fā)明的范圍內(nèi)。
如上所述，按照本發(fā)明，在折返的雙向時鐘傳輸線中檢測配線延遲并消除時鐘傳輸線全體的延遲差的電路中，可以在短時間內(nèi)消除延遲差。
其理由在于，在本發(fā)明中，采用使用時間平均化電路使時間一致的結(jié)構(gòu)，不使用PLL或DLL，所以，解決了消除延遲差需要長的時鐘循環(huán)的問題。
按照本發(fā)明，可以抑制并減小電路規(guī)模的增大。
其理由在于，在本發(fā)明中，與設(shè)置多個相位比較器、延遲電路串等結(jié)構(gòu)的現(xiàn)有的裝置相反，不需要相位比較器和延遲電路串等。
權(quán)利要求
1.一種時鐘控制電路，其特征在于具有將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的返路上的第2位置的時鐘作為輸入而輸出與按指定的內(nèi)分比分割這2個時鐘的時間差的時間對應(yīng)的延遲時間的信號的時間差分割電路。
2.一種時鐘控制電路，其特征在于具有將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的返路上的第2位置的時鐘作為輸入而輸出與均等地分割這2個時鐘的時間差的時間對應(yīng)的延遲時間的信號的時間平均化電路。
3.一種時鐘控制電路，其特征在于(a)具有將輸入時鐘從一端輸入并折返的傳輸路徑，分支為第1、第2路徑的往路后在與所述一端相對的另一端側(cè)折返，所述折返的第1、第2路徑的返路分別沿所述第2、第1的路徑的往路配置的時鐘傳輸路徑，(b)具有輸入所述第1路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的所述第2路徑的返路的第2位置的時鐘而輸出與將這些時鐘的時間差均等地2分割的時間對應(yīng)的延遲時間的信號的時間平均化電路。
4.一種時鐘控制電路，其特征在于具有將輸入時鐘分頻的分頻電路、將從一端輸入由所述分頻電路分頻后的時鐘而折返的時鐘傳輸路徑的往路上的第1位置和由所述往路的所述第1位置對應(yīng)的返路的第2位置的時鐘作為輸入而輸出與將這些時鐘的時間差均等地分割的時間對應(yīng)的延遲時間的信號的時間平均化電路，和將所述時間平均化電路的輸出信號倍增而輸出的倍增電路。
5.一種時鐘控制電路，其特征在于具有分別將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置開始的第1時鐘和與所述往路的所述第1位置對應(yīng)的返路的第2位置開始的第2時鐘的2個時鐘分別分頻而生成相位相互不同的多相的分頻時鐘并輸出與將所述2個時鐘分頻后的時鐘信號中對應(yīng)的相位的分頻時鐘之間的時間差均等地分割的時間對應(yīng)的延遲時間的信號的帶分頻功能的時間平均化電路，和將所述帶分頻功能的時間平均化電路的多個輸出合成為1個信號而輸出的合成電路。
6.一種時鐘控制電路，其特征在于具有將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的返路的第2位置的2個時鐘作為輸入的帶分頻功能的時間平均化電路，和將所述帶分頻功能的時間平均化電路的分頻輸出合成為1個輸出信號的合成電路；所述帶分頻功能的時間平均化電路具有將2個時鐘分頻并輸出相位相互不同的多相的分頻時鐘的第1及第2分頻電路，和輸入所述第1及第2分頻電路對應(yīng)的相位的2個分頻時鐘并輸出與均等地分割時間差的時間對應(yīng)的延遲時間的信號的多個時間平均化電路，和將所述多個時間平均化電路的多個輸出合成為1個信號而輸出的合成電路。
7.一種時鐘控制電路，其特征在于具有將輸入時鐘分頻并輸出相位相互不同的多相的分頻時鐘的分頻電路，和從一端輸入從所述分頻電路輸出的多個分頻時鐘而折返的多個時鐘傳輸路徑；對于所述多個時鐘傳輸路徑輸入各時鐘傳輸路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的返路的第2位置的2個時鐘并輸出與將這2個時鐘的時間差均等地分割的時間對應(yīng)的延遲時間的信號的多個時間平均化電路，和將所述多個時間平均化電路的多個輸出合成為1個信號而輸出的合成電路。
8.一種時鐘控制電路，其特征在于具有輸入將輸入時鐘從一端輸入而折返的第1時鐘傳輸路徑的往路上的某一位置和與所述往路的所述位置對應(yīng)的返路的位置的2個時鐘并輸出與將這2個時鐘的時間差均等地分割的時間對應(yīng)的延遲時間的信號的時間平均化電路，從一端輸入從所述時間平均化電路輸出的時鐘而折返的第2時鐘傳輸路徑，和輸入所述第2時鐘傳輸路徑的往路上的某一位置和與所述往路的所述位置對應(yīng)的返路的位置的2個時鐘并輸出與將這2個時鐘的時間差均等地分割的時間對應(yīng)的延遲時間的信號的時間平均化電路。
9.根據(jù)權(quán)利要求8所述的時鐘控制電路，其特征在于具有輸入所述第1時鐘傳輸路徑的往路和返路的各2點的時鐘對并輸出與將該時鐘對的時間差均等地分割的時間對應(yīng)的延遲時間的信號的多個時間平均化電路；和輸入所述第2時鐘傳輸路徑的往路和返路的各2點的時鐘對并輸出與將該時鐘對的時間差均等地分割的時間對應(yīng)的延遲時間的信號的多個時間平均化電路，所述時間平均化電路的輸出信號的輸出端或線排列為網(wǎng)格狀。
10.根據(jù)權(quán)利要求2～4中任一權(quán)利要求所述的時鐘控制電路，其特征在于所述第1位置與所述時鐘傳輸路徑的折返點間的延遲時間和該時鐘傳輸路徑的折返點與所述第2位置間的延遲時間相等，沿所述時鐘的輸入端與所述時鐘傳輸路徑的折返點之間具有多個所述時間平均化電路。
11.根據(jù)權(quán)利要求5所述的時鐘控制電路，其特征在于所述第1位置與所述時鐘傳輸路徑的折返點間的延遲時間和該時鐘傳輸路徑的折返點與所述第2位置間的延遲時間相等，沿所述時鐘的輸入端與所述時鐘傳輸路徑的折返點之間的路徑具有多個所述帶分頻功能的時間平均化電路。
12.根據(jù)權(quán)利要求2～4、權(quán)利要求6～8中任一權(quán)利要求所述的時鐘控制電路，其特征在于所述時間平均化電路對于輸入所述2個時鐘的第1及第2輸入端，以將與降低地分割所述2個時鐘的時間差(T)的時間(T/2)相當?shù)难舆t時間與同時輸入所述2個時鐘中遷移快的時鐘時輸出信號輸出之前的延遲時間相加后的延遲時間而輸出輸出信號。
13.根據(jù)權(quán)利要求2～4、權(quán)利要求6～8中任一權(quán)利要求所述的時鐘控制電路，其特征在于所述時間平均化電路采用根據(jù)輸入的所述2個時鐘中遷移快的時鐘對內(nèi)部節(jié)點進行充電或放電然后根據(jù)比所述時鐘遷移慢的其他時鐘和所述1個時鐘對所述內(nèi)部節(jié)點進行充電或放電的結(jié)構(gòu)，所述內(nèi)部節(jié)點與輸入端連接，具有在所述內(nèi)部節(jié)點電壓超過閾值電壓時或低于閾值電壓時改變輸出邏輯值的緩沖電路。
14.根據(jù)權(quán)利要求2～4、權(quán)利要求6～8中任一權(quán)利要求所述的時鐘控制電路，其特征在于所述時間平均化電路具有并聯(lián)連接在第1電源與內(nèi)部節(jié)點之間的并在第1輸入信號和第2輸入信號分別為第1值時導通而為第2值截止的第1及第2開關(guān)元件，連接在所述內(nèi)部節(jié)點與第2電源間的輸入所述第1輸入信號和所述第2輸入信號并在它們?yōu)樗龅?值時成為導通狀態(tài)的第3開關(guān)元件，和連接在所述內(nèi)部節(jié)點與第2電源之間的電容，和根據(jù)所述內(nèi)部節(jié)點的電位和閾值的大小決定輸出邏輯值的緩沖電路。
15.根據(jù)權(quán)利要求2～4、權(quán)利要求6～8中任一權(quán)利要求所述的時鐘控制電路，其特征在于所述時間平均化電路具有串聯(lián)連接在第1電源與內(nèi)部節(jié)點之間的第1輸入信號輸入控制端子并在所述第1輸入信號為第1值時截止的多個第1開關(guān)元件，和串聯(lián)連接在所述內(nèi)部節(jié)點與第2電源之間的第1輸入信號輸入控制端子并在所述第1輸入信號為第1值時導通的多個第2開關(guān)元件，和串聯(lián)連接在所述第1電源與所述內(nèi)部節(jié)點之間的所述第1輸入信號輸入控制端子并在所述第1輸入信號為第1值時截止的第3開關(guān)元件和第2輸入信號輸入控制端子并在所述第2輸入信號為第1值時截止的第4開關(guān)元件，和串聯(lián)連接在所述內(nèi)部節(jié)點與所述第2電源之間的所述第1輸入信號輸入控制端子并在所述第輸入信號為第1值時導通的第5開關(guān)元件和所述第2輸入信號輸入控制端子并在所述第2輸入信號為第1值時導通的第6開關(guān)元件；以及根據(jù)所述內(nèi)部節(jié)點的電位和閾值的大小決定輸出邏輯值的反相電路。
16.根據(jù)權(quán)利要求15所述的時鐘控制電路，其特征在于所述第1輸入信號輸入控制端子的開關(guān)元件與所述第1電源連接，所述第2輸入信號輸入控制端子的開關(guān)元件與所述第2電源連接，成為所述第1及第2輸入信號的負載的開關(guān)元件的個數(shù)相同。
17.根據(jù)權(quán)利要求2～4、權(quán)利要求6～8中任一權(quán)利要求所述的時鐘控制電路，其特征在于所述時間平均化電路具有連接在第1電源與第1內(nèi)部節(jié)點之間的第1開關(guān)元件，和輸入第1及第2輸入信號而輸出與所述第1開關(guān)元件的控制端子連接并在所述第1及第2輸入信號都為第1值時使所述第1開關(guān)元件導通的第1邏輯電路，和串聯(lián)連接在所述第1內(nèi)部節(jié)點與第2電源之間的并在所述第1輸入信號為所述第1值及第2值時分別截止/導通的第2開關(guān)元件和在輸出信號的值為所述第1值及所述第2值時分別導通/截止的第3開關(guān)元件，和串聯(lián)連接在所述第1內(nèi)部節(jié)點與所述第2電源之間的并在所述第2輸入信號為所述第1值及所述第2值時分別截止/導通的第4開關(guān)元件和在輸出信號的值為所述第1值及第2值時分別導通/截止的第5開關(guān)元件，和連接在所述第1電源與第3內(nèi)部節(jié)點之間的并將所述第1內(nèi)部節(jié)點與控制端子連接的第6開關(guān)元件，和連接在第2電源與第2內(nèi)部節(jié)點之間的第7開關(guān)元件，和輸入所述第1及第2輸入信號而輸出端與所述第7開關(guān)元件的控制端子連接的并在所述第1及第2輸入信號都為第2值時使所述第7開關(guān)元件導通的第2邏輯電路，和串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的并在所述第1輸入信號為所述第1值及第2值時分別導通/截止的第8開關(guān)元件和在輸出信號的值為所述第1值及所述第2值時分別截止/導通的第9開關(guān)元件，和串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的并在所述第2輸入信號為所述第1值及所述第2值時分別導通/截止的第10開關(guān)元件和在所述輸出信號的值為所述第1值及所述第2值時分別截止/導通的第11開關(guān)元件，和連接在所述第2電源與所述第3內(nèi)部節(jié)點之間的將所述第2內(nèi)部節(jié)點與控制端子連接的第12開關(guān)元件，和將所述第3內(nèi)部節(jié)點與輸入端連接并根據(jù)所述第3內(nèi)部節(jié)點的電位和閾值的大小決定輸出邏輯值的反相電路；另外，還具有根據(jù)所述第1及第2輸入信號分別控制由所述第3開關(guān)元件與所述第5開關(guān)元件構(gòu)成的第1開關(guān)元件對和由所述第9開關(guān)元件與所述第11開關(guān)元件構(gòu)成的第2開關(guān)元件對的導通/截止的電路單元。
18.根據(jù)權(quán)利要求2～4、權(quán)利要求6～8中任一權(quán)利要求所述的時鐘控制電路，其特征在于所述時間平均化電路具有連接在第1電源與第1內(nèi)部節(jié)點之間的第1開關(guān)元件，和輸入第1及第2輸入信號而輸出與所述第1開關(guān)元件的控制端子連接并在所述第1及第2輸入信號都為第1值時使所述第1開關(guān)元件導通的第1邏輯電路，和串聯(lián)連接在所述第1內(nèi)部節(jié)點與第2電源之間的并在所述第1輸入信號為所述第1值及第2值時分別截止/導通的第2開關(guān)元件和在輸出信號的值為所述第1值及所述第2值時分別導通/截止的第3開關(guān)元件，和串聯(lián)連接在所述第1內(nèi)部節(jié)點與所述第2電源之間的并在所述第2輸入信號為所述第1值及所述第2值時分別截止/導通的第4開關(guān)元件和在輸出信號的值為所述第1值及第2值時分別導通/截止的第5開關(guān)元件，和連接在所述第1電源與第3內(nèi)部節(jié)點之間的并將所述第1內(nèi)部節(jié)點與控制端子連接的第6開關(guān)元件，連接在第2電源與第2內(nèi)部節(jié)點之間的第7開關(guān)元件，和輸入所述第1及第2輸入信號而輸出端與所述第7開關(guān)元件的控制端子連接的并在所述第1及第2輸入信號都為第2值時使所述第7開關(guān)元件導通的第2邏輯電路，和串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的并在所述第1輸入信號為所述第1值及第2值時分別導通/截止的第8開關(guān)元件和在輸出信號的值為所述第1值及所述第2值時分別截止/導通的第9開關(guān)元件，和串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的并在所述第2輸入信號為所述第1值及所述第2值時分別導通/截止的第10開關(guān)元件和在所述輸出信號的值為所述第1值及所述第2值時分別截止/導通的第11開關(guān)元件，和連接在所述第2電源與所述第3內(nèi)部節(jié)點之間的將所述第2內(nèi)部節(jié)點與控制端子連接的第12開關(guān)元件，和將所述第3內(nèi)部節(jié)點與輸入端連接并根據(jù)所述第3內(nèi)部節(jié)點的電位和閾值的大小決定輸出邏輯值的反相電路；和從所述反相電路的輸出端輸出所述輸出信號，同時，生成所述輸出信號的正相信號的緩沖電路的輸出端與所述第3開關(guān)元件、所述第5開關(guān)元件、所述第9開關(guān)元件和所述第11開關(guān)元件的控制端子共同連接。
19.根據(jù)權(quán)利要求2～4、權(quán)利要求6～8中任一權(quán)利要求所述的時鐘控制電路，其特征在于所述時間平均化電路具有連接在第1電源與第1內(nèi)部節(jié)點之間的第1開關(guān)元件，和輸入第1及第2輸入信號而輸出與所述第1開關(guān)元件的控制端子連接并在所述第1及第2輸入信號都為第1值時使所述第1開關(guān)元件導通的第1邏輯電路，和串聯(lián)連接在所述第1內(nèi)部節(jié)點與第2電源之間的第2開關(guān)元件及第3開關(guān)元件，所述第2開關(guān)元件在所述第1輸入信號為所述第1值及第2值時分別截止/導通，另外，還具有串聯(lián)連接在所述第1內(nèi)部節(jié)點與所述第2電源之間的第4開關(guān)元件和第5開關(guān)元件，所述第4開關(guān)元件在所述第2輸入信號為所述第1值及所述第2值時分別截止/導通，另外，還具有連接在所述第1電源與第3內(nèi)部節(jié)點之間的將所述第1內(nèi)部節(jié)點與控制端子連接的第6開關(guān)元件，和連接在第2電源與第2內(nèi)部節(jié)點之間的第7開關(guān)元件、輸入所述第1將第2輸入信號而輸出端與所述第7開關(guān)元件的控制端子連接并在所述第1將第2輸入信號都為第2值使所述第7開關(guān)元件導通的第2邏輯電路，和串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的第8開關(guān)元件和第9開關(guān)元件，所述第8開關(guān)元件在所述第1輸入信號為第1值及第2值使分別導通/截止，另外，還具有串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的第10開關(guān)元件和第11開關(guān)元件，所述第10開關(guān)元件在所述第1輸入信號為所述第1值及第2值時分別導通/截止，另外，還具有連接在所述第2電源與所述第3內(nèi)部節(jié)點之間的及所述第2內(nèi)部節(jié)點與控制端子連接的第12開關(guān)元件，和所述第3內(nèi)部節(jié)點與輸入端連接并根據(jù)所述第3內(nèi)部節(jié)點電位與閾值的大小決定輸出邏輯值的反相電路，所述第1邏輯電路的輸出端與所述第9開關(guān)元件和第11開關(guān)元件的控制端子連接，所述第2邏輯電路的輸出端與所述第3開關(guān)元件和第5開關(guān)元件的控制端子連接。
20.根據(jù)權(quán)利要求4所述的時鐘控制電路，其特征在于所述倍增電路具有將輸入的時鐘分頻而生成并輸出相位相互不同的多個時鐘(稱為「多相時鐘」)的分頻器，和檢測所述輸入時鐘的周期的周期檢測電路，和輸入從所述分頻器輸出的多相時鐘并生成將所述時鐘倍增的多相時鐘的多相時鐘倍增電路；所述多相時鐘倍增電路具有輸出將2個輸入的時間差分割后的信號的多個時間差分割電路和分別將2個所述時間差分割電路的輸出分別疊加而輸出的多個多重化電路；所述多個時間差分割電路具有輸入同一相位的時鐘的時間差分割電路和輸入相鄰的相位的2個時鐘的時間差分割電路。
21.根據(jù)權(quán)利要求20所述的時鐘控制電路，其特征在于所述多相時鐘倍增電路具有輸入n相時鐘(第1～第n時鐘)并輸出將2個輸入的時間差分割后的信號的2n個時間差分割電路；第2I－1個(1≤I≤n)時間差分割電路作為所述2個輸入而輸入第1個同一時鐘，第2I個(1≤I≤n)時間差分割電路輸入第I個時鐘和第(I＋1 mod n)個(mod表示余數(shù)運算，I＋1 mod n表示用n除I＋1的余數(shù))時鐘，另外，還具有輸入第J個(1≤J≤2n)時間差分割電路的輸出和第(J＋2 mod n)(J＋2 mod n表示用n除J＋2的余數(shù))時間差分割電路的輸出的2n個脈沖寬度修正電路，和輸入第K個(1≤K≤n)脈沖寬度修正電路的輸出和第(K＋n)個脈沖寬度修正電路的輸出的n個多重化電路。
22.根據(jù)權(quán)利要求20或21所述的時鐘控制電路，其特征在于所述時間差分割電路具有輸入第1及第2輸入信號并在第1及第2輸入信號為第1值時將內(nèi)部節(jié)點設(shè)定為第1電源的電位的邏輯電路，和根據(jù)作為所述邏輯電路的輸出的內(nèi)部節(jié)點的電位和閾值的大小改變輸出邏輯值的緩沖電路或反相電路；多條串聯(lián)連接的開關(guān)元件和電容相互并聯(lián)連接在所述內(nèi)部節(jié)點用第2電源之間；由輸入所述開關(guān)元件的控制端子的周期控制信號決定附加到所述內(nèi)部節(jié)點上的電容。
23.一種半導體集成電路裝置，其特征在于具有根據(jù)權(quán)利要求1～9、20、21中任一權(quán)利要求所述的時鐘控制電路，向需要時鐘供給的利用時鐘的電路供給從所述時鐘控制電路輸出的時鐘。
24.一種時間差平均化電路，是輸出與將第1輸入信號與第2輸入信號間的時間差求平均的延遲相當?shù)男盘柕臅r間差平均化電路，其特征在于具有插入在第1電源與內(nèi)部節(jié)點之間的第1輸入信號輸入控制端子并在所述第1輸入信號為第1值時截止的多個第1開關(guān)元件，和插入在所述內(nèi)部節(jié)點與第2電源之間的第1輸入信號輸入控制端子并在所述第1輸入信號為第1值時導通的多個第2開關(guān)元件，和串聯(lián)連接在所述第1電源與所述內(nèi)部節(jié)點之間的所述第1輸入信號輸入控制端子并在所述第1輸入信號為第1值時截止的第3開關(guān)元件和第2輸入信號輸入控制端子并在所述第2輸入信號為第1值時截止的第4開關(guān)元件，串聯(lián)連接在所述內(nèi)部節(jié)點與所述第2電源之間的所述第1輸入信號輸入控制端子并在所述第1輸入信號為第1值時導通的第5開關(guān)元件和所述第2輸入信號輸入控制端子并在所述第2輸入信號為第1值時導通的第6開關(guān)元件，和根據(jù)所述內(nèi)部節(jié)點的電位與閾值的大小決定輸出邏輯值的反相電路；所述第1輸入信號輸入控制端子的開關(guān)元件與所述第1電源連接，所述第2輸入信號輸入控制端子的開關(guān)元件與所述第2電源連接，成為所述第1及第2輸入信號的負載的開關(guān)元件的個數(shù)相同。
25.一種時間差平均化電路，是輸出與將第1輸入信號與第2輸入信號間的時間差求平均的延遲相當?shù)男盘柕臅r間差平均化電路，其特征在于具有(a)連接在第1電源與第1內(nèi)部節(jié)點之間的第1開關(guān)元件，(b)輸入第1及第2輸入信號而輸出與所述第1開關(guān)元件的控制端子連接并在所述第1及第2輸入信號都為第1值時使所述第1開關(guān)元件導通的第1邏輯電路，(c)串聯(lián)連接在所述第1內(nèi)部節(jié)點與第2電源之間的并在所述第1輸入信號為所述第1值及第2值時分別截止/導通的第2開關(guān)元件和在輸出信號的值為所述第1值及所述第2值時分別導通/截止的第3開關(guān)元件，(d)串聯(lián)連接在所述第1內(nèi)部節(jié)點與所述第2電源之間的并在所述第2輸入信號為所述第1值及所述第2值時分別截止/導通的第4開關(guān)元件和在輸出信號的值為所述第1值及第2值時分別導通/截止的第5開關(guān)元件，(e)連接在所述第1電源與第3內(nèi)部節(jié)點之間的并將所述第1內(nèi)部節(jié)點與控制端子連接的第6開關(guān)元件，(f)連接在第2電源與第2內(nèi)部節(jié)點之間的第7開關(guān)元件，(g)輸入所述第1及第2輸入信號而輸出端與所述第7開關(guān)元件的控制端子連接的并在所述第1及第2輸入信號都為第2值時使所述第7開關(guān)元件導通的第2邏輯電路，(h)串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的并在所述第1輸入信號為所述第1值及第2值時分別導通/截止的第8開關(guān)元件和在輸出信號的值為所述第1值及所述第2值時分別截止/導通的第9開關(guān)元件，(i)串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的并在所述第2輸入信號為所述第1值及所述第2值時分別導通/截止的第10開關(guān)元件和在所述輸出信號的值為所述第1值及所述第2值時分別截止/導通的第11開關(guān)元件，(j)連接在所述第2電源與所述第3內(nèi)部節(jié)點之間的將所述第2內(nèi)部節(jié)點與控制端子連接的第12開關(guān)元件，(k)和將所述第3內(nèi)部節(jié)點與輸入端連接并根據(jù)所述第3內(nèi)部節(jié)點的電位和閾值的大小決定輸出邏輯值的反相電路；(l)另外，還具有根據(jù)所述第1及第2輸入信號分別控制由所述第3開關(guān)元件與所述第5開關(guān)元件構(gòu)成的第1開關(guān)元件對和由所述第9開關(guān)元件與所述第11開關(guān)元件構(gòu)成的第2開關(guān)元件對的導通/截止的電路單元。
26.一種時間差平均化電路，是輸出與將第1輸入信號與第2輸入信號間的時間差求平均的延遲相當?shù)男盘柕臅r間差平均化電路，其特征在于具有(a)連接在第1電源與第1內(nèi)部節(jié)點之間的第1開關(guān)元件，(b)輸入第1及第2輸入信號而輸出與所述第1開關(guān)元件的控制端子連接并在所述第1及第2輸入信號都為第1值時使所述第1開關(guān)元件導通的第1邏輯電路，(c)串聯(lián)連接在所述第1內(nèi)部節(jié)點與第2電源之間的并在所述第1輸入信號為所述第1值及第2值時分別截止/導通的第2開關(guān)元件和在輸出信號的值為所述第1值及所述第2值時分別導通/截止的第3開關(guān)元件，(d)串聯(lián)連接在所述第1內(nèi)部節(jié)點與所述第2電源之間的并在所述第2輸入信號為所述第1值及所述第2值時分別截止/導通的第4開關(guān)元件和在輸出信號的值為所述第1值及第2值時分別導通/截止的第5開關(guān)元件；(e)連接在所述第1電源與第3內(nèi)部節(jié)點之間的并將所述第1內(nèi)部節(jié)點與控制端子連接的第6開關(guān)元件(f)連接在第2電源與第2內(nèi)部節(jié)點之間的第7開關(guān)元件，(g)輸入所述第1及第2輸入信號而輸出端與所述第7開關(guān)元件的控制端子連接的并在所述第1及第2輸入信號都為第2值時使所述第7開關(guān)元件導通的第2邏輯電路，(h)串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的并在所述第1輸入信號為所述第1值及第2值時分別導通/截止的第8開關(guān)元件和在輸出信號的值為所述第1值及所述第2值時分別截止/導通的第9開關(guān)元件，(i)串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的并在所述第2輸入信號為所述第1值及所述第2值時分別導通/截止的第10開關(guān)元件和在所述輸出信號的值為所述第1值及所述第2值時分別截止/導通的第11開關(guān)元件，(j)連接在所述第2電源與所述第3內(nèi)部節(jié)點之間的將所述第2內(nèi)部節(jié)點與控制端子連接的第12開關(guān)元件，(k)和將所述第3內(nèi)部節(jié)點與輸入端連接并根據(jù)所述第3內(nèi)部節(jié)點的電位和閾值的大小決定輸出邏輯值的反相電路；(l)從所述反相電路的輸出端輸出所述輸出信號，同時，生成所述輸出信號的正相信號的緩沖電路的輸出端與所述第3開關(guān)元件、所述第5開關(guān)元件、所述第9開關(guān)元件和所述第11開關(guān)元件的控制端子共同連接。
27.一種時間差平均化電路，(a)是輸出與將第1輸入信號與第2輸入信號間的時間差求平均的延遲相當?shù)男盘柕臅r間差平均化電路，其特征在于具有(aa)連接在第1電源與第1內(nèi)部節(jié)點之間的第1開關(guān)元件，(ab)輸入第1及第2輸入信號而輸出與所述第1開關(guān)元件的控制端子連接并在所述第1及第2輸入信號都為第1值時使所述第1開關(guān)元件導通的第1邏輯電路，(ac)串聯(lián)連接在所述第1內(nèi)部節(jié)點與第2電源之間的第2開關(guān)元件及第3開關(guān)元件，所述第2開關(guān)元件在所述第1輸入信號為所述第1值及第2值時分別截止/導通，(ad)另外，還具有串聯(lián)連接在所述第1內(nèi)部節(jié)點與所述第2電源之間的第4開關(guān)元件和第5開關(guān)元件，所述第4開關(guān)元件在所述第2輸入信號為所述第1值及所述第2值時分別截止/導通，(ae)另外，還具有連接在所述第1電源與第3內(nèi)部節(jié)點之間的將所述第1內(nèi)部節(jié)點與控制端子連接的第6開關(guān)元件，(af)連接在第2電源與第2內(nèi)部節(jié)點之間的第7開關(guān)元件，(ag)輸入所述第1將第2輸入信號而輸出端與所述第7開關(guān)元件的控制端子連接并在所述第1及第2輸入信號都為第2值使所述第7開關(guān)元件導通的第2邏輯電路，(ah)串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的第8開關(guān)元件和第9開關(guān)元件，所述第8開關(guān)元件在所述第1輸入信號為第1值及第2值時分別導通/截止，(ai)另外，還具有串聯(lián)連接在所述第2內(nèi)部節(jié)點與所述第1電源之間的第10開關(guān)元件和第11開關(guān)元件，所述第10開關(guān)元件在所述第1輸入信號為所述第1值及第2值時分別導通/截止，(aj)另外，還具有連接在所述第2電源與所述第3內(nèi)部節(jié)點之間的及所述第2內(nèi)部節(jié)點與控制端子連接的第12開關(guān)元件，(ak)和所述第3內(nèi)部節(jié)點與輸入端連接并根據(jù)所述第3內(nèi)部節(jié)點電位與閾值的大小決定輸出邏輯值的反相電路，(al)所述第1邏輯電路的輸出端與所述第9開關(guān)元件和第11開關(guān)元件的控制端子連接，(am)所述第2邏輯電路的輸出端與所述第3開關(guān)元件和第5開關(guān)元件的控制端子連接。
28.一種時鐘控制方法，其特征在于通過利用輸入將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的返路的第2位置的時鐘的時間差平均電路或時間差分割電路輸出與將這2個時鐘的時間差平均化或均等地分割的時間對應(yīng)的延遲時間的信號，可以與所述往返路徑的位置無關(guān)地生成時間一致的時鐘。
29.一種時鐘控制方法，其特征在于將輸入時鐘從時鐘傳輸路徑的一端輸入并分支為第1、第2路徑的往路后在與所述一端相對的另一端側(cè)折返，所述折返的第1、第2路徑的返路分別沿所述第2、第1的路徑的往路配置，利用輸入所述第1路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的所述第2路徑的返路的第2位置的時鐘的時間差分割電路輸出與將這些時鐘的2個時鐘的時間差均等地分割的時間對應(yīng)的延遲時間的信號，可以與所述往返路徑的位置無關(guān)地生成時間一致的時鐘。
30.一種時鐘控制方法，其特征在于利用輸入從一端輸入將輸入時鐘分頻后的時鐘而折返的時鐘傳輸路徑的往路上的第1位置和與所述往路的所述第1位置對應(yīng)的返路的第2位置的時鐘的時間差分割電路輸出與將這2個時鐘的時間差均等地分割的時間對應(yīng)的延遲時間的信號，并將所述輸出信號倍增而輸出。
31.一種時鐘控制方法，其特征在于分別將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路上的某一第1位置和與所述往路的所述位置對應(yīng)的返路的第2位置的2個時鐘分別分頻，輸出相位相互不同的多相的(第1、第2的)2組分頻時鐘(A1…A4；B1…B4)，對于將所述2組的分頻時鐘，利用輸入從第1、第2組選擇的對應(yīng)的相位的一對分頻時鐘的時間差分割電路或時間平均化電路，輸出與將這一對分頻時鐘(A1、B1；…；A4，B4)的時間差平均化或均等地分割的時間對應(yīng)的延遲時間的信號(L1-L4)，并將所述多個時間差分割電路的信號合成為1個信號而輸出。
32.一種時鐘控制電路，其特征在于，是包含以下(a)、(b)組合的時鐘控制電路；(a)具有向第1、第2分支往路分支的至少一個分支，在由分支隔離側(cè)折返，并且，沿分別的第2、第1分支往路反平行配設(shè)的第1、第2分支返路的時鐘傳輸路徑，(b)具有由所述第1或第2路徑的分支往路上的第1或第2位置，和對應(yīng)所述分支往路的所述第1或第2位置的所述第2或第1路徑的分支返路的第2或第1位置，分別輸入時鐘，至少輸出一個與將這些時鐘的時間差均等地分割的時間對應(yīng)的延遲時間的信號的時間差平均電路。
33.根據(jù)權(quán)利要求32所述的時鐘控制電路，其特征在于，具有多個所述時間差平均化電路。
34.根據(jù)權(quán)利要求32所述的時鐘控制電路，其特征在于，具有多個所述(a)、(b)組合。
全文摘要
在消除時鐘傳輸線全體的延遲差的電路中,與使用PLL電路或DLL電路的情況相比,是可以減少電路規(guī)模并可以在短時間內(nèi)消除延遲差的時鐘控制電路和方法。具有輸入將輸入時鐘從一端輸入而折返的時鐘傳輸路徑的往路1文檔編號H03K5/135GK1326267SQ01115469
公開日2001年12月12日 申請日期2001年4月27日 優(yōu)先權(quán)日2000年4月27日
發(fā)明者佐伯貴笵 申請人:日本電氣株式會社