專利名稱：數字相位分析器和合成器的制作方法
技術領域：
本發(fā)明涉及一種數字控制時鐘信號合成器和串行二進制信號分析器。
數字控制時鐘信號合成器是眾所周知的。被稱為任意波形發(fā)生器的系統(tǒng)包括一組表示在當前時間的輸出時鐘信號值的數字控制信號源。系統(tǒng)時鐘控制提供數字控制信號的比率，系統(tǒng)時鐘通常具有比合成時鐘信號高的頻率。這些數字控制信號被提供給數模轉換器(DAC)。DAC輸出的模擬信號被低通濾波并進行閾值檢測。閾值檢測器輸出的信號就是合成的時鐘信號。
對于系統(tǒng)時鐘周期，當合成的時鐘信號高時，數字信號具有最大值，而對于系統(tǒng)時鐘周期，當合成的時鐘信號低時，數字信號具有最小值。對于發(fā)生上升沿和下降沿的系統(tǒng)時鐘周期，數字信號具有中間值。DAC產生一個與數字信號值相對應的電平的模擬信號。例如，在上升沿，時鐘信號從前一個系統(tǒng)時鐘周期的最小值過度到下一個系統(tǒng)時鐘周期的最大值。在上升沿的系統(tǒng)時鐘周期，靠近最小值的中間值的數字控制信號使低通濾波模擬信號緩慢地相對上升，從而使信號通過閥值電平相對較晚。接著，在該系統(tǒng)時鐘周期內上升沿的發(fā)生相對較晚。相反，靠近最大值的中間值的數字控制信號使低通濾波模擬信號快速地相對上升，從而使信號通過閥值電平相對較早。在這種情況下，在該系統(tǒng)時鐘周期內上升沿的發(fā)生相對較早。下降沿的情況類似。以這種方式，使用位于系統(tǒng)時鐘周期內的部分位置的上升和下降沿合成數字時鐘信號。
這樣的系統(tǒng)可以產生一個具有由相對較高分解準確定位的邊沿的合成時鐘信號。然而，這樣的系統(tǒng)需要基本高于合成時鐘信號的系統(tǒng)時鐘頻率。由于合成時鐘需要一個相對較高的頻率，則這樣的系統(tǒng)需要一個極高頻率的系統(tǒng)時鐘信號，和一個對應的高速數字控制信號源，DAC，低通濾波器，以及閾值檢測器。這樣的高頻分量成本較高，甚至技術上是不可能的。
已經開發(fā)了提供具有由相對較高分解準確定位的邊沿的合成時鐘信號，但不需要較高分量的其他技術。例如，1995年2月28日授權給Black等人，標題為用于具有可編程周期的信號的合成的裝置和方法，美國專利5,394,106公開了這樣的一個系統(tǒng)。該專利公開的系統(tǒng)包括一組數字控制信號源，由系統(tǒng)時鐘計時的計數器，幅值比較器，和一個可變延遲電路。數字控制信號表示從最后產生的邊沿到下一個要求的邊沿的時間。每個數字控制信號的一部分表示從在前邊沿到所要求的合成時鐘信號的下一個邊沿的時間位置的整數個系統(tǒng)時鐘周期。每個數字控制信號的第二部分表示從在前邊沿到所要求的下一個邊沿的時間位置的系統(tǒng)時鐘周期的小數部分。數字控制信號通過一個累加器連接到幅值比較器的一個輸入端并且將來自計數器的值提供給幅值比較器的第二個輸入端。計數器計數系統(tǒng)時鐘周期，并且當已經計數所要求的時鐘周期數目時(即，已達到所要求的計數)，幅值比較器產生一個邏輯‘1’信號以指示一個匹配。接著，數字控制信號的小數部分以可變延遲電路為條件以延遲用于系統(tǒng)時鐘周期的所要求部分的來自幅值比較器的邏輯‘1’輸出信號。來自可變延遲電路的延遲輸出信號在合成時鐘信號產生一個邊沿。
在不需要系統(tǒng)時鐘信號的頻率基本高于合成時鐘信號的頻率的情況下，5,394,106的系統(tǒng)在系統(tǒng)時鐘周期的小數分解部分將邊沿放置到合成時鐘信號。作為替換，系統(tǒng)時鐘信號的頻率僅需是與合成時鐘信號中所要求的最高頻率相同的量級。然而，在5,394,106這樣的系統(tǒng)，需要一個來自數字控制信號源的新數字控制信號以響應來自幅值比較器的‘匹配’信號，即，當已產生對應于最后數字控制信號的邊沿時。因為可以使用這樣的系統(tǒng)，并將其用于產生一個相位調制合成時鐘信號(就抖動響應測量而言)，在改變時間周期時需要新的數字控制值。換言之，與系統(tǒng)時鐘異步地接收輸入數字控制值。
然而，本領域技術人員應該認識到，同步數字系統(tǒng)較容易設計，實現，以及集成到其他的數字系統(tǒng)。5,394,106系統(tǒng)的異步使得將這樣的系統(tǒng)集成到一個數字系統(tǒng)較為困難。第二，異步系統(tǒng)使得準確濾波不易設計和實現。這樣，在不需要具有基本高于合成時鐘信號的頻率的頻率的系統(tǒng)時鐘的情況下，需要一種時鐘信號合成器，該合成器允許準確和高分解的邊沿配置，以及該合成器以同步方式操作(即，接收的數字控制信號與系統(tǒng)時鐘同步)。
時鐘信號分析器也是眾所周知。這樣的分析器產生表示輸入時鐘信號相位的數據。以與上面描述的時鐘信號發(fā)生器對應的方式，一個時鐘信號分析器包括一個在輸入時鐘信號的一個邊沿啟動，在下一個邊沿停止的計數器。該計數器由系統(tǒng)時鐘計時，并且在計數周期結束時的計數給出兩個邊沿之間的時間表示。
上面的方法具有系統(tǒng)時鐘周期的分解。一種用于實現較好分解的方法包括兩個斜波發(fā)生器，與系統(tǒng)時鐘相比這兩個斜波發(fā)生器能夠實現較好的分解。脈沖用于表示所分析的時鐘信號內的邊沿位置。一個啟動脈沖觸發(fā)一個斜波發(fā)生器，該斜波發(fā)生器在一個系統(tǒng)時鐘周期期間從最小電壓跨越最大電壓。該斜波發(fā)生器繼續(xù)直到下一個時鐘周期開始為止。在下一個時鐘周期開始時的斜波信號值轉換為數字信號，并且是從開始脈沖到下一個時鐘周期開始的時鐘周期的小數部分的表示較小值表示出現的啟動脈沖接近該時鐘周期的結束而較大值表示出現的啟動脈沖僅跟在系統(tǒng)時鐘周期之后。啟動脈沖還啟動一個開始計數系統(tǒng)時鐘周期的計數器。停止脈沖使計數器停止并觸發(fā)第二斜波發(fā)生器。第二斜波發(fā)生器以與第一斜波發(fā)生器類似的方式操作并產生一個指示從停止脈沖到下一個時鐘周期開始的時鐘周期的小數部分的數字值。第二斜波發(fā)生器的值還轉換為一個數字值。這樣，啟動脈沖和停止脈沖之間的持續(xù)時間可確定為，計數器內的系統(tǒng)時鐘周期數目，加上啟動脈沖和由第一斜波發(fā)生器的數字值表示的第一完整系統(tǒng)時鐘周期之間的時鐘周期的小數部分，減去停止脈沖和由第二波發(fā)生器的數字值表示的下一個完整系統(tǒng)時鐘周期之間的時鐘周期的小數部分。
規(guī)定合成時鐘信號的每個邊沿不總是必須的，分析輸入時鐘信號的每個邊沿的時間也不總是必須的。在某些情況下，在低于合成或分析的數據信號內的邊沿比率的較低比率，提供邊沿數據，以及接收邊沿定時數據就已足夠。
根據本發(fā)明的原則，一個數字相位合成器包括一個連續(xù)相位數據信號源。一個內插器響應連續(xù)相位數據信號中的每一個產生連續(xù)邊沿配置數據信號。相位調制器產生一個輸出時鐘信號，該信號具有常常由連續(xù)邊沿配置數據信號確定配置的邊沿。類似地，一個數字相位分析器包括一組具有邊沿的串行二進制輸入信號源。一個相位解調器產生表示串行二進制輸入信號的每個邊沿位置的連續(xù)數據信號。一個抽取器在低于產生串行二進制輸入信號的邊沿的較低比率產生相位數據信號。
在不需要系統(tǒng)時鐘具有基本高于合成時鐘信號的頻率的頻率的情況下，根據本發(fā)明的時鐘信號合成器允許準確和較高的分解邊緣配置，并且該合成器以同步方式操作。
附圖中


圖1是一個用于串行二進制信號的相位測量/發(fā)生器系統(tǒng)的方框圖；圖2是可用于圖1所示系統(tǒng)的時鐘信號合成器的方框圖；圖3是圖2所示的時鐘信號合成器的詳細方框圖；圖4是用于理解根據本發(fā)明的相位測量/發(fā)生器系統(tǒng)的操作的波形圖；圖5是可用于圖3的時鐘信號合成器的內插器的詳細方框圖；圖6和7波形圖，圖9和8是表，都用于理解圖2和3所示的時鐘信號合成器的相位調制器的操作；圖10是可用于圖1所示系統(tǒng)的串行二進制輸入信號分析器的方框圖；圖11是圖10所示的串行二進制輸入信號分析器的詳細方框圖；圖12是圖11所示的延遲和寄存器陣列電路的詳細方框圖；圖13是用于理解圖11和12所示的串行二進制輸入信號分析器的操作的波形圖；圖14是可用于圖11所示的串行二進制輸入信號分析器的濾波器的詳細方框圖。
圖1是一個用于數字信號的相位測量/發(fā)生器系統(tǒng)10的方框圖。圖1a是配置為用于響應相位數據信號產生時鐘輸出信號的系統(tǒng)10的方框圖以及圖1b是配置為用于測量串行二進制輸入信號的相位的系統(tǒng)10的方框圖。圖1a和b中相同的部件被標以相同的標記數字。
在圖1a，輸入端IN連接到一個產生規(guī)定所產生的時鐘輸出信號的希望的相位特征的信號的系統(tǒng)控制器(未示出)。
輸入端IN連接到處理器5的輸入端。處理器5的輸出端連接到相位合成器20的輸入端。相位合成器20的數據輸出端連接到時鐘輸出端CLK OUT，并且相位合成器20的選通信號輸出端STROBE連接到處理器5的相應輸入端。
控制輸入端連接到系統(tǒng)控制器(未示出)并接收用于控制系統(tǒng)10的配置和操作的數據。控制輸入端連接到控制接口電路12的輸入端?？刂平涌陔娐?2的狀態(tài)輸出端產生表示系統(tǒng)10的操作條件的狀態(tài)信號并連接到系統(tǒng)控制器。
參考時鐘信號REFCLK連接到鎖相環(huán)(PLL)14的參考輸入端。環(huán)路濾波器15也連接到PLL14。PLL14將時鐘信號提供給系統(tǒng)10的各個部件，各部件以公知方式同步到參考時鐘。為簡化附圖，圖1未示出這些時鐘信號。
在圖1b，輸入端IN連接到串行二進制輸入信號源。輸入端IN連接到相位分析器30的輸入端。相位分析器30的相位數據輸出端連接到后處理器25的數據輸入端。后處理器25的輸出端連接到產生表示串行二進制輸入信號IN的檢測相位特性的數據的輸出端OUT。分析器30的選通輸出端STROBE連接到后處理器25的相應輸入端。另外，來自分析器30的恢復時鐘輸出端連接到恢復時鐘輸出端。圖1b所示系統(tǒng)的剩余部分與圖1a所示的部分相同。以下面詳細描述的方式，圖1a的系統(tǒng)10與圖1b的系統(tǒng)相同，如連接圖1a和圖1b之間的虛線所示。
在操作中，系統(tǒng)控制器(未示出)經控制輸入端將控制數據提供給系統(tǒng)10?？刂平涌?2以各種公知方式中的任何一種接收并存儲這些信息。例如，控制輸入端可以連接到多位并行數字總線，多位并行數字總線連接到一個微處理器。作為一種替換，在示出的實施例，控制輸入端是一種串行數字輸入終端，它包括一個串行數據信號線、一個時鐘信號線，而且還可能包括用于控制流向或來自控制接口12的數據流的控制線?？刂平涌?2包括連接到控制輸入終端的寄存器，用于存儲來自控制輸入終端的值。寄存器的輸出終端均以已知的方式與系統(tǒng)10中控制的的多個電路連接。
類似地，控制接口可以包括寄存器，或者鎖存器，或者傳輸門(根據需要)，它的輸入終端與系統(tǒng)10的節(jié)點連接從而監(jiān)測節(jié)點的值。這些電路的輸出終端與狀態(tài)輸出終端連接。此外，上面描述的寄存器，包括控制值，也可以使他們的輸出終端連接到狀態(tài)輸出終端。還可能共享這些控制寄存器，以及一些包含的控制值和其它提供的狀態(tài)值。對于控制輸入終端，狀態(tài)輸出終端可以是多位并行數據總線，或者象在給出的實施例中，是包括數據信號線、時鐘信號線及可能的控制線的串行信號線。系統(tǒng)控制器(未示出)能夠從這些電路中以一種已知的方式讀取數據來判斷系統(tǒng)10的當前狀態(tài)。
在圖1a中，系統(tǒng)控制器(未示出)已經提供控制數據給控制接口12，來配置系統(tǒng)10使其作為時鐘輸出信號發(fā)生器，其方式將在下面詳述。在該操作模式下，當要求新的相位數據時合成器20向處理器5發(fā)出選通信號。作為對該選通信號的響應，處理器5將相應的表示時鐘輸出信號(CLK OUT)的相位特性的數據(PHASE DATA)提供給合成器20。正如下面將要詳細描述的，處理器5既可以與相位合成器20一起進行實體信號處理，也可以在沒有實體處理的情況下使輸入相位特征信號直接地從輸入端IN到相位合成器20。然而，在所述實施例，處理器20與相位合成器20內的相對高速電路一起以下面所述方式執(zhí)行相對低速的信號處理。
合成器20產生具有根據從預處理器5接收的相位數據放置的邊沿的時鐘輸出信號CLK OUT。時鐘輸出信號CLK OUT具有基本上在預定比率(波特)出現的邊沿，包括這些邊沿的相位調制。然而，在恒定比率需要(經STROBE信號)來自預處理器5的相位數據，該恒定比率小于輸出串行二進制信號OUT內的邊沿的預定(波特)比率，所有這些以下面更為詳細描述的方式進行。即，所產生的時鐘輸出信號CLK OUT內的邊沿與來自預處理器5的相位數據異步地產生。
在圖1b，系統(tǒng)控制器(未示出)已將控制數據提供給控制接口12以配置系統(tǒng)，使其以下面更為詳細描述的方式，操作為一個串行二進制輸入信號測量系統(tǒng)。在該操作模式，分析器30接收具有基本上預定比率(波特)出現的邊沿的串行二進制輸入信號IN，但是進行相位調制。分析器30計算表示從串行二進制輸入信號IN的每個邊沿到下一個連續(xù)邊沿所經歷的時間的數據，并產生一個表示分析器30接收的串行二進制輸入信號IN的相位特性的相位表示數據信號PHASEDATA序列。這些相位表示數據信號PHASEDATA與表示新的相位表示數據PHASE DATA是否可用的選通信號STROBE一起用于后處理器25。響應選通信號STROBE，后處理器25接收相位表示數據信號PHASEDATA并產生一個表示串行二進制輸入信號的相位特性的輸出信號OUT。以與上面描述的預處理器5相似的方式，后處理器25可以執(zhí)行實體信號處理，或也可以在沒有任何實體處理的情況下使相位數據輸出信號PHASE DATA直接地從分析器30到相位特性輸出端OUT。然而，在所述實施例，后處理器25與分析器30內的相對高速信號處理一起以下面所述方式執(zhí)行相對低速的信號處理。
與上面參照圖1a所述的數字時鐘產生系統(tǒng)類似，將相位數據在恒定比率提供給后處理器25(經STROBE信號)，同時串行二進制輸入信號內的邊沿基本出現在預定的比率(波特)，盡管進行相位調制，所有的這些以下面所述的方式進行。這樣，與串行二進制輸入信號內的邊沿異步地產生相位數據。另外，在所示實施例，分析器30還產生一個具有基本上與接收的串行二進制輸入信號IN相同的相位的恢復時鐘信號RECOVEREDCLK。
圖2是可用于圖1所示的系統(tǒng)10的時鐘信號合成器20的方框圖。在圖2，將來自預處理器5(圖1)的相位數據連接到內插濾波器22的一個輸入端。內插濾波器22的選通信號輸出端連接到預處理器5的相應輸入端。內插濾波器22的數據輸出端連接到相位調制器26的一個輸入端。相位調制器26的一個輸出端連接到時鐘信號輸出端CLK OUT。
在操作中，內插濾波器22通過啟動選通信號STROBE要求來自預處理器5的相位數據。響應選通信號STROBE，預處理器5以上面描述的公知方式提供表示所要求的時鐘輸出信號CLK OUT的相位特性的數據。內插濾波器22接著產生連續(xù)邊沿配置數據信號，每個這樣的信號規(guī)定時鐘輸出信號CLK OUT內的一個邊沿的位置。以這種方式，內插濾波器22產生邊沿配置信號，以下面更為詳細描述的方式，該信號以相位調制器26為條件來產生一個時鐘輸出信號，該時鐘輸出信號具有一個從來自預處理器5的在前相位數據信號表示的特性到最后接收的相位數據信號表示的特性平滑變化的相位特性。相位調制器26產生具有響應來自內插濾波器22的邊沿配置信號的每一個而放置的邊沿的時鐘輸出信號CLKOUT。
圖3是一個圖1和2所示的串行二進制信號合成器20的更為詳細的方框圖。在圖3，來自預處理器5(圖1)的相位數據連接到內插器220的數據輸入端。內插器220的一個輸出端連接到位擴充器230的一個輸入端。如下面更為詳細描述的，來自PLL14的系統(tǒng)時鐘信號連接到分頻器232的一個輸入端。分頻器232的一個輸出端連接到時鐘選擇器234的一個數據輸入端。時鐘選擇器234的一個數據輸出端連接到內插器220的時鐘輸入端。內插器220的選通輸出端連接到內插濾波器20的STROBE輸出端。內插器220，位擴充器230，分頻器232和時鐘選擇器234的組合形成內插濾波器22。
PLL14在系統(tǒng)時鐘頻率還產生一個多相位時鐘信號。在所示實施例，多相位時鐘信號包括具有相位φ0到φ7的時鐘信號。選擇多相位時鐘信號的第一相位，φ0，作為系統(tǒng)時鐘信號SYS CLK，并且將其連接到計數器262的一個輸入端。
位擴充器230的一個輸出端連接到加法器268的第一輸入端。將加法器268的相應的第一和第二輸出端連接到解碼器272的相應的第一和第二控制輸入端。解碼器272的輸出端連接到模擬多路復用器(MUX)274的一個數據輸入端。MUX 274的輸出端連接到低通濾波器276的輸入端。低通濾波器(LPF)276的輸出端連接到比較器278的數據輸入。比較器278的輸出端連接到合成器20的輸出端并產生時鐘輸出信號CLK OUT。
加法器268的第三輸出端連接到第一數字到模擬轉換器(DAC)264，和第二DAC266的相應輸入端。第一和第二DACs264和266的相應輸出端產生信號A1和A2并連接到解碼器272的相應輸入端。多相位系統(tǒng)時鐘信號的所有相位，φ到φ7，連接到模擬MUX274的控制輸入端。計數器252,MUX274,LPF276和比較器278的組合形成相位調制器26。
圖4示出來自PLL14(圖1)的多相位系統(tǒng)時鐘信號。在示出的實施例，多相位系統(tǒng)時鐘包括具有相同頻率的8個時鐘信號，但是分別為8個平均分隔的相位，以便簡化本發(fā)明的描述。多相位系統(tǒng)時鐘信號可以由環(huán)形振蕩器以公知方式產生。多相位系統(tǒng)時鐘信號還可能包括多于或少于8個的相位。選擇多相位系統(tǒng)時鐘信號中的一個相位以提供一個系統(tǒng)時鐘信號。在示出的實施例，使用φ0作為系統(tǒng)時鐘。
內插濾波器22內的分頻器232從PLL14接收系統(tǒng)時鐘信號，并在系統(tǒng)時鐘信號頻率的相應分諧波(即，系統(tǒng)時鐘頻率的1/2,1/4,1/8等)產生多個時鐘信號。在優(yōu)選實施例，分頻器232產生9個這樣的時鐘信號。這9個分頻時鐘信號，和系統(tǒng)時鐘信號，提供給時鐘選擇器234，時鐘選擇器234選擇這些信號中的一個作為內插器220的時鐘信號。
內插濾波器22是一個在相對稀少的接收相位數據信號之間進行內插，以產生名義上在波特的邊沿配置數據信號的低通濾波器。這種設計允許相位數據輸入比率從相對較低的比率1.5MHz，增加到象700到1400MHz這樣的頻率的較大范圍。在示出的實施例，以公知方式配置內插器22，以便提供接收相位數據信號之間的輸出邊沿配置數據信號的內插。
圖5是一個可用于圖3的時鐘信號合成器20的內插器220的更為詳細的方框圖。圖5示出內插器220的三個方框圖。在圖5a，將來自預處理器5的相位數據連接到鎖存器222的一個輸入端。鎖存器222的一個輸出端連接到第一矩形波串濾波器226的一個輸入端。第一矩形波串濾波器226的一個輸出端連接到第二矩形波串濾波器228的一個輸入端。第二矩形波串濾波器228的一個輸出端連接到一個漏斗移相器229的一個輸入端。漏斗移相器229的一個輸出端連接到內插器220的一個輸出端OUT，內插器220的一個輸出端OUT連接到相位調制器26(圖3)。在波特FBAUD示出的來自時鐘選擇器234(圖3)的一個時鐘信號連接到第二矩形波串濾波器228的時鐘輸入端以及固定頻率的分頻器223的一個輸入端。固定頻率分頻率223的一個輸出端連接到第一矩形波串濾波器226的時鐘輸入端以及第二固定頻率分頻率221的一個輸入端。第二固定頻率分頻率221的一個輸出端連接到鎖存器222的時鐘輸入端以及內插器220的選通輸出端STROBE。
矩形波串濾波器眾所周知，并且在預定的時間周期具有平脈沖響應特性。本領域的技術人員認識到這樣的濾波器將提供輸入信號的線性內插和放大。串聯，并工作在相同時間周期的兩個這樣的矩形波串濾波器將提供一個二次內插功能和放大。本領域的技術人員還認識到也可以采用其他的內插方案。
在操作中，鎖存器222接收來自預處理器5的相位數據并響應來自第二固定頻率分頻器221的選通信號STROBE寄存該信號。選通信號STROBE直接從系統(tǒng)時鐘信號通過分頻器232和時鐘選擇器234(圖3)以及第一和第二固定分頻器223和221的頻率分割得到。因此，與系統(tǒng)時鐘同步地接收相位數據，并且相位數據不響應任何產生的邊沿的定時。寄存相位數據提供給第一和第二矩形波串濾波器226和228的串聯。第一和第二矩形波串濾波器提供相位數據信號的二次內插和放大并在波特產生一組連續(xù)的邊沿配置信號。將連續(xù)的邊沿配置信號提供給相位調制器26(圖3)。
第二矩形波串濾波器228的輸出是一個具有預定位數的多位數字數。漏斗移相器229進行工作以便通過選擇位的子集衰減來自第二矩形波串濾波器的樣本的幅值，并根據時鐘因數M3和M4以公知方式對其進行移相。漏斗移相器229的輸出連接到位擴充器230(圖3)。
本領域技術人員將理解矩形波串濾波器可以分解為累加器和差分器的串聯。本領域的技術人員還理解，因為累加器和差分器的操作為線性操作，其可以以任何順序配置。進一步，還理解累加操作是一個相對高速的操作，并且差分操作是一個相對低速的操作。
圖5b示出圖5a的內插器220，其中第一矩形波串濾波器226分解為累加器252和差分器254的串聯，并且第二矩形波串濾波器228分解為累加器256和差分器258的串聯。方框258示出差分器258對M樣本分開的樣本進行操作，并且差分器254對M4樣本分開的樣本進行操作。然而，因為M=M3·M4，并且所提供的時鐘信號通過第一矩形波串分頻器223由因數M3進行分頻，差分器操作的時間周期與差分器258操作的時間周期相同。
圖5c示出內插器220的另一個配置，其中兩個差分器254和258直接連接到鎖存器222的后面，鎖存器222由兩個累加器252和256跟隨。在這種情況下差分器對相鄰樣本(由一個樣本分開)進行操作；但是因為其由選通信號計時，該選通信號通過第一和第二固定頻率分頻器223和221的串聯由M進行分頻，差分器仍操作在相同的時間周期。然而，圖5c的配置已將相對低速的差分操作與相對高速的累加操作分開。因此，鎖存器222，以及兩個差分器254和258可放置在其上構成系統(tǒng)10的集成電路芯片的外部。這些部件放置在預處理器5內，如上所述。高速累加器保留在包含系統(tǒng)10的集成芯片內。通過將低速部件移出包含系統(tǒng)10的集成電路芯片，減少了集成電路芯片內所需要的電路部件，以及接口面積。
再次參照圖3，位擴展器230接收來自漏斗移相器229(圖5)的輸出信號。位擴充器230擴充來自漏斗移相器229的輸出信號內的位數，并執(zhí)行低速濾波操作。例如，在示出的實施例，位擴充器230產生具有15位的信號。在優(yōu)選實施例，根據下面詳細描述的電路配置，可以要求較多的位。在示出的實施例，由第一級低通濾波器執(zhí)行濾波，在示出的實施例第一級低通濾波由一個IIR濾波器構成。位擴充器230將輸出信號提供給相位調制器26。
來自位擴充器230的信號被認為是表示所要求的以波特進行的下一個未調制時鐘信號邊沿到下一個合成時鐘輸出信號的邊沿的時間差值量的固定點實數，即，來自位擴充器230的信號包括固定位寬的整數部分，以及固定位寬的小數部分。該實數可為正或負。整數部分表示所要求的合成時鐘信號的下一個邊沿的時間位置與未調制時鐘信號的下一個邊沿的時間位置之間的總系統(tǒng)時鐘周期的數，而小數部分表示合成時鐘信號的下一個邊沿的時間位置與未調制時鐘信號的下一個邊沿的時間位置之間的系統(tǒng)時鐘周期的小數部分。
在示出的實施例，系統(tǒng)時鐘頻率與2的乘方到波特有關。即，如果波特為FBAUD，則系統(tǒng)時鐘頻率為2m·FBAUD。在這種情況下，以波特表示的每個時鐘信號周期包括2m系統(tǒng)時鐘周期。M的值可由系統(tǒng)控制器經控制接口12進行選擇。響應來自系統(tǒng)控制經控制接口12的控制信號，配置計數器262，以便通過將其配置為m位計數器來與所選的m值一致。M位計數器262響應多相位系統(tǒng)時鐘信號中的一個在示出的實施例，相位φ0。因此，來自m位計數器262的輸出為以波特計數系統(tǒng)時鐘比率和周期的m位數字信號，即，在周期開始計數為0，在周期中間計數為2m-1，以及在結束計數為2m-1，僅在開始為0。
配置計數器的大小，以及m的值以便以要求的波特從系統(tǒng)時鐘頻率向內插器220提供時鐘信號。同時，配置時鐘選擇器234以選擇來自時鐘分頻器232的輸出除以2m。在該配置，來自時鐘選擇器234的時鐘信號單位為波特。這通常是所要求的，盡管也可選擇其他配置。
例如，如果PLL14提供的系統(tǒng)時鐘頻率為1228.8MHz，并且所要求的波特為2.4MHz，則m選擇為9。計數器262配置為9位計數器，以波特計數系統(tǒng)時鐘比率，以及周期，即，在周期開始計數為0，在周期中間計數為256，以及在0重新開始之前的周期結束計數為511。
通過參照圖6和7示出的波形圖可以較好地理解相位調制器26的操作。圖6中的最高波形表示系統(tǒng)時鐘信號SYS CLK的上升沿，如上所述，該上升沿為多相位系統(tǒng)時鐘信號的φ0。系統(tǒng)時鐘信號SYS CLK以計數器262為條件進行計數以及周期從0到511并回到0。這由表示對應于系統(tǒng)時鐘信號SYS CLK的響應上升沿的計數器262的多位輸出端的值的圖6中的第二波形表示。
來自內插濾波器22的位擴充器230的信號，以波特表示時鐘輸出信號的下一個要求邊沿的時間位置和名義上的時鐘信號的下一個邊沿的時間位置之間的時間差值，并表示為一個具有整數和小數部分的固定點實數，所有這些如上所述。該信號在加法器268與計數器262的輸出組合。如上所述，固定點實數的整數部分表示系統(tǒng)時鐘周期的整數部分，而來自計數器262的輸出信號也表示系統(tǒng)時鐘周期的整數部分。這樣，來自計數器262的信號被認為是僅具有整數部分和零值小數部分的固定點實數。在優(yōu)選實施例，從來自未擴充器230的時間差值信號減去計數器262的輸出。因此，加法器268的輸出為從0到511遞減計數，接著遞減通過256，接著通過1遞減回0的數。然而，計數方向不影響邊沿的產生，因為0和256在時間周期內是相同的，與計數遞增和遞減無關。
來自加法器268的差值信號也被認為是一個具有整數部分和小數部分的固定點實數。該信號以下面的方式控制時鐘輸出信號的下一個邊沿的配置。該信號的整數部分被稱為粗分解信號，并將其連接到解碼器272的第一控制輸入端C。小數部分的最高有效位是一個中分解信號，并將其連接到解碼器272的第二控制輸入端M。在示出的實施例，中分解信號為三位信號。然而，在優(yōu)選實施例，中分解信號可以多于三位。小數部分的下一個最高有效部分為精細分解信號并將其連接到第一和第二數模轉換器(DACs)264和266的相應輸入端。在示出的實施例，精細分解信號F也是一個三位信號。然而，在優(yōu)選實施例，該精細分解信號可以多于三位。
如果來自位擴充器230的時間差值信號為正，則加法器268的輸出值大于計數器262的輸出值，并且如果時間差值信號為負，則加法器268的輸出值小于計數器262的輸出值。圖6的第三波形表示當時間差值信號的整數部分為+1時加法器268的整數(粗分解C)輸出。當從+1減去計數器262的輸出值時，結果為大于計數器262的值的值。圖6的第四波形表示當時間差值信號的整數部分為-1時加法器268的整數(粗分解C)輸出。當從-1減去計數器262的輸出值時，結果為小于計數器262的值的值。
如下面詳細描述的，在加法器268的整數輸出為0的時間間隔期間產生時鐘輸出信號CLK OUT的上升沿而在加法器268的整數輸出為256的時間間隔期間產生下降沿。加法器268與計數器262組合，允許邊沿位置，這樣所產生的時鐘輸出信號CLK OUT的相位，被移相整數個系統(tǒng)時鐘周期。然而，在下面的描述中，假定時間差值信號的整數部分等于0并且由此來自加法器268的整數(粗分解C)等于來自計數器262的值。
圖6的下面8個波形圖表示相位φ0到φ7的多相位系統(tǒng)時鐘信號。這些波形圖的左側部分表示在產生時鐘輸出信號SYS CLK的上升沿的時間間隔期間，當加法器268的整數輸出值，C，等于0時的這些信號，而右側部分表示當C等于256(時鐘輸出信號SYS CLK的下降沿)時的這些信號。如圖6所示，在一個單個的時鐘周期內存在由多相位時鐘信號內的相應信號的相關相位定義的，被標以W0到W7,8個子時間間隔。本領域的技術人員可以以公知方式設計并實現用于產生表示時間間隔W0到W7中每一個的相應二進制信號，或具有表示時間間隔W0到W7中相應的一個的值的數字計數信號的電路。
解碼器272以下面詳細描述的方式進行操作以產生8個信號D0到D7。圖8示出的表有助于理解解碼器272的操作。在圖8的表中，最左列表示粗分解C(來自加法器的整數值)，而第二行表示中分解值M(來自加法器268的小數部分的最高有效三位)。最右列表示解碼器272產生的信號D0到D7。信號D0到D7為多電平模擬信號。在示出的實施例，這些信號具有9個可能的值，盡管在優(yōu)選實施例可以多于9個電平。這些信號電平可以由從0，表示最小電平，到8，表示最大電平變化的值定義。
模擬多路復用器(MUX)274響應多相位系統(tǒng)時鐘信號以每次一個系統(tǒng)時鐘周期的順序循環(huán)通過信號D0到D7。在相位間隔W0期間，MUX274將D0信號提供給其輸出端；在相位間隔W1期間，MUX274將D1信號提供給其輸出端，依次類推。
解碼器272產生的信號D0到D7的配置基于來自加法器268的C和M值。解碼器272產生的信號D0到D7的特定值由圖8表中的列D0到D7表示。在C值大于0而小于256的時間間隔期間，在圖8表中的中間行示出，所有的這些多電平模擬信號D0到D7具有值8，與中間分解信號M的值無關(由M列內的“X”表示，含義是‘無關’)。在該間隔期間，解碼器272將具有電平8的模擬信號源連接到所有輸出端D0到D7。這樣，在該間隔由MUX274產生的信號具有恒定值8。在加法器268的輸出大于256但不覆蓋0的時間間隔期間，圖8表中的最下面的行示出，所有的這些多電平模擬信號D0到D7具有值0，與中間分解信號M的值無關。在該間隔期間，解碼器272將具有電平0的模擬信號源連接到所有輸出端D0到D7。這樣，在該間隔由MUX274產生的信號具有恒定值0。
在圖8表中上部的第8行，以及圖6左側的波形圖示出C信號等于0的時間間隔。在該間隔信號D0到D7以下面方式形成。如果中間分解信號M為0，則信號D0將呈現模擬電平1到8中的任何一個(由圖6中的信號D0的多個水平線表示)。特定模擬電平從來自第一DAC 264的信號A1得到，該信號由圖8表中的列中的項“A1”表示，該列表示信號D0，信號D0位于表示C信號0和M信號0的行。在示出的實施例，在該時間間隔，解碼器272將第一DAC264的輸出連接到D0輸出端。對于等于0的C和等于0的M，信號D0到D7將呈現模擬電平8。解碼器272將具有電平8的模擬信號源連接到D0到D7輸出端。當MUX274掃過信號D0到D7時，如上所述，產生圖6中標以“0”的信號的左側部分，并且以下面詳細描述的方式在相位間隔W0期間產生上升沿。
如果中間分解信號等于1，將D0信號設定到模擬值0。信號D1可以呈現模擬電平1到8(來自第一DAC264的信號A1)；并且剩余信號信號D2到D7呈現模擬值8，如圖8所示。當MUX274掃過信號D0到D7，如上所述，產生圖6中標以“1”的信號的左側部分，并且在相位間隔W1期間產生上升沿。類似地，當M信號具有值2到7，信號D2到D7分別具有來自第一DAC264的信號A1的可變模擬值1到8。前面的Dx信號值具有模擬值0并且跟隨的Dx信號值具有模擬值8。當MUX274掃過信號D0到D7，如上所述，產生圖6中標以2到7的信號的左側部分，并且分別在相位間隔W2到W7期間產生上升沿。
在圖8表中下部的第8行，以及圖6右側的波形圖示出C信號等于256的時間間隔。在該間隔信號D0到D7以下面方式形成。如果中間分解信號M為0，則信號D0將呈現模擬電平1到8中的任何一個(由圖6中的信號D0的多個水平線表示)。特定模擬電平從來自第二DAC 266的信號A2得到，該信號由圖8表中的列中的項“A2”表示，該列表示信號D0，信號D0位于表示C信號256和M信號0的行。在示出的實施例，在該時間間隔，解碼器272將第二DAC264的輸出連接到D0輸出端。對于等于256的C和等于0的M，信號D1到D7將呈現模擬電平0。解碼器272將具有電平0的模擬信號源連接到D1到D7輸出端。當MUX274掃過信號D0到D7時，如上所述，產生圖6中標以“0”的信號的右側部分，并且以下面詳細描述的方式在相位間隔W0期間產生下降沿。
如果中間分解信號等于0，將D0信號設定到模擬值8。信號D1可以呈現模擬電平0到7(來自第二DAC266的信號A2)；并且剩余信號信號D2到D7呈現模擬值0，如圖8所示。當MUX274掃過信號D0到D7，如上所述，產生圖6中標以“1”的信號的右側部分，并且在相位間隔W1期間產生下降沿。類似地，當M信號具有值2到7，信號D2到D7分別具有來自第二DAC266的信號A2的可變模擬值0到7。前面的Dx信號值具有模擬值8并且跟隨的Dx信號值具有模擬值0。當MUX274掃過信號D0到D7，如上所述，產生圖6中標以2到7的信號的右側部分，并且分別在相位間隔W2到W7期間產生下降沿。
如上所述，模擬MUX274響應多相位時鐘信號將來自解碼器272的信號D0到D7以每次一個系統(tǒng)時鐘周期的順序連接到其輸出端D。這樣以下面描述的方式低通濾波所產生的信號D并檢測閾值，以產生時鐘輸出信號CLK OUT。
來自加法器268的精細分解信號F將邊沿以下面的方式放置在規(guī)定相位間隔W0到W7內的規(guī)定時間。如上所述精細分解信號F連接到第一和第二DACs(DAC1 264和DAC2 266)。圖9示出標示出第一和第二DACs,264和266提供的，對應于精細分解信號F的每個值，模擬信號A1和A2的相應輸出電平。即，對于具有值0的精細分解信號F，第一DAC(DAC1)264產生一個具有電平1的模擬信號A1并且第二DAC(DAC2)266同時產生一個具有電平7的模擬信號A2。對于具有值1的精細分解信號F，第一DAC產生一個具有電平2的模擬信號A1并且第二DAC同時產生一個具有電平6的模擬信號A2，依次類推。
圖7示出兩個用于所選的MUX274的信號D的可能的波形圖。圖7中最上面的波形圖d表示一個選擇的波形，其中來自加法器268的精細分解信號F的值為6。如圖9表中所示，這樣，A1信號的值為2并且A2信號的值為6。在示出的波形圖D,A1信號和A2信號的時間位置由一組細的水平線表示，與圖6中一樣。將實際選擇的D內的A1和A2信號表示為粗線。當該信號由LPF268低通濾波時，在圖7中的第二波形表示所產生的波形。
與濾波電平上升的最大電平(8)相比，因為A1電平(2)相對較低，濾波波形上升相對較慢。因此，濾波電平在A1時間間隔的晚些時候上升通過閾值Th(在示出實施例設定在最大和最小值的中間)。類似地，與濾波電平下降的最小電平(0)相比，因為A2電平(6)相對較高，濾波波形下降相對較慢。因此，濾波電平在A2時間間隔的晚些時候下降通過閾值Th。
將濾波波形與閾值Th在比較器278內進行比較。當濾波波形的值小于閾值Th時，比較器278的輸出較小，而當濾波波形的值大于閾值Th時，比較器278的輸出較大。在圖7的第三波形示出比較器278的輸出，并且其為時鐘輸出信號CLKOUT。
圖7的第四波形D示出一個選擇的波形，其中來自內插濾波器22的精細分解信號值為2。這樣，A1信號值為6并且A2信號值為2，如圖9表中所示。將選擇的信號D表示為粗線。當該信號D由LPF268低通濾波時，所產生的波形表示在圖7的第五波形。
與濾波電平上升的最大電平(8)相比，因為A1電平(6)相對較高，濾波波形上升相對較快。因此，濾波電平在A1時間間隔的早些時候上升通過閾值Th。類似地，與濾波電平下降的最小電平(0)相比，因為A2電平(2)相對較低，濾波波形下降相對較快。因此，濾波電平在A2時間間隔的早些時候下降通過閾值Th。
將濾波波形與閾值Th在比較器278內進行比較。比較器278的輸出表示為圖7的第六波形，并且為時鐘輸出信號CLK OUT。如圖6和7所示，響應來自內插濾波器22的中間和精細分解信號使用系統(tǒng)時鐘周期的1/64分解放置每個邊沿的位置。另外，以比波特低的比率接收來自預處理器5的相位數據信號。，并且以固定的頻率同步接收，而不是基于時鐘輸出信號CLK OUT內的所產生的邊沿的比率。
本領域的技術人員將認識到計數器262輸出端的最低有效位的信號表示來自計數器262的輸入端的系統(tǒng)時鐘信號的2分頻的時鐘信號。并且每個其他位輸出信號表示一個來自下一個最低有效位的2分頻的時鐘信號。接著，計數器262還可以被認為是表示一個多位分頻器，例如由內插濾波器22的分頻器232表示。為此目的，在示出的實施例使用一個一個單個計數器，其輸出端不但連接到相位調制器26的加法器268而且連接到內插濾波器22內的時鐘選擇器234。(時鐘選擇器234還接收來自PLL14的未分頻的系統(tǒng)時鐘信號)因為內插濾波器22與相位調制器26內的計數器262共享時鐘分頻器232，其在內插濾波器22內示出。
現在參照圖1b示出的數字相位分析器，圖10是可用于圖1所示的系統(tǒng)10的時鐘信號分析器的方框圖。在圖10，輸入端IN連接到一組二進制輸入信號源。輸入端IN連接到相位解調器32的輸入端。并且相位解調器32的輸出端連接到抗假信號濾波器36的輸入端?？辜傩盘枮V波器36的輸出端連接到抽取器39的輸入端。抽取器39的數據輸出端產生表示輸入端IN的串行二進制輸入信號的相位特性的數據，并連接到輸出端PHASE DATA。來自抽取器39的選通輸出端連接到選通輸出端STROBE。
串行二進制輸入信號在輸入端IN具有一般對應于波特時間位置的邊沿。該串行二進制輸入信號可以是相位調制信號，其中邊沿的位置在相位中是變化的，或者信號可以是數據傳送信號，其中表示由信號傳送的數據的這樣的邊沿要么出現，要么不出現。在傳送信號的數據情況下，出現的邊沿實質上將在波特上發(fā)生。
相位解調器32產生表示串行二進制輸入信號中每一個邊沿的邊沿位置數據。在檢測到每一個邊沿時產生邊沿位置數據并參照時鐘合成器20如上所述與邊沿位置數據一致。抽取器39產生一個樣本，代表串行二進制輸入信號的相位特性，每一個預設邊沿位置數與系統(tǒng)時鐘同步性地脈沖調制，并且與邊沿的發(fā)生異步。抗假信號濾波器36以已知的方式防止抽取過程中的混淆。
此外，再參照圖10，具有圖3所示結構并如上所述工作的相位調制器26，可以具有與解調器32的輸出端相連的輸入端，如圖10的虛線圖所示。在虛線圖中相位調制器26的輸出端與產生恢復時鐘輸出信號的輸出端相連。如上所述，參照圖3，相位調制器接受邊沿位置數據并響應該邊沿位置數據產生時鐘輸出信號CLK OUT。相位解調器32產生與從輸入端IN接受的串行二進制輸入信號有關的邊沿位置數據，并且該邊沿位置數據對應于從圖3的內插濾波器22接收的邊沿位置數據。作為對該數據的響應，相位調制器26能夠產生一個已恢復的時鐘輸出信號，它具有與接收到的邊沿位置數據相對應的相位，并且在輸入終端IN與接收到的串行二進制輸入信號一致。
圖11是圖1和10中給出的相位分析器30的更詳細的方框圖。在圖11中，輸入終端IN與串行二進制輸入信號的源相連。該輸入終端IN與一個延遲電路322的輸入端相連。延遲電路322的輸出端與寄存器陣列324的數據輸入端相連。鎖存器陣列324的輸出端與串行二進制解碼器326的輸入端相連。二進制解碼器326的數據輸出端與寄存器328的第一輸入端相連。寄存器328的輸出端與抗假信號濾波器36和相位調制器26相連。
系統(tǒng)時鐘信號SYS CLK，它是多相位時鐘信號φ0，與計數器330的輸入端相連。計數器330的輸出端與寄存器328的第二輸入端相連。延遲電路322，鎖存器陣列324，二進制編碼器326，計數器330以及寄存器328一起構成相位解調器32。
寄存器328的輸出端與位擴充器362的輸入端相連。位擴充器的輸出端與第一矩形波串濾波器364的數據輸入端相連。第一矩形波串濾波器364的輸出端與第二矩形波串濾波器366的數據輸入端相連。第二矩形波串濾波器366的輸出端與第三矩形波串濾波器368的數據輸入端相連。第三矩形波串濾波器368的輸出端與柱體位移器370的輸入端相連。柱體位移器370的輸出端與鎖存器392的輸入端相連。鎖存器392產生代表數據的相位來描述串行二進制輸入信號的相位特性，并與輸出端PHASEDATA相連。
來自PLL14的系統(tǒng)時鐘信號SYS CLK還與分頻器372的輸入端相連。分頻器372的輸出端與時鐘選擇器374的輸入端相連。時鐘選擇器374的輸出端與第一固定分頻器376輸入端以及第一和第二矩形波串濾波器364,366的相應時鐘輸入端相連。第一固定分頻器376的輸出端與第二固定分頻器394的輸入端和第三矩形波串濾波器368的時鐘輸入端相連。第二固定分頻器394的輸出端與鎖存器392的時鐘輸入端相連。位擴充器362，相應的第一，第二和第三矩形波串濾波器364,366,368，柱體位移器370，分頻器372，時鐘選擇器374，以及第一固定分頻器376一起構成抗假信號濾波器36。鎖存器392和第二固定分頻器394一起構成抽取器39。
在操作中，延遲電路322，鎖存器陣列324以及二進制編碼器326一起工作，在輸入端IN檢測串行二進制輸入信號的邊沿，其方式將在下面更詳細地描述。當檢測到一個邊沿時，二進制編碼器在其時鐘輸出端產生一個信號，它以寄存器328將該數據封閉到計數器330和二進制編碼器326的相應數據輸出端為條件。計數器330對系統(tǒng)時鐘SYS CLK的循環(huán)計數。接著，存儲在寄存器328的計數值代表從前一次檢測到的邊沿開始的整數個系統(tǒng)時鐘周期。這樣就粗略給出了沿的位置。
圖12是圖11所示的延遲電路322和鎖存器陣列電路324的更為詳細的方框圖。在圖12，鎖存器陣列324由8行鎖存器陣列組成，每行包含8個鎖存器，每個鎖存器為D型觸發(fā)器，以及每個D型觸發(fā)器具有一個D輸入端，一個時鐘輸入端(由小三角形表示)以及一個Q輸出端(僅由鎖存器陣列324的左上部的鎖存器L0表示)。64個觸發(fā)器的總和構成一個具有8行和8列的陣列。
φ1時鐘信號共同地提供給第一(最左側)列的8個D型觸發(fā)器的時鐘輸入端。這些鎖存器從最上行到最下行被標以L0到L7。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q0到Q7。φ2時鐘信號共同地提供給第二列的8個D型觸發(fā)器的時鐘輸入端。這些鎖存器從最上行到最下行被標以L8到L15。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q8到Q15(為簡化起見未示出)。φ3時鐘信號共同地提供給第三列的8個D型觸發(fā)器的時鐘輸入端。這些鎖存器從最上行到最下行被標以L16到L23。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q16到Q23(為簡化起見未示出)。φ4時鐘信號共同地提供給第四列的8個D型觸發(fā)器的時鐘輸入端。這些鎖存器從最上行到最下行被標以L24到L31。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q24到Q31(為簡化起見未示出)。φ5時鐘信號共同地提供給第五列的8個D型觸發(fā)器的時鐘輸入端。這些鎖存器從最上行到最下行被標以L32到L39。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q32到Q39(為簡化起見未示出)。φ6時鐘信號共同地提供給第六列的8個D型觸發(fā)器的時鐘輸入端。這些鎖存器從最上行到最下行被標以L40到L47。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q40到Q47(為簡化起見未示出)。φ7時鐘信號共同地提供給第七列的8個D型觸發(fā)器的時鐘輸入端。這些鎖存器從最上行到最下行被標以L48到L55。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q48到Q55(為簡化起見未示出)。φ8時鐘信號共同地提供給第八列的8個D型觸發(fā)器的時鐘輸入端。這些鎖存器從最上行到最下行被標以L56到L63。這些鎖存器的輸出端分別連接到鎖存器陣列324的輸出端Q56到Q63(為簡化起見未示出)。
輸入端IN連接到第一延遲電路322(1)，第二延遲電路322(2)，第三延遲電路322(3)，第四延遲電路322(4)，第五延遲電路322(5)，第六延遲電路322(6)，以及第七延遲電路322(7)的串聯的輸入端。第一延遲電路322(1)，第二延遲電路322(2)，第三延遲電路322(3)，第四延遲電路322(4)，第五延遲電路322(5)，第六延遲電路322(6)，以及第七延遲電路322(7)的組合構成延遲電路322。
第七延遲電路322(7)的輸出端產生到鎖存器陣列324的C0信號并共同地連接到鎖存器的第一行(L0,L8,L16,L24,L32,L40,L48以及L56)的輸入端D。第七延遲電路322(7)的輸出端產生到鎖存器陣列324的C0信號并共同地連接到鎖存器的第一行(L0,L8,L16,L24,L32,L40,L48以及L56)的輸入端D。第六延遲電路322(6)的輸出端產生到鎖存器陣列324的C1信號并共同地連接到鎖存器的第二行(L1,L9,L17,L25,L33,L41,L49以及L57)的輸入端D。第五延遲電路322(5)的輸出端產生到鎖存器陣列324的C2信號并共同地連接到鎖存器的第三行(L2,L10,L18,L26,L34,L42,L50以及L58)的輸入端D。第四延遲電路322(4)的輸出端產生到鎖存器陣列324的C3信號并共同地連接到鎖存器的第四行(L3,L11,L19,L27,L35,L43,L51以及L59)的輸入端D。第三延遲電路322(3)的輸出端產生到鎖存器陣列324的C4信號并共同地連接到鎖存器的第五行(L4,L12,L20,L28,L36,L44,L52以及L60)的輸入端D。第二延遲電路322(2)的輸出端產生到鎖存器陣列324的C5輸入信號并共同地連接到鎖存器的第六行(L5,L13,L21,L29,L37,L45,L53以及L61)的輸入端D。第一延遲電路322(1)的輸出端產生到鎖存器陣列324的C6輸入信號并共同地連接到鎖存器的第七行(L6,L14,L22,L30,L38,L46,L54以及L62)的輸入端D。輸入端IN產生到鎖存器陣列324的C7輸入信號并共同地連接到鎖存器的第八行(L7,L15,L23,L31,L39,L48,L56以及L64)的輸入端D。
參照圖13所示的波形圖可以更好地理解圖11的解調器，特別是圖12的延遲電路322和鎖存器陣列324的操作。在圖13，最上面的波形是串行二進制輸入信號IN部分，示出一個上升沿。第二波形表示系統(tǒng)時鐘信號SYS CLK的上升沿，如上所述，該信號為多相位系統(tǒng)時鐘信號的相位φ0。計數器330(圖11)在系統(tǒng)時鐘信號SYS CLK的每個上升沿增加其計數。字示出的實施例，在計數器330取得值83之后，以及在其增加到84之前串行二進制輸入信號IN的上升沿出現。如前所述，延遲電路322，鎖存器電路324以及二進制解碼器326的組合檢測邊沿，并以檢測到邊沿時使鎖存器328鎖存計數器330的值為條件。
下面的8個波形表示多相位時鐘系統(tǒng)信號。這些信號定義8個相位間隔，W0到W7，如前面詳細描述的。下一個波形是較大分解的串行二進制輸入信號IN(也是提供給鎖存器電路324的信號C7)。在大約通過相位間隔W5的3/4時出現上升沿。
在操作中，延遲電路322(x)中的每個被設計為提供一個1/64系統(tǒng)時鐘SYS CLK信號的固定延遲。串行二進制輸入信號IN通過延遲電路322(1)到322(7)的組合以形成一組延遲信號C0到C7。鎖存器L0到L7分別接收信號C0到C7，并且由相位φ1信號計時。這樣，鎖存器L0到L7在相位φ1信號的上升沿鎖存信號C0到C7，并分別在輸出端Q0到Q7產生鎖存信號。在示出的波形，這些信號全部是邏輯‘0’信號。鎖存器L8到L15由相位φ2信號計時，并在相位φ2信號的上升沿鎖存8個延遲信號C0到C7，并分別在輸出端Q8到Q15產生鎖存信號(未示出)，依次類推。具體表示為，鎖存器L40到L47鎖存在相位φ6信號的上升沿接收的8個延遲信號C0到C7，并分別在輸出端Q40到Q47產生鎖存信號。下面將討論這些樣本值。鎖存器56到L63鎖存在相位φ0信號的上升沿接收的8個延遲信號C0到C7，并分別在輸出端Q40到Q47產生鎖存信號。這些信號全部是邏輯‘1’。
在圖13將C7信號由一個粗線表示。由圖13的細線表示C6到C0信號，相對于前面的信號每個信號被延遲1/64系統(tǒng)時鐘周期。在相位φ6信號的上升沿，已出現串行二進制輸入信號IN的上升沿，該串行二進制輸入信號IN為C7信號。這樣，C7信號為邏輯‘1’信號。這樣，接收C7信號的鎖存器L47鎖存邏輯‘1’信號，并產生為邏輯‘1’信號的Q47輸出信號。類似地，在相位φ6信號的上升沿，已出現C2和C6信號的上升沿。這樣，接收C6和C5延遲信號的鎖存器L46和L45鎖存邏輯‘1’信號，并分別產生為邏輯‘1’信號的Q46和Q45輸出信號。
相反地，還未產生相位φ6信號上升沿，C4延遲信號上升沿的C4延遲信號。這樣，接收C4延遲信號的鎖存器L44，鎖存一個邏輯‘0’信號，并產生為邏輯‘0’信號的Q44輸出信號。類似地，在相位φ6信號上升沿，仍然還未產生C0和C3信號的上升沿。這樣，接收C3到C0延遲信號的鎖存器L43和L40，鎖存一個邏輯‘0’信號，并分別產生為邏輯‘0’信號的Q43和Q40輸出信號。
二進制編碼器326處理Q0到Q63信號以檢測邊沿。如果所有的Q0到Q63信號的邏輯值相同(即，或者全為邏輯‘1’信號或者全為邏輯‘0’信號)，則檢測無邊沿。這就是系統(tǒng)時鐘時間間隔在計數器330內的計數為83時的系統(tǒng)時鐘時間間隔之前或之后的情況。參照圖13內最上面的三個波形圖，對于在前系統(tǒng)時鐘時間間隔，Q0到Q63信號全為邏輯‘0’信號而對于在后系統(tǒng)時鐘時間間隔，Q0到Q63信號全為邏輯‘1’信號。在這種情況下，在二進制編碼器326的時鐘輸出端未產生時鐘信號。
然而，如果兩個相鄰Q信號具有不同的邏輯值，則由二進制編碼器326檢測一個邊沿。在圖13示出的波形圖，在計數器具有值83的系統(tǒng)時鐘時間間隔期間，信號Q44具有邏輯‘0’值而信號Q45具有邏輯‘1’值。這表示一個上升沿。以類似的方式，如果信號Qn具有邏輯‘1’值而信號Qn+1具有邏輯‘0’值，則檢測一個下降沿。在任何一種情況下，通過二進制編碼器326將剛好處于邏輯值的變化之前的具有Q信號數目的值的多位二進制信號提供給寄存器328并且將時鐘信號提供給寄存器328。
在示出實施例，將具有值44的6-位二進制信號提供給寄存器328。響應來自二進制編碼器326的時鐘信號，寄存器328寄存計數器330的值(表示檢測到最后邊沿之后的完整時鐘周期數)以及來自編碼器326的值(表示當前時鐘周期周期內的邊沿位置的小數部分)。在示出的實施例，來自寄存器328的輸出為15位數字信號。在一個優(yōu)選實施例，寄存器328以同步方式進行操作，在時鐘輸入端接收系統(tǒng)時鐘SYS CLK信號，以及來自二進制編碼器326的寄存使能輸入端的時鐘輸出信號。
本領域的技術人員將認識到對于所有的n可通過計算Qn和Qn+1的異來提供二進制編碼器326內的邊沿檢測功能(QnQn+1)。如果對于所有的n(QnQn+1)=0(即，如果所有的信號具有相同的邏輯值)，則檢測到無邊沿并且未產生用于寄存器328的時鐘信號。如果對于所有的n(QnQn+1)=1(即，Qn和Qn+1不同)，則二進制編碼器326在數據輸出端產生一個n值并且產生用于寄存器328的時鐘信號。
在示出的實施例，將8個延遲信號提供給8個相應行的寄存器，以及寄存器的8列接收來自多相位系統(tǒng)時鐘的8個相應相位信號以產生一個系統(tǒng)時鐘周期的1/64檢測分解。本領域的技術人員將認識到其他的配置是可能的。例如，將顯示系統(tǒng)時鐘周期的1/128延遲的16延遲電路提供給相應行的寄存器，并且寄存器的8列接收來自多相位系統(tǒng)時鐘的8個相應相位信號以產生一個系統(tǒng)時鐘周期的1/128檢測分解?；蛘?，將顯示系統(tǒng)時鐘周期的1/128延遲的8延遲電路提供給8個相應行的寄存器，并且寄存器的16列接收來自多相位系統(tǒng)時鐘的16個相應相位信號以產生一個系統(tǒng)時鐘周期的1/128檢測分解。或者，將顯示系統(tǒng)時鐘周期的1/256延遲的16延遲電路提供給16個相應行的寄存器，并且寄存器的16列接收來自多相位系統(tǒng)時鐘的16個相應相位信號以產生一個系統(tǒng)時鐘周期的1/256檢測分解。
在每個檢測邊沿出現的，來自寄存器328的邊沿位置數據可用于其他電路部件。例如，在示出的實施例，邊沿位置數據可提供給相位調制器26，該相位調制器根據該數據產生一個恢復串行二進制信號。也可以響應該數據執(zhí)行其他功能。
來自寄存器328的邊沿位置數據也提供給抗假信號濾波器36。如上所述，相對于內插濾波器22(圖3)，分頻器372和時鐘選擇器374協同操作以選擇一個用于抗假信號濾波器36的時鐘頻率，或者為系統(tǒng)時鐘頻率或者系統(tǒng)時鐘頻率的分諧波。如上所述，連接到系統(tǒng)時鐘的計數器330提供分頻器372的時鐘分頻功能。
來自時鐘選擇器374的所選時鐘信號提供一個用于第一和第二矩形波串濾波器的時鐘信號。在第一固定分頻器376，該信號還被因數M分頻，接著在第二固定分頻器394再次被因數M4分頻。來自第一固定時鐘分頻器376的輸出時鐘信號提供一個用于第三矩形波串濾波器的時鐘信號，并且來自第二固定時鐘分頻器394的輸出時鐘信號提供一個用于鎖存器392的時鐘信號。
抗假信號濾波器36由第一級低通濾波器和位擴充器362，以及三個矩形波串濾波器364,366和368的串聯構成，其中的每一個平均一個預定的時間窗口上的樣本。位擴充器362實現為第一級LPF。在示出的實施例，其以公知方式實現為一個IIR濾波器。另外，位擴充器362將其輸出信號內的位數從寄存器328得到的15位擴充到23位。操作第一和第二矩形波串濾波器364和366的串聯以平均來自時鐘選擇器374的所選濾波器時鐘頻率的M個樣本。操作第三矩形波串濾波器368以平均由固定因數M分頻的所選濾波器時鐘頻率的M個樣本。來自第三矩形波串濾波器368的輸出信號為來自寄存器328的一組邊沿位置數據信號的低通濾波形式。在抽取處理期間該濾波以公知方式防止抗假因素出現。如上所述，桶(barre1)移相器370移相濾波相位數據信號以說明由低通濾波矩形波串濾波器引入的增益變化。鎖存器392鎖存來自寄存器328的每M個邊沿位置數據樣本中的一個輸出相位信號，其中M=M3·M4。這些輸出相位數據樣本提供給后處理器25(圖1)，并且到鎖存器392的時鐘信號用作后處理器25的選通信號。
如上所述，在時鐘輸出信號合成器的情況下，對于上面討論的某些信號處理有可能與預處理器5共享，或者在串行二進制輸入信號分析器的情況下使用后處理器25。圖14是圖11示出的抗假濾波器36的更為詳細的方框圖，盡管圖14示出的技術同樣可用于圖3示出的內插濾波器。
圖14由圖11的抗假信號濾波器36的相應配置的四個方框圖組成。圖14a是圖11示出的抗假信號濾波器36的簡化方框圖。在圖14a，第一，第二，和第三矩形波串濾波器364,366和368的串聯連接在邊沿位置數據信號源和鎖存器392之間。第一和第二矩形波串濾波器，364和366由波特FBAUD處的時鐘信號計時。第三矩形波串濾波器368由波特FBAUD/M處的時鐘信號計時。鎖存器392由波特FBAUD/M處的時鐘信號計時，其中M=MA·M4，該時鐘信號也是選通信號STROBE。
正如所公知的，平均功能可被認為是累積功能的組合，累積功能是一個相對高速操作，而差分功能被認為是相對低速操作。圖14b示出以公知方式分解為累加器和差分器的串聯的第一，第二和第三矩形波串濾波器，364,366和368中的每一個。第一矩形波串364包括累加器42和差分器44的串聯；第二矩形波串366包括累加器62和差分器64的串聯；第三矩形波串368包括累加器82和差分器84的串聯。因為累加和差分處理為線性處理，累加器42,62和82以及差分器44,64和84可以以任何順序串聯。
圖14c是一個不同的配置，其中三個累加器42,62和82連接到三個差分器44',64'和84'。在圖14c，第一和第二累加器42和62由波特FBAUD的時鐘信號計時，第三累加器82由FBAUD/M3比率的時鐘信號計時。三個差分器44'，64'和84'全部由FBAUD/M3比率的時鐘信號計時。
圖14d是另一個配置，其中寄存器392位于三個累加器42,62和82和三個差分器44”,64”和84”之間。在圖14d，寄存器392和三個差分器44”,64”和84”全部由FBAUD/M比率的時鐘信號計時。該配置在信號處理鏈結束時分組差分器電路44”,64”和84”，信號處理鏈在相對低速的FBAUD/M操作。在示出的實施例，在包含系統(tǒng)10的半導體芯片內構成三個累加器42,62和82，以及寄存器392，而差分器44”,64”和84”構成在芯片外部，并且處于圖11的后處理器25內。
圖3示出的內插濾波器22內的矩形波串濾波器234和226可以類似地分解為累加器和差分器并重新配置，因此差分器可以在預處理器5內構成，處于集成電路芯片外部。本申請公開的這種處理重新配置不改變上述功能，但是將相對低速處理移出芯片。減少了必須在集成電路芯片內構成的電路。這就降低了這樣的芯片，以及使用這樣芯片的任何產品的成本。
將圖3的內插濾波器22與圖11的抗假信號濾波器36進行比較，可以看出在這兩個濾波器共享很多相同的部件。例如，PLL14，時鐘分頻器(232和372)，時鐘選擇器(234和374)，第一固定分頻器(236和376)和第二固定分頻器(238和394)出現在內插濾波器22和抗假信號濾波器36。剩余部件第一矩形波串濾波器(224和364)，第二矩形波串濾波器(226和366)以及第三矩形波串濾波器368；位擴充器(230和362)；桶移相器(228和370)；以及鎖存器(222和392)；可以使用本領域技術人員公知的任何方式通過將數據和時鐘輸入端切換到相應的其他部件的適當輸出端進行電連接。類似地，相位調制器26的輸入端可以在系統(tǒng)操作為一個時鐘信號合成器時從內插器22的輸出切換到，系統(tǒng)操作為一個時鐘信號分析器時的相位解調器32的輸出。參照圖1，通過從系統(tǒng)控制器(未示出)提供到系統(tǒng)10的控制信號經控制接口12進行控制操作模式?？刂平涌?2可以將適當的控制信號提供到切換部件以便以要求的方式連接示出的部件。
如上所述的串行二進制信號合成器與固定頻率系統(tǒng)時鐘同步地接收相位表示數據，并且一個串行二進制信號分析器與固定頻率系統(tǒng)時鐘同步地產生相位表示數據。同步地操作地的這樣系統(tǒng)易于用作測量儀器的一部分。另外，易于設計和實現為內插濾波器和抗假信號濾波器這樣系統(tǒng)中所必須的數字濾波。進一步，可以理解在不需要分開的時鐘恢復電路的情況下，串行二進制信號分析器可以處理其中出現或不出現邊沿的數字信號。
權利要求
1．一種時鐘輸出信號合成器，包括系統(tǒng)時鐘信號源；相位數據信號源；一個內插器，連接到相位數據信號源，用于與系統(tǒng)時鐘信號同步地接收相位數據信號，并響應每個接收的相位數據信號產生連續(xù)邊沿配置數據信號；和一個相位調制器，連接到內插器，用于產生具有放置在由連續(xù)邊沿放置數據信號確定的時間的邊沿的時鐘輸出信號。
2．一種串行二進制輸入信號分析器，包括系統(tǒng)時鐘信號源；具有邊沿的串行二進制輸入信號源；一個相位解調器，連接到串行二進制輸入信號源，用于連續(xù)產生表示串行二進制輸入信號的每個邊沿位置的連續(xù)數據信號；和一個抽取器，連接到相位解調器，用于與系統(tǒng)時鐘信號同步地產生相位數據信號。
3．如權利要求2所述的分析器，進一步包括一個連接到相位解調器的相位調制器，用于產生具有與串行二進制輸入信號相同相位的恢復時鐘輸出信號。
4．一種系統(tǒng)，包括系統(tǒng)時鐘信號源；一個可配置的濾波器；一個相位調制器；和一個相位解調器；其中將該系統(tǒng)配置為以第一操作模式操作，其中將該濾波器配置為用作一個內插器，連接到相位數據信號源，用于與系統(tǒng)時鐘信號同步地接收相位數據信號，并響應每個相位數據信號產生連續(xù)邊沿配置數據信號；和該相位調制器連接到內插器，用于產生具有放置在由連續(xù)邊沿放置數據信號確定的時間的邊沿的時鐘輸出信號；和將該系統(tǒng)配置為以第二操作模式操作，其中該相位解調器連接到具有邊沿的串行二進制輸入信號源，用于連續(xù)產生表示串行二進制輸入信號的每個邊沿位置的信息；和該濾波器配置為用作一個連接到相位解調器的抽取器，用于與系統(tǒng)時鐘信號同步地產生相位表示信號。
5．如權利要求4所述的系統(tǒng)，其中在第二配置模式，相位調制器連接到相位解調器以產生一個具有與串行二進制輸入信號相同相位的時鐘輸出信號。
全文摘要
一種數字相位合成器包括一個連續(xù)相位數據信號源。一個內插器響應每個連續(xù)相位數據信號產生連續(xù)邊沿配置數據信號。一個相位調制器產生具有放置在由連續(xù)邊沿放置數據信號確定的時間的邊沿的輸出時鐘信號。類似地,一個數字相位分析器包括一個具有邊沿的串行二進制輸入信號源。一個相位解調器產生表示串行二進制輸入信號的每個邊沿位置的連續(xù)數據信號。一個抽取器在低于串行二進制輸入信號邊沿的比率產生相位數據信號。
文檔編號H03L7/08GK1315785SQ0011795
公開日2001年10月3日 申請日期2000年3月25日 優(yōu)先權日2000年3月25日
發(fā)明者D·H·沃拉維爾, D·G·克尼里姆 申請人:特克特朗尼克公司