專利名稱：延遲電路、時(shí)鐘生成電路及相位同步電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使所輸入的時(shí)鐘等信號(hào)延遲的延遲電路、生成時(shí)鐘的時(shí)鐘生成電路、及使所輸入的時(shí)鐘與基準(zhǔn)信號(hào)同步的相位同步電路。


圖13是表示利用PLL(Phase Locked Loop鎖相環(huán))生成與輸入時(shí)鐘同步且頻率與輸入時(shí)鐘相同或?yàn)槠浔额l的輸出時(shí)鐘的現(xiàn)有時(shí)鐘生成電路(或相位同步電路)的結(jié)構(gòu)的框圖。在圖13中，1是壓控振蕩器(以下簡(jiǎn)稱VCO)，3是對(duì)來(lái)自VCO1的頻率為輸入時(shí)鐘頻率的倍頻的輸出時(shí)鐘進(jìn)行分頻的分頻器，4是生成用作輸入時(shí)鐘的基準(zhǔn)時(shí)鐘的振蕩器，6是將來(lái)自分頻器3的分頻時(shí)鐘的相位與來(lái)自振蕩器4的基準(zhǔn)時(shí)鐘的相位進(jìn)行比較并向VCO1輸出具有與使兩個(gè)相位一致的相位差對(duì)應(yīng)的值的控制電壓的電荷泵，8是VCO中所包含的反相器，9是PLL。
以下，說(shuō)明其動(dòng)作。
VCO1，生成頻率為基準(zhǔn)時(shí)鐘頻率的n倍的輸出時(shí)鐘，并在輸出的同時(shí)將其供給分頻器3。分頻器3，通過(guò)對(duì)該輸出時(shí)鐘進(jìn)行分頻而生成分頻時(shí)鐘并輸出到電荷泵6。電荷泵6，將來(lái)自分頻器3的分頻時(shí)鐘的相位與來(lái)自振蕩器4的基準(zhǔn)時(shí)鐘的相位進(jìn)行比較并生成具有與使兩個(gè)相位一致的相位差對(duì)應(yīng)的值的控制信號(hào)。具體地說(shuō)，當(dāng)分頻時(shí)鐘的相位超前時(shí)，使控制信號(hào)的值即電壓升高，與此相反，當(dāng)基準(zhǔn)時(shí)鐘的相位超前時(shí)，使控制信號(hào)的電壓降低。當(dāng)來(lái)自分頻器3的分頻時(shí)鐘的相位與來(lái)自振蕩器4的基準(zhǔn)時(shí)鐘的相位一致時(shí)，PLL9變?yōu)殒i定狀態(tài)。這時(shí)，由分頻器3對(duì)輸出時(shí)鐘進(jìn)行n分頻后的分頻時(shí)鐘的周期與基準(zhǔn)時(shí)鐘的周期相等。
在PLL9內(nèi)也可以設(shè)置多個(gè)分頻器3，根據(jù)所要求的倍頻比選擇其中一個(gè)分頻器3，即可切換倍頻比并設(shè)定為上述所要求的倍頻比。例如，當(dāng)選擇n分頻時(shí)，PLL9生成頻率為基準(zhǔn)時(shí)鐘頻率的n倍的輸出時(shí)鐘。另外，也可以設(shè)置多個(gè)振蕩器4，通過(guò)從其中選擇一個(gè)振蕩器4而改變基準(zhǔn)時(shí)鐘的頻率。但是，在上述方法中，為改變輸出時(shí)鐘的周期而必須將PLL的鎖定釋放，所以必須再次進(jìn)行鎖定，因而在輸出時(shí)鐘的周期變更上需花很多時(shí)間。因此，當(dāng)要求在短時(shí)間內(nèi)切換周期時(shí)，如圖14所示，有一種通過(guò)設(shè)置多個(gè)振蕩器4和多個(gè)PLL9而生成多個(gè)周期不同的時(shí)鐘并用多路復(fù)用器10從多個(gè)時(shí)鐘中選擇一個(gè)所需時(shí)鐘的方法。但是，這種方法的缺點(diǎn)是，當(dāng)想要在較寬的范圍精細(xì)地調(diào)節(jié)周期時(shí)，電路的規(guī)模將非常大，而在切換時(shí)鐘時(shí)還存在著引起相位偏移等因而產(chǎn)生大的抖動(dòng)的危險(xiǎn)。
圖15是表示可以調(diào)節(jié)延遲時(shí)間的現(xiàn)有延遲電路一例的結(jié)構(gòu)的框圖。在圖15中，11是反相器，12是多路復(fù)用器，19是寄存器，46是延遲電路。如圖15所示，延遲電路46，具有串聯(lián)連接的偶數(shù)個(gè)反相器11。該串聯(lián)的多個(gè)反相器11，被分成各為2級(jí)的多個(gè)組，設(shè)置在每2級(jí)之間的多條導(dǎo)線及從串聯(lián)的多個(gè)反相器11的兩端引出的導(dǎo)線連接于多路復(fù)用器12。多路復(fù)用器12，可以根據(jù)寄存器19的內(nèi)容從這些導(dǎo)線中選擇1條導(dǎo)線，從而切換延遲時(shí)間。此外，通過(guò)采用備有如圖15所示的延遲電路的PLL，還可以調(diào)節(jié)輸出時(shí)鐘的周期。但是，這種方法，存在著只能按由門延遲決定的時(shí)間步長(zhǎng)切換延遲時(shí)間、且其延遲時(shí)間隨周圍溫度和電源電壓而變化因而不能按精確的時(shí)間步長(zhǎng)變更周期的缺點(diǎn)。
圖16是表示為了在較寬的范圍精細(xì)地調(diào)節(jié)延遲時(shí)間而將多個(gè)延遲電路串聯(lián)連接的現(xiàn)有延遲電路的另一例的結(jié)構(gòu)的框圖。如圖16所示，例如，在將2個(gè)延遲電路46a、46b串聯(lián)連接時(shí)，在結(jié)構(gòu)上，可以粗略地設(shè)定第2延遲電路46b的延遲時(shí)間，以便使第1延遲電路46a能夠精細(xì)地調(diào)節(jié)延遲時(shí)間。第1和第2延遲電路46a、46b的延遲時(shí)間，分別由寄存器19的高位、低位設(shè)定。這時(shí)，第1延遲電路46a，可以按8個(gè)等級(jí)進(jìn)行調(diào)節(jié)，如設(shè)第1延遲電路46a的每2級(jí)反相器11的延遲時(shí)間為Δd、第2延遲電路46b的每2級(jí)反相器11的延遲時(shí)間為ΔD，則ΔD必須等于(Δd×8)。但是，由于電源電壓或周圍溫度的變化、制造工序中的偏差等，經(jīng)常使ΔD不可能等于Δd×8。如果總是不能使ΔD與Δd×8一致，則延遲電路的延遲時(shí)間變化的最小幅度將大于Δd，或雖然寄存器19的內(nèi)容變化是使延遲時(shí)間增大，但相反卻有可能使延遲時(shí)間減小。
圖17是表示例如在特開昭59-63822號(hào)公報(bào)中公開的現(xiàn)有延遲電路的另一例的結(jié)構(gòu)的框圖。在圖17中，50是將所施加的基準(zhǔn)時(shí)鐘的相位或頻率與來(lái)自分頻器3的分頻時(shí)鐘的相位或頻率進(jìn)行比較的相位/頻率比較器，51是根據(jù)相位/頻率比較器50的輸出生成控制信號(hào)并向VCO1及延遲線53輸出的環(huán)路濾波器及電平移動(dòng)器。
以下，說(shuō)明其動(dòng)作。
VCO1的輸出，傳送到分頻器3并由其進(jìn)行分頻。分頻器3的輸出即分頻時(shí)鐘，傳送到相位/頻率比較器50，由相位/頻率比較器50將其與基準(zhǔn)時(shí)鐘進(jìn)行比較。相位/頻率比較器50的輸出，傳送到環(huán)路濾波器及電平移動(dòng)器51。環(huán)路濾波器及電平移動(dòng)器51，將控制信號(hào)輸出到延遲線53?？刂菩盘?hào)，表示基準(zhǔn)時(shí)鐘與分頻時(shí)鐘的相位差并隨相位/頻率比較器50的脈沖信號(hào)而變化。控制信號(hào)還施加于延遲線53，而延遲線53的延遲時(shí)間則根據(jù)控制信號(hào)設(shè)定為規(guī)定值。
由于現(xiàn)有的時(shí)鐘生成電路按如上方式構(gòu)成，所以在PLL中輸出時(shí)鐘的周期由輸入時(shí)鐘的倍頻或分頻決定，因而存在著很難在較寬的范圍精細(xì)地調(diào)節(jié)周期的問(wèn)題。
另外，如圖15所示的現(xiàn)有的延遲電路，延遲時(shí)間隨制造工序中的偏差或環(huán)境的變化而變化，所以不能按一定的時(shí)間步長(zhǎng)設(shè)定延遲時(shí)間，因而存在著不能提供可以按一定的時(shí)間步長(zhǎng)設(shè)定周期或相位差的時(shí)鐘生成電路的問(wèn)題。
此外，在如圖16所示的將多個(gè)延遲電路串聯(lián)連接從而在較寬的范圍精細(xì)地調(diào)節(jié)周期的電路中，由于電源電壓或周圍溫度的變化、制造工序中的偏差等使延遲時(shí)間不能保持恒定，所以，存在著使延遲電路的延遲時(shí)間變化的最小幅度增大或當(dāng)進(jìn)行使延遲時(shí)間增大的控制時(shí)卻相反有可能使延遲時(shí)間減小等的問(wèn)題。
另外，如圖17所示的現(xiàn)有的延遲電路，雖然通過(guò)使延遲線53所包含的各延遲元件與VCO1所包含的各延遲元件具有相同的結(jié)構(gòu)從而能防止因制造工序中的偏差或環(huán)境變化引起的延遲時(shí)間的變化，但存在著不能自由改變延遲時(shí)間的問(wèn)題。
本發(fā)明，是為解決如上所述的問(wèn)題而開發(fā)的，其目的是提供一種能以與制造工藝或環(huán)境變化無(wú)關(guān)的方式按一定時(shí)間步長(zhǎng)精確地改變延遲時(shí)間并能自由改變延遲時(shí)間的延遲電路、可以利用該延遲電路按一定時(shí)間步長(zhǎng)精確地改變輸出時(shí)鐘的周期或相位的時(shí)鐘生成電路、及可以利用該延遲電路按一定時(shí)間步長(zhǎng)精確地改變輸出時(shí)鐘的相位并能精確地與其他時(shí)鐘建立同步的相位同步電路。
本發(fā)明的延遲電路，備有存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自振蕩裝置的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換輸入信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入信號(hào)提供上述的規(guī)定延遲時(shí)間。
本發(fā)明的延遲電路，備有串聯(lián)連接的各自具有振蕩裝置、存儲(chǔ)裝置及延遲裝置的多個(gè)延遲電路，各延遲電路可以按彼此不同的時(shí)間步長(zhǎng)設(shè)定各自的規(guī)定延遲時(shí)間。
本發(fā)明的延遲電路，在各延遲電路中，按相同的半導(dǎo)體工藝形成振蕩裝置中所包含的多個(gè)延遲元件及延遲裝置中所包含的多個(gè)延遲元件。
本發(fā)明的時(shí)鐘生成電路，備有至少一個(gè)延遲電路及時(shí)鐘生成裝置，該至少一個(gè)延遲電路，分別包括存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自振蕩裝置的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息決定為向輸入信號(hào)提供規(guī)定的延遲時(shí)間而應(yīng)使上述輸入信號(hào)通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入信號(hào)提供和輸出上述的規(guī)定延遲時(shí)間；該時(shí)鐘生成裝置，用于與至少一個(gè)上述延遲電路一起形成環(huán)路，生成具有規(guī)定的基本脈沖周期的時(shí)鐘脈沖供給上述延遲電路，并通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘。
本發(fā)明的時(shí)鐘生成電路，備有結(jié)構(gòu)如上所述的多個(gè)延遲電路，各延遲電路可以按彼此不同的時(shí)間步長(zhǎng)設(shè)定各自的規(guī)定延遲時(shí)間，上述多個(gè)延遲電路與時(shí)鐘生成裝置形成環(huán)路。
本發(fā)明的時(shí)鐘生成電路，在各延遲電路中，按相同的半導(dǎo)體工藝形成振蕩裝置中所包含的多個(gè)延遲元件及延遲裝置中所包含的多個(gè)延遲元件。
在本發(fā)明的時(shí)鐘生成電路中，時(shí)鐘生成裝置，是使與其一起形成環(huán)路的串聯(lián)連接的至少一個(gè)上述延遲電路的輸出信號(hào)反相從而通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘的裝置。
在本發(fā)明的時(shí)鐘生成電路中，時(shí)鐘生成裝置，包含延遲裝置，用于使與該時(shí)鐘生成裝置一起形成環(huán)路的串聯(lián)連接的至少一個(gè)上述延遲電路的輸出信號(hào)反相，同時(shí)將由來(lái)自時(shí)鐘生成裝置所包含的控制裝置的控制信號(hào)控制的延遲時(shí)間提供給上述輸出信號(hào)，并通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘。
在本發(fā)明的時(shí)鐘生成電路中，時(shí)鐘生成裝置的控制裝置，具有由控制信號(hào)控制各自的延遲時(shí)間并作為連接成環(huán)路狀的延遲部的多個(gè)延遲元件，時(shí)鐘生成裝置的延遲裝置，是由來(lái)自上述控制裝置的上述控制信號(hào)控制各自的延遲時(shí)間的串聯(lián)連接的多個(gè)延遲元件。
本發(fā)明的時(shí)鐘生成電路，按相同的半導(dǎo)體工藝形成時(shí)鐘生成裝置的控制裝置中所包含的多個(gè)延遲元件及時(shí)鐘生成裝置的延遲裝置中所包含的多個(gè)延遲元件。
在本發(fā)明的時(shí)鐘生成電路中，時(shí)鐘生成裝置的控制裝置，具有作為由控制信號(hào)控制延遲時(shí)間的延遲部的數(shù)字延遲線，時(shí)鐘生成裝置的延遲裝置，是由來(lái)自上述控制裝置的上述控制信號(hào)控制延遲時(shí)間的數(shù)字延遲線。
本發(fā)明的時(shí)鐘生成電路，施加于至少一個(gè)延遲電路的基準(zhǔn)時(shí)鐘的頻率，與施加于時(shí)鐘生成裝置的基準(zhǔn)時(shí)鐘的頻率相等。
本發(fā)明的時(shí)鐘生成電路，備有為調(diào)節(jié)從時(shí)鐘生成裝置輸出的具有規(guī)定周期的時(shí)鐘的相位而設(shè)置的至少一個(gè)其他延遲電路，該其他延遲電路，備有存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自振蕩裝置本身的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換輸入信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入信號(hào)提供上述的規(guī)定延遲時(shí)間。
本發(fā)明的相位同步電路，備有存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自振蕩裝置的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換上述輸入時(shí)鐘信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入時(shí)鐘信號(hào)提供上述的規(guī)定延遲時(shí)間；及相位同步裝置，將所施加的第2基準(zhǔn)時(shí)鐘的相位與上述延遲裝置的輸出時(shí)鐘信號(hào)的相位進(jìn)行比較，并改變存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的上述信息，以使兩者的相位一致。
本發(fā)明的相位同步電路，按相同的半導(dǎo)體工藝形成振蕩裝置中所包含的多個(gè)延遲元件及延遲裝置中所包含的多個(gè)延遲元件。
圖1是表示本發(fā)明實(shí)施形態(tài)1的延遲電路結(jié)構(gòu)的框圖。
圖2是表示圖1所示本發(fā)明實(shí)施形態(tài)1的延遲電路的PLL中所包含的電荷泵一例的結(jié)構(gòu)的框圖。
圖3是表示圖1所示本發(fā)明實(shí)施形態(tài)1的延遲電路的PLL中所包含的反相器一例的結(jié)構(gòu)的框圖。
圖4是表示利用圖1所示延遲電路控制AC特性的電路一例的結(jié)構(gòu)的框圖。
圖5是表示本發(fā)明實(shí)施形態(tài)2的時(shí)鐘生成電路結(jié)構(gòu)的框圖。
圖6是表示本發(fā)明實(shí)施形態(tài)3的時(shí)鐘生成電路結(jié)構(gòu)的框圖。
圖7是表示本發(fā)明實(shí)施形態(tài)4的相位同步電路結(jié)構(gòu)的框圖。
圖8是表示本發(fā)明實(shí)施形態(tài)5的時(shí)鐘生成電路結(jié)構(gòu)的框圖。
圖9是表示本發(fā)明實(shí)施形態(tài)6的延遲電路結(jié)構(gòu)的框圖。
圖10是表示本發(fā)明實(shí)施形態(tài)7的時(shí)鐘生成電路結(jié)構(gòu)的框圖。
圖11是表示本發(fā)明實(shí)施形態(tài)8的時(shí)鐘生成電路結(jié)構(gòu)的框圖。
圖12是表示本發(fā)明實(shí)施形態(tài)9的相位同步電路結(jié)構(gòu)的框圖。
圖13是表示現(xiàn)有的時(shí)鐘生成電路一例的結(jié)構(gòu)的框圖。
圖14是表示可以切換周期不同的多個(gè)輸出時(shí)鐘的現(xiàn)有的時(shí)鐘生成電路一例的結(jié)構(gòu)的框圖。
圖15是表示可以設(shè)定延遲時(shí)間的現(xiàn)有延遲電路一例的結(jié)構(gòu)的框圖。
圖16是表示可以設(shè)定延遲時(shí)間的現(xiàn)有延遲電路的另一例的結(jié)構(gòu)的框圖。
圖17是表示現(xiàn)有的延遲電路的另一例的結(jié)構(gòu)的框圖。
以下，說(shuō)明本發(fā)明的一實(shí)施形態(tài)。實(shí)施形態(tài)1圖1是表示本發(fā)明實(shí)施形態(tài)1的延遲電路結(jié)構(gòu)的框圖。在圖1中，1是壓控振蕩器(以下簡(jiǎn)稱VCO)，4是生成基準(zhǔn)時(shí)鐘的振蕩器，6是將基準(zhǔn)時(shí)鐘的相位與分頻器3的輸出相位進(jìn)行比較并向VCO1輸出具有與該相位差對(duì)應(yīng)的值即電壓的控制信號(hào)的電荷泵，8是VCO1中所設(shè)有的反相器(延遲元件)，9是備有上述VCO1、電荷泵6、連接成環(huán)路狀的多個(gè)反相器8的PLL(振蕩裝置)，11是施加應(yīng)延遲的輸入信號(hào)的輸入端子，10是設(shè)置在輸入端子11和多路復(fù)用器12之間用于對(duì)施加于輸入端子11的輸入信號(hào)提供多個(gè)規(guī)定延遲時(shí)間從而生成多個(gè)延遲后的輸出的延遲部(延遲裝置)，12是從來(lái)自延遲部10的多個(gè)輸出中選擇一個(gè)并向輸出端子13輸出的多路復(fù)用器(延遲裝置)，19是寫入用于控制多路復(fù)用器12的信息的寄存器(存儲(chǔ)裝置)。在圖1中示出5個(gè)反相器8，但反相器8的級(jí)數(shù)，并不限定于5級(jí)。此外，延遲裝置由延遲部10和多路復(fù)用器12構(gòu)成。分頻器3，對(duì)VCO1的輸出信號(hào)頻率進(jìn)行(1/n)分頻，生成頻率與基準(zhǔn)時(shí)鐘頻率相等的分頻時(shí)鐘并向電荷泵6輸出。VCO1，生成其相位由來(lái)自電荷泵6的控制信號(hào)控制的倍頻時(shí)鐘。而該倍頻時(shí)鐘的頻率是基準(zhǔn)時(shí)鐘頻率的n倍。另外，如圖1所示，延遲部10，可以由串聯(lián)連接的偶數(shù)個(gè)反相器(延遲元件)20構(gòu)成。該串聯(lián)的多個(gè)反相器20，被分成各為2級(jí)的多個(gè)組，設(shè)置在每2級(jí)之間的多條導(dǎo)線及串聯(lián)的多個(gè)反相器20的兩端與多路復(fù)用器12連接。此外，各反相器20與在VCO1中使用的各反相器8，最好按相同的半導(dǎo)體工藝制造。
圖2是表示電荷泵6的結(jié)構(gòu)的框圖。在圖2中，40是將基準(zhǔn)時(shí)鐘的相位與來(lái)自分頻器3的分頻時(shí)鐘的相位進(jìn)行比較并輸出具有與該相位差對(duì)應(yīng)的值的信號(hào)UPOUT和DOWOUT的相位比較器。此外，圖3是表示反相器8的結(jié)構(gòu)的框圖。在圖3中，16是其電阻隨所施加的控制信號(hào)值而變化的p溝道MOS晶體管。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，如圖1所示，假定PLL9的VCO1由5級(jí)反相器8構(gòu)成，并假定振蕩器4生成脈沖周期為25nsec(即頻率為40MHz)的基準(zhǔn)時(shí)鐘。當(dāng)PLL9接收基準(zhǔn)時(shí)鐘時(shí)，PLL9的電荷泵6，將基準(zhǔn)時(shí)鐘的相位與來(lái)自分頻器3的分頻時(shí)鐘的相位進(jìn)行比較。根據(jù)該比較結(jié)果，電荷泵6改變向VCO1輸出的控制信號(hào)的電壓。電荷泵6，當(dāng)分頻時(shí)鐘的相位超前時(shí)使控制信號(hào)的電壓升高，當(dāng)基準(zhǔn)時(shí)鐘的相位超前時(shí)使控制信號(hào)的電壓降低。在VCO1的各反相器8中，該p溝道MOS晶體管16用作由控制信號(hào)控制的可變電阻。p溝道MOS晶體管16，如控制信號(hào)的電壓降低則為低電阻，如控制信號(hào)的電壓升高則為高電阻。因此，各反相器8的延遲時(shí)間，如控制信號(hào)的電壓降低則減小，如控制信號(hào)的電壓升高則增加。其結(jié)果是，當(dāng)分頻時(shí)鐘的相位超前時(shí)，因各反相器8的延遲時(shí)間增加，所以，所輸出的倍頻時(shí)鐘的脈沖周期變長(zhǎng)，當(dāng)基準(zhǔn)時(shí)鐘的相位超前時(shí)，因各反相器8的延遲時(shí)間減小，所以，所輸出的倍頻時(shí)鐘的脈沖周期變短。于是，當(dāng)分頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致時(shí)，PLL9變?yōu)殒i定狀態(tài)，在這種情況下，由分頻器3將倍頻時(shí)鐘的頻率按1/n分頻后的分頻時(shí)鐘的周期與基準(zhǔn)時(shí)鐘的周期相等。這時(shí)，VCO1生成的倍頻時(shí)鐘的脈沖周期，為(25/n)nsec。例如，當(dāng)使輸入分頻器3的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，VCO1生成的倍頻時(shí)鐘的脈沖周期為1.25nsec。
作為PLL9的電荷泵6的輸出的控制信號(hào)，如圖1所示，在施加于VCO1的各反相器8的控制端子的同時(shí)，還施加于延遲部10的各反相器20的控制端子。由各反相器20提供的延遲時(shí)間，由PLL9控制。當(dāng)PLL9變?yōu)殒i定狀態(tài)時(shí)，如上所述，將VCO1生成的倍頻時(shí)鐘分頻后的時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致，同時(shí)，倍頻時(shí)鐘的脈沖周期，例如，當(dāng)振蕩器4生成周期為25nsec的基準(zhǔn)時(shí)鐘時(shí)為(25/n)nsec，從而將VCO1的各反相器8的延遲時(shí)間固定為規(guī)定值。其結(jié)果是，延遲部10的各反相器20的延遲時(shí)間也通過(guò)PLL9的控制而固定為上述的規(guī)定值。例如，當(dāng)分頻器3使來(lái)自VCO1的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，由VCO1生成的倍頻時(shí)鐘的脈沖周期為1.25nsec。當(dāng)VCO1由5級(jí)的反相器8構(gòu)成時(shí)，由各反相器8提供的延遲時(shí)間為0.25nsec。同樣，由延遲部10的各反相器20提供的延遲時(shí)間，也是0.25nsec。因此，當(dāng)延遲部10由2N個(gè)反相器20構(gòu)成時(shí)，延遲部10，將按0.5nsec的增量以0～(0.5×N)nsec范圍的延遲時(shí)間使通過(guò)輸入端子11輸入的信號(hào)延遲后的(N+1)個(gè)輸出供給多路復(fù)用器12。即，由延遲部10對(duì)施加于輸入端子11的輸入信號(hào)提供的延遲時(shí)間的最小變化幅度，相當(dāng)于反相器20的2級(jí)部分的延遲時(shí)間。多路復(fù)用器12，由寫入寄存器19的信息進(jìn)行控制。即，多路復(fù)用器12，根據(jù)寄存器19的內(nèi)容從來(lái)自延遲部10的上述多個(gè)輸出中選擇一個(gè)輸出。
圖4是表示將本實(shí)施形態(tài)1的延遲電路設(shè)置于任意內(nèi)部電路的輸出端子的例的框圖。如圖所示，通過(guò)將延遲電路設(shè)置在輸出引腳與內(nèi)部電路的輸出端子之間，可以按精確的規(guī)定時(shí)間步長(zhǎng)增量對(duì)內(nèi)部電路的輸出信號(hào)提供從0到規(guī)定值的延遲時(shí)間。即，可以通過(guò)變更延遲電路的寄存器19的內(nèi)容控制內(nèi)部電路輸出端子的AC特性。此外，也可以將本實(shí)施形態(tài)1的延遲電路設(shè)置在任意的內(nèi)部電路的輸入側(cè)。即使在這種情況下，也同樣能通過(guò)改變延遲電路的寄存器19的內(nèi)容控制內(nèi)部電路的輸入端子的AC特性。
如上所述，按照本實(shí)施形態(tài)1，可以利用由PLL9控制的延遲部10生成按規(guī)定時(shí)間步長(zhǎng)增量延遲0到規(guī)定延遲時(shí)間后的多個(gè)輸出，并由多路復(fù)用器12從來(lái)自延遲部10的多個(gè)輸出中選擇1個(gè)所需要的輸出。因此，可以按規(guī)定時(shí)間步長(zhǎng)增量、例如0.5nsec的增量精確地控制圖1的延遲電路18的延遲時(shí)間。這時(shí)，即使延遲部10所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL9進(jìn)行動(dòng)作而使PLL9中產(chǎn)生同樣的變化并使由此而在PLL9生成的倍頻時(shí)鐘分頻后時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲部10對(duì)輸入信號(hào)提供的延遲時(shí)間返回所要求的設(shè)定值。進(jìn)一步，如上所述，由于延遲部10的多個(gè)反相器20與PLL9中所包含的多個(gè)反相器8可按相同的半導(dǎo)體工藝形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的延遲時(shí)間從設(shè)定值的偏移。實(shí)施形態(tài)2圖5是表示本發(fā)明實(shí)施形態(tài)2的時(shí)鐘生成電路結(jié)構(gòu)的框圖。在圖5中，與圖1所示相同的參照符號(hào)，表示與上述實(shí)施形態(tài)1的延遲電路相同的構(gòu)成要素，以下將其說(shuō)明省略。從圖5可以清楚地看出，本實(shí)施形態(tài)2的時(shí)鐘生成電路，具有上述實(shí)施形態(tài)1的延遲電路18。此外，在圖5中，21是將延遲電路18的輸出端子13與輸入端子11連接而形成環(huán)路的反相器(時(shí)鐘生成裝置)。另外，在圖5所示的例中，PLL9的VCO1，由5級(jí)的反相器8構(gòu)成。當(dāng)然，反相器8的級(jí)數(shù)不限定于5級(jí)。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，如圖5所示，假定PLL9的VCO1由5級(jí)反相器8構(gòu)成，并假定振蕩器4生成脈沖脈沖周期為25nsec(即頻率為40MHz)的基準(zhǔn)時(shí)鐘。延遲電路18的動(dòng)作，與上述實(shí)施形態(tài)1相同。即，當(dāng)PLL9接收基準(zhǔn)時(shí)鐘時(shí)，PLL9的電荷泵6，將基準(zhǔn)時(shí)鐘的相位與來(lái)自分頻器3的分頻時(shí)鐘的相位進(jìn)行比較。根據(jù)該比較結(jié)果，電荷泵6改變向VCO1輸出的控制信號(hào)的電壓，以使分頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致。于是，當(dāng)分頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致時(shí)，PLL9變?yōu)殒i定狀態(tài)，其結(jié)果是，由分頻器3將倍頻時(shí)鐘的頻率按1/n分頻后的分頻時(shí)鐘的周期與基準(zhǔn)時(shí)鐘的周期相等。這時(shí)，VCO1生成的倍頻時(shí)鐘的脈沖周期，為(25/n)nsec。例如，當(dāng)分頻器3使所輸入的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，VCO1生成的倍頻時(shí)鐘的脈沖周期為1.25nsec。
作為PLL9的電荷泵6的輸出的控制信號(hào)，如圖5所示，在施加于VCO1的各反相器8的控制端子的同時(shí)，還施加于延遲部10的各反相器20的控制端子。由各反相器20提供的延遲時(shí)間，由PLL9控制。當(dāng)PLL9變?yōu)殒i定狀態(tài)時(shí)，如上所述，VCO1生成的倍頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致，同時(shí)，倍頻時(shí)鐘的脈沖周期，例如，當(dāng)振蕩器4生成周期為25nsec的基準(zhǔn)時(shí)鐘時(shí)，為(25/n)nsec，從而將VCO1的各反相器8的延遲時(shí)間固定為規(guī)定值。其結(jié)果是，延遲部10的各反相器20的延遲時(shí)間也通過(guò)PLL9的控制而固定為上述的規(guī)定值。例如，當(dāng)分頻器3使來(lái)自VCO1的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，由延遲部10的各反相器20提供的延遲時(shí)間為0.25nsec。因此，當(dāng)延遲部10由2N個(gè)反相器20構(gòu)成時(shí)，延遲部10，將按0.5nsec的增量使輸入信號(hào)以0～(0.5×N)nsec延遲后的(N+1)個(gè)輸出供給多路復(fù)用器12。即，由延遲部10對(duì)施加于輸入端子11的來(lái)自反相器21的輸入信號(hào)提供的延遲時(shí)間的最小變化幅度，相當(dāng)于反相器20額定2級(jí)部分的延遲時(shí)間。多路復(fù)用器12，由寫入寄存器19的信息進(jìn)行控制。即，多路復(fù)用器12，根據(jù)寄存器19的內(nèi)容從來(lái)自延遲部10的上述多個(gè)輸出中選擇一個(gè)輸出。其結(jié)果是，本實(shí)施形態(tài)2的時(shí)鐘生成電路，可以根據(jù)寄存器19的內(nèi)容按0.5nsec的增量精確地改變輸出時(shí)鐘的脈沖周期。而輸出時(shí)鐘的基本脈沖周期則由反相器21的延遲時(shí)間決定。因此，在上述例中，輸出時(shí)鐘的周期，可以按0.5nsec的增量在從該基本脈沖周期到{基本脈沖周期+(0.5×N)}nsec的范圍內(nèi)改變。
如上所述，按照本實(shí)施形態(tài)2，采用可以由在PLL9控制下的延遲部10生成按規(guī)定時(shí)間步長(zhǎng)增量延遲從0到規(guī)定延遲時(shí)間后的多個(gè)輸出并由多路復(fù)用器12從來(lái)自延遲部10的多個(gè)輸出中選擇1個(gè)所需輸出的延遲電路18，可以按規(guī)定時(shí)間步長(zhǎng)增量精確地改變輸出時(shí)鐘的脈沖周期。這時(shí)，即使延遲電路18的延遲部10所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL9進(jìn)行動(dòng)作而使PLL9中產(chǎn)生同樣的變化并使由此感應(yīng)產(chǎn)生的由PLL9生成的倍頻時(shí)鐘分頻后的時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲電路18設(shè)定的輸出時(shí)鐘的脈沖周期返回所要求的設(shè)定值。進(jìn)一步，如上所述，由于延遲部10的多個(gè)反相器20與PLL9中所包含的多個(gè)反相器8可按相同的半導(dǎo)體工藝形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的輸出時(shí)鐘的脈沖周期從設(shè)定值的偏移。實(shí)施形態(tài)3圖6是表示本發(fā)明實(shí)施形態(tài)3的時(shí)鐘生成電路結(jié)構(gòu)的框圖。在圖6中，與圖1所示相同的參照符號(hào)，表示與上述實(shí)施形態(tài)1的延遲電路相同的構(gòu)成要素，以下將其說(shuō)明省略。從圖6可以清楚地看出，本實(shí)施形態(tài)3的時(shí)鐘生成電路，具有上述實(shí)施形態(tài)1的延遲電路18。此外，在圖6中，24是生成第2基準(zhǔn)時(shí)鐘的振蕩器，26是將第2基準(zhǔn)時(shí)鐘的相位與分頻器23的輸出相位進(jìn)行比較并向VCO(延遲部)22輸出具有與該相位差對(duì)應(yīng)的值的控制信號(hào)的電荷泵，28是VCO22中所設(shè)有的反相器(延遲元件)，29是安裝在VCO22的內(nèi)部的多路復(fù)用部，用于對(duì)輸入信號(hào)提供與設(shè)置在延遲電路18內(nèi)的多路復(fù)用部12相同的延遲時(shí)間，30是由上述構(gòu)成要素22、23、26構(gòu)成的PLL(時(shí)鐘生成裝置、控制裝置)，31是連接在延遲電路18的輸出端子13與輸入端子11之間并由來(lái)自PLL30的電荷泵26的控制信號(hào)控制延遲時(shí)間的延遲部(時(shí)鐘生成裝置、控制裝置)，32是設(shè)在延遲部31內(nèi)并由該控制信號(hào)控制延遲時(shí)間的反相器(延遲元件)。分頻器23，對(duì)VCO22的輸出信號(hào)頻率進(jìn)行(1/m)分頻，生成頻率與基準(zhǔn)時(shí)鐘頻率相等的分頻時(shí)鐘并向電荷泵26輸出。VCO22，生成其相位由來(lái)自電荷泵26的控制信號(hào)控制的倍頻時(shí)鐘。而該倍頻時(shí)鐘的頻率是第2基準(zhǔn)時(shí)鐘頻率的m倍。
另外，如圖6所示，延遲部31，可以由數(shù)量與VCO22內(nèi)裝的反相器28相同的串聯(lián)連接的多個(gè)反相器32構(gòu)成。此外，在圖6所示的例中，VCO22由5級(jí)反相器28構(gòu)成。當(dāng)然，反相器28的級(jí)數(shù)不限定于5級(jí)。另外，反相器32最好與反相器28按相同的半導(dǎo)體工藝制造。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，如圖6所示，假定延遲電路18的PLL9的VCO1由5級(jí)反相器8構(gòu)成，同樣，PLL30的VCO22由5級(jí)反相器28構(gòu)成、且延遲部31由5級(jí)的反相器32構(gòu)成。另外，還假定振蕩器4生成脈沖周期為25nsec(即頻率為40MHz)的第1基準(zhǔn)時(shí)鐘，振蕩器24生成脈沖周期為20nsec(即頻率為50MHz)的第2基準(zhǔn)時(shí)鐘。因延遲電路18的動(dòng)作與上述實(shí)施形態(tài)1相同，在下文中將其說(shuō)明省略。
與延遲電路18的PLL9一樣，當(dāng)PLL30接收第2基準(zhǔn)時(shí)鐘時(shí)，PLL30的電荷泵26，將第2基準(zhǔn)時(shí)鐘的相位與來(lái)自分頻器23的分頻時(shí)鐘的相位進(jìn)行比較。根據(jù)該比較結(jié)果，電荷泵26改變向VCO22輸出的控制信號(hào)的電壓，以使分頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致。于是，當(dāng)分頻時(shí)鐘的相位與第2基準(zhǔn)時(shí)鐘的相位一致時(shí)，PLL30變?yōu)殒i定狀態(tài)。其結(jié)果是，由分頻器23將倍頻時(shí)鐘的頻率按1/m分頻后的分頻時(shí)鐘的周期與第2基準(zhǔn)時(shí)鐘的周期相等。這時(shí)，VCO22生成的倍頻時(shí)鐘的脈沖周期，為(20/m)nsec。例如，當(dāng)分頻器23使所輸入的倍頻時(shí)鐘的頻率變?yōu)?/2時(shí)，VCO22生成的倍頻時(shí)鐘的脈沖周期為10nsec。
作為PLL30的電荷泵26的輸出的控制信號(hào)，如圖6所示，在施加于VCO22的各反相器28的控制端子的同時(shí)，還施加于延遲部31的各反相器32的控制端子。由各反相器32對(duì)輸入信號(hào)提供的延遲時(shí)間，由PLL30控制。當(dāng)PLL30為鎖定狀態(tài)時(shí)，如上所述，VCO22生成的倍頻時(shí)鐘的相位與第2基準(zhǔn)時(shí)鐘的相位一致，同時(shí)，倍頻時(shí)鐘的脈沖周期，例如，當(dāng)振蕩器24生成周期為20nsec的第2基準(zhǔn)時(shí)鐘時(shí)，為(20/m)nsec，從而將VCO22的各反相器28的延遲時(shí)間固定為規(guī)定值。其結(jié)果是，延遲部31的各反相器32的延遲時(shí)間也通過(guò)PLL30的控制而固定為該規(guī)定值。例如，當(dāng)分頻器23使來(lái)自VCO22的倍頻時(shí)鐘的頻率變?yōu)?/2時(shí)，由VCO22生成的倍頻時(shí)鐘的周期為10nsec。這里，VCO22內(nèi)裝的多個(gè)反相器28和多路復(fù)用器29的延遲時(shí)間，相當(dāng)于延遲部31的延遲時(shí)間與延遲電路18的多路復(fù)用器12的延遲時(shí)間之和，所以，由延遲部31及多路復(fù)用器12對(duì)信號(hào)提供的延遲時(shí)間為10nsec。因此，輸出時(shí)鐘的基本周期為10nsec(即，基本頻率為100MHz)。
另一方面，當(dāng)延遲電路18的分頻器3使來(lái)自VCO1的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，如在上述實(shí)施形態(tài)1中所述，由延遲部10的各反相器20提供的延遲時(shí)間為0.25nsec。因此，當(dāng)延遲部10由2N個(gè)反相器20構(gòu)成時(shí)，延遲部10，將按0.5nsec的增量使輸入信號(hào)以0～(0.5×N)nsec延遲后的(N+1)個(gè)輸出供給多路復(fù)用器12。多路復(fù)用器12，根據(jù)寄存器19的內(nèi)容從來(lái)自延遲部10的上述多個(gè)輸出中選擇1個(gè)輸出。其結(jié)果是，本實(shí)施形態(tài)3的時(shí)鐘生成電路，可以根據(jù)寄存器19的內(nèi)容按0.5nsec的增量精確地在從10nsec到(10+0.5×N)nsec的范圍內(nèi)切換輸出時(shí)鐘的脈沖周期。
也可以使第1和第2基準(zhǔn)時(shí)鐘具有相同的頻率。例如，當(dāng)振蕩器4和振蕩器24分別生成周期為25nsec(即頻率為40MHz)的第1和第2基準(zhǔn)時(shí)鐘、且分頻器3對(duì)來(lái)自VCO1的倍頻時(shí)鐘的頻率進(jìn)行1/20分頻而分頻器23使來(lái)自VCO22的倍頻時(shí)鐘的頻率保持不變時(shí)，輸出時(shí)鐘的周期，可以根據(jù)寄存器19的內(nèi)容按0.5nsec的增量在從25nsec到(25+0.5×N)nsec范圍內(nèi)進(jìn)行切換。
如上所述，按照本實(shí)施形態(tài)3，可以利用由PLL30控制的延遲部31精確地保持輸出時(shí)鐘的基本脈沖周期，并用延遲電路18的多路復(fù)用器12從來(lái)自延遲部10的多個(gè)輸出中選擇1個(gè)所需要的輸出，從而可以按規(guī)定時(shí)間步長(zhǎng)增量改變輸出時(shí)鐘的脈沖周期。這時(shí)，即使由延遲部31設(shè)定的基本脈沖周期因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL30進(jìn)行動(dòng)作而使PLL30中產(chǎn)生同樣的變化并使由此誘發(fā)的由PLL30生成的倍頻時(shí)鐘與第2基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲部31設(shè)定的輸出時(shí)鐘的基本脈沖周期返回所要求的設(shè)定值。進(jìn)一步，即使延遲電路18的延遲部10所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL9進(jìn)行動(dòng)作而使PLL9中產(chǎn)生同樣的變化并使由此誘發(fā)的由PLL9生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲電路18設(shè)定的輸出時(shí)鐘的脈沖周期返回所要求的設(shè)定值。進(jìn)一步，如上所述，由于延遲部31的多個(gè)反相器32與PLL30中所包含的多個(gè)反相器28可按相同的半導(dǎo)體工藝形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的輸出時(shí)鐘的脈沖周期從設(shè)定值的偏移。實(shí)施形態(tài)4圖7是表示本發(fā)明實(shí)施形態(tài)4的相位同步電路結(jié)構(gòu)的框圖。在圖7中，與圖1所示相同的參照符號(hào)，表示與上述實(shí)施形態(tài)1的延遲電路相同的構(gòu)成要素，以下將其說(shuō)明省略。從圖7可以清楚地看出，本實(shí)施形態(tài)4的相位同步電路，具有上述實(shí)施形態(tài)1的延遲電路18。此外，在圖7中，37是生成具有規(guī)定脈沖周期的時(shí)鐘的振蕩器。振蕩器37，可以由PLL構(gòu)成。而代替這種結(jié)構(gòu)，振蕩器37也可以是上述實(shí)施形態(tài)2或3的時(shí)鐘生成電路。另外，在圖7中，38是相位比較器，用于將所施加的第2基準(zhǔn)時(shí)鐘的相位與延遲電路18的輸出時(shí)鐘的相位進(jìn)行比較并將與該相位差對(duì)應(yīng)的控制信號(hào)輸出到寄存器19，從而改變寄存器19的內(nèi)容，以使該相位差變?yōu)?。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，如圖7所示，假定延遲電路18的PLL9的VCO1由5級(jí)反相器8構(gòu)成。另外，還假定振蕩器4生成脈沖周期為25nsec(即頻率為40MHz)的第1基準(zhǔn)時(shí)鐘。因延遲電路18的動(dòng)作與上述實(shí)施形態(tài)1相同，在下文中將其說(shuō)明省略。
當(dāng)延遲電路18的分頻器3使來(lái)自VCO1的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，如在上述實(shí)施形態(tài)1中所述，由延遲部10的各反相器20對(duì)所輸入的時(shí)鐘提供的延遲時(shí)間，為0.25nsec。因此，當(dāng)延遲部10由2N個(gè)反相器20構(gòu)成時(shí)，延遲部10，將按0.5nsec的增量使輸入信號(hào)以0～(0.5×N)nsec延遲后的(N+1)個(gè)輸出供給多路復(fù)用器12。多路復(fù)用器12，根據(jù)寄存器19的內(nèi)容從來(lái)自延遲部10的上述多個(gè)輸出中選擇1個(gè)輸出。其結(jié)果是，本實(shí)施形態(tài)4的相位同步電路，可以根據(jù)寄存器19的內(nèi)容按0.5nsec的增量精確地在0到(0.5×N)nsec的范圍內(nèi)延遲輸出時(shí)鐘的相位。
另外，當(dāng)使另一個(gè)時(shí)鐘即第2基準(zhǔn)時(shí)鐘與振蕩電路37的輸出時(shí)鐘建立同步時(shí)，相位比較器38，將第2基準(zhǔn)時(shí)鐘的相位與輸出時(shí)鐘的相位進(jìn)行比較，并將具有與該相位差對(duì)應(yīng)的值的控制信號(hào)輸出到寄存器19，從而改變寄存器19的內(nèi)容，以使該相位差變?yōu)?。即，當(dāng)輸出時(shí)鐘的相位超前時(shí)，相位比較器38改寫寄存器19的內(nèi)容，使反相器20的級(jí)數(shù)增多，而當(dāng)輸出時(shí)鐘的相位滯后時(shí)，使反相器20的級(jí)數(shù)減少。當(dāng)延遲電路18的分頻器3使來(lái)自VCO1的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，可以改變寄存器19的內(nèi)容，使輸出時(shí)鐘的相位相對(duì)于另一個(gè)時(shí)鐘的相位按0.5nsec的增量在從0到(0.5×N)nsec的范圍內(nèi)精確地變化，從而使輸出時(shí)鐘與第2基準(zhǔn)時(shí)鐘同步。
如上所述，按照本實(shí)施形態(tài)4，可以由延遲電路18的多路復(fù)用器12從來(lái)自延遲部10的多個(gè)輸出中選擇所需要的1個(gè)，從而可以按規(guī)定時(shí)間步長(zhǎng)增量改變輸出時(shí)鐘的相位，并根據(jù)需要與另一個(gè)時(shí)鐘建立同步。這時(shí)，即使延遲電路18的延遲部10所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL9進(jìn)行動(dòng)作而使PLL9中產(chǎn)生同樣的變化并使由此誘發(fā)的由PLL9生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲電路18設(shè)定的對(duì)輸入信號(hào)提供的相位移返回所要求的設(shè)定值。進(jìn)一步，如上所述，由于延遲部10的多個(gè)反相器20與PLL9中所包含的多個(gè)反相器8可按相同的半導(dǎo)體工藝形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的對(duì)輸入時(shí)鐘提供的相位移從設(shè)定值的偏移。實(shí)施形態(tài)5圖8是表示本發(fā)明實(shí)施形態(tài)5的時(shí)鐘生成電路結(jié)構(gòu)的框圖。在圖8中，與圖6所示相同的參照符號(hào)，表示與上述實(shí)施形態(tài)3的時(shí)鐘生成電路相同的構(gòu)成要素，以下將其說(shuō)明省略。從圖8可以清楚地看出，本實(shí)施形態(tài)5的時(shí)鐘生成電路，具有與上述實(shí)施形態(tài)1的延遲電路的結(jié)構(gòu)相同的多個(gè)延遲電路18a、18b、18c、18d。此外，在圖8中，24是生成基準(zhǔn)時(shí)鐘的振蕩器，26是將基準(zhǔn)時(shí)鐘的相位與分頻器23的輸出相位進(jìn)行比較并向VCO22輸出具有與該相位差對(duì)應(yīng)的值的控制信號(hào)的電荷泵，28是VCO22中所設(shè)有的反相器，29是安裝在VCO22的內(nèi)部的多路復(fù)用部，用于對(duì)輸入信號(hào)提供與設(shè)置在各延遲電路18a、18b內(nèi)的多路復(fù)用部12相同的延遲時(shí)間，30是由上述構(gòu)成要素22、23、26構(gòu)成的PLL，31是由來(lái)自PLL30的電荷泵26的控制信號(hào)控制延遲時(shí)間的延遲部，32是設(shè)在延遲部31內(nèi)并由該控制信號(hào)控制延遲時(shí)間的反相器。
分頻器23，對(duì)VCO22的輸出信號(hào)頻率進(jìn)行(1/m)分頻，生成頻率與基準(zhǔn)時(shí)鐘頻率相等的分頻時(shí)鐘并向電荷泵26輸出。VCO22，生成其相位由來(lái)自電荷泵26的控制信號(hào)控制的倍頻時(shí)鐘。而該倍頻時(shí)鐘的頻率是基準(zhǔn)時(shí)鐘頻率的m倍。另外，如圖8所示，延遲部31，由數(shù)量與VCO22內(nèi)裝的反相器28相同的串聯(lián)連接的多個(gè)反相器32構(gòu)成，并與多個(gè)延遲電路18a、18b構(gòu)成環(huán)路。另外，環(huán)路的輸出端、亦即延遲部31的輸出，與串聯(lián)連接的多個(gè)延遲電路18c、18d連接，并將輸出時(shí)鐘從最末級(jí)的延遲電路18d輸出。此外，在圖8所示的例中，VCO22由5級(jí)反相器28構(gòu)成，延遲部31也由5級(jí)反相器32構(gòu)成。當(dāng)然，反相器28的級(jí)數(shù)不限定于5級(jí)。另外，反相器32最好與反相器28按相同的半導(dǎo)體工藝制造。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，假定振蕩器24生成脈沖周期為20nsec(即頻率為50MHz)的基準(zhǔn)時(shí)鐘，因延遲電路18a、18b、18c、18d的動(dòng)作與上述實(shí)施形態(tài)1相同，在下文中將其詳細(xì)說(shuō)明省略。
圖8中示出的本實(shí)施形態(tài)5的時(shí)鐘生成電路，由PLL30和延遲部31設(shè)定輸出時(shí)鐘的基本周期，并由至少2個(gè)延遲電路18a、18b調(diào)節(jié)輸出時(shí)鐘的周期。此外，該時(shí)鐘生成電路，可以由至少2個(gè)延遲電路18c、18d調(diào)節(jié)輸出時(shí)鐘的相位。這樣，由于本實(shí)施形態(tài)5的時(shí)鐘生成電路備有多個(gè)用于調(diào)節(jié)輸出時(shí)鐘的周期和相位的延遲電路18a～18d，所以，可以在更大的范圍按精細(xì)的時(shí)間步長(zhǎng)幅度改變輸出時(shí)鐘的脈沖周期，同時(shí)能夠在較寬的范圍內(nèi)微細(xì)地調(diào)節(jié)其相位。
例如，在上述實(shí)施形態(tài)1說(shuō)明過(guò)的方法中，通過(guò)將延遲電路18a設(shè)定為可以按0.5nsec的增量在0到10nsec的范圍內(nèi)調(diào)節(jié)脈沖周期，并將延遲電路18b設(shè)定為可以按10nsec的增量在0到100nsec的范圍內(nèi)調(diào)節(jié)脈沖周期，本時(shí)鐘生成電路即可按0.5nsec的增量在0到110nsec的范圍內(nèi)調(diào)節(jié)輸出時(shí)鐘的脈沖周期。另外，也可以通過(guò)采用按同樣方式設(shè)定的延遲電路18c、18d，在較寬的范圍內(nèi)精細(xì)地調(diào)節(jié)輸出時(shí)鐘的相位。
如上所述，按照本實(shí)施形態(tài)5，由于備有不僅能利用由PLL30控制的延遲部31精確地保持輸出時(shí)鐘的基本脈沖周期而且可以用于調(diào)節(jié)輸出時(shí)鐘的周期或相位的延遲電路18a～18d，所以，可以在更大的范圍上按精細(xì)的時(shí)間步長(zhǎng)改變輸出時(shí)鐘的脈沖周期，同時(shí)能夠在較寬的范圍內(nèi)微細(xì)地調(diào)節(jié)其相位。這時(shí)，即使由延遲部31設(shè)定的基本脈沖周期因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL30進(jìn)行動(dòng)作而使PLL30中產(chǎn)生同樣的變化并使由此誘發(fā)的由PLL30生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘之間的相位差變?yōu)?，所以能很容易地立即使由延遲部31設(shè)定的輸出時(shí)鐘的基本脈沖周期返回所要求的設(shè)定值。進(jìn)一步，這時(shí)即使各延遲電路18a、18b、18c、或18d的延遲部所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于各延遲電路內(nèi)部所裝有的PLL進(jìn)行動(dòng)作而使PLL中產(chǎn)生同樣的變化并使由此誘發(fā)的由PLL生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘之間的相位差變?yōu)?，所以能很容易地立即使由各延遲電路設(shè)定的對(duì)輸入時(shí)鐘提供的相位移返回所要求的設(shè)定值。另外，由于延遲部31的多個(gè)反相器32與PLL30中所包含的多個(gè)反相器28可按相同的半導(dǎo)體工藝形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的對(duì)輸入時(shí)鐘提供的相位移從設(shè)定值的偏移。實(shí)施形態(tài)6圖9是表示本發(fā)明實(shí)施形態(tài)6的延遲電路結(jié)構(gòu)的框圖。在圖9中，36是壓控振蕩器(以下簡(jiǎn)稱VCO)，4是生成基準(zhǔn)時(shí)鐘的振蕩器，6是將基準(zhǔn)時(shí)鐘的相位與分頻器3的輸出相位進(jìn)行比較并向VCO36輸出具有與該相位差對(duì)應(yīng)的值的控制信號(hào)的電荷泵，33是VCO1中所設(shè)有的多路復(fù)用器，9是包含上述電荷泵6、VCO36及分頻器3的PLL，11是施加應(yīng)延遲的輸入信號(hào)的輸入端子，34是設(shè)置在輸入端子11和輸出端子13之間用于對(duì)施加于輸入端子11的輸入信號(hào)提供規(guī)定延遲時(shí)間的延遲部，35是延遲部34所設(shè)有的多路復(fù)用器，19是寫入用于控制延遲部34的多路復(fù)用器35的信息的寄存器，41是延遲電路。
分頻器3，對(duì)VCO36的輸出信號(hào)頻率進(jìn)行(1/n)分頻，生成頻率與基準(zhǔn)時(shí)鐘頻率相等的分頻時(shí)鐘并向電荷泵6輸出。VCO36，生成其相位由來(lái)自電荷泵6的控制信號(hào)控制的倍頻時(shí)鐘。而該倍頻時(shí)鐘的頻率是基準(zhǔn)時(shí)鐘頻率的n倍。另外，如圖9所示，延遲部34，可以由串聯(lián)連接的偶數(shù)個(gè)多路復(fù)用器35構(gòu)成。除了最靠近輸入端子11的2個(gè)多路復(fù)用器35以外，在其他各組的2個(gè)多路復(fù)用器35的輸入側(cè)施加來(lái)自寄存器19的選擇控制信號(hào)。此外，各多路復(fù)用器35最好與在VCO36中使用的各多路復(fù)用器33按相同的半導(dǎo)體工藝制造。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，如圖9所示，假定PLL9的VCO36由5級(jí)多路復(fù)用器33構(gòu)成，并假定振蕩器4生成脈沖周期為25nsec(即頻率為40MHz)的基準(zhǔn)時(shí)鐘。當(dāng)PLL9接收基準(zhǔn)時(shí)鐘時(shí)，PLL9的電荷泵6，將基準(zhǔn)時(shí)鐘的相位與來(lái)自分頻器3的分頻時(shí)鐘的相位進(jìn)行比較。根據(jù)該比較結(jié)果，電荷泵6改變向VCO36輸出的控制信號(hào)的電壓。電荷泵6，當(dāng)分頻時(shí)鐘的相位超前時(shí)，使控制信號(hào)的電壓升高，當(dāng)基準(zhǔn)時(shí)鐘的相位超前時(shí)，使控制信號(hào)的電壓降低。VCO36的各多路復(fù)用器33的延遲時(shí)間，如控制信號(hào)的電壓降低則減小，如控制信號(hào)的電壓升高則增加。其結(jié)果是，當(dāng)分頻時(shí)鐘的相位超前時(shí)，因各多路復(fù)用器33的延遲時(shí)間增加，所以，所輸出的倍頻時(shí)鐘的脈沖周期變長(zhǎng)，當(dāng)基準(zhǔn)時(shí)鐘的相位超前時(shí)，因各多路復(fù)用器33的延遲時(shí)間減小，所以，所輸出的倍頻時(shí)鐘的脈沖周期變短。于是，當(dāng)分頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致時(shí)，PLL9變?yōu)殒i定狀態(tài)，在這種情況下，由分頻器3將倍頻時(shí)鐘的頻率按1/n分頻后的分頻時(shí)鐘的周期與基準(zhǔn)時(shí)鐘的周期相等。這時(shí)，VCO36生成的倍頻時(shí)鐘的脈沖周期，為(25/n)nsec。例如，當(dāng)分頻器3使所輸入的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，VCO36生成的倍頻時(shí)鐘的脈沖周期為1.25nsec。
作為PLL9的電荷泵6的輸出的控制信號(hào)，如圖9所示，在施加于VCO36的各多路復(fù)用器33的控制端子的同時(shí)，還施加于延遲部34的各多路復(fù)用器35的控制端子。由各多路復(fù)用器35提供的延遲時(shí)間，由PLL9控制。當(dāng)PLL9變?yōu)殒i定狀態(tài)時(shí)，如上所述，VCO36生成的倍頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致，同時(shí)，倍頻時(shí)鐘的脈沖周期，例如，當(dāng)振蕩器4生成周期為25nsec的基準(zhǔn)時(shí)鐘時(shí)為(25/n)nsec，從而將VCO36的各多路復(fù)用器33的延遲時(shí)間固定為規(guī)定值。其結(jié)果是，延遲部34的各多路復(fù)用器35的延遲時(shí)間也通過(guò)PLL9的控制而固定為上述的規(guī)定值。
例如，當(dāng)分頻器3使來(lái)自VCO36的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，由VCO36生成的倍頻時(shí)鐘的脈沖周期為1.25nsec。當(dāng)VCO36由5級(jí)多路復(fù)用器33構(gòu)成時(shí)，由各多路復(fù)用器33提供的延遲時(shí)間為0.25nsec。同樣，由延遲部34的各多路復(fù)用器35提供的延遲時(shí)間，也是0.25nsec。因此，當(dāng)延遲部34由2N個(gè)多路復(fù)用器35構(gòu)成時(shí)，延遲部34，可以按0.5nsec的增量對(duì)輸入信號(hào)提供0～(0.5×N)nsec的延遲時(shí)間。即，由延遲部34對(duì)施加于輸入端子11的輸入信號(hào)提供的延遲時(shí)間的步長(zhǎng)幅度，相當(dāng)于多路復(fù)用 器35的2級(jí)部分的延遲時(shí)間。除了最靠近輸入端子11的2個(gè)多路復(fù)用器35以外，2個(gè)為一組的各組的多路復(fù)用器35的輸入側(cè)由寫入寄存器19的信息控制。例如，當(dāng)根據(jù)寄存器19的的內(nèi)容控制最靠近輸出端子13的一組的輸入側(cè)的多路復(fù)用器35使其對(duì)來(lái)自輸入端子11的輸入進(jìn)行選擇時(shí)，延遲部34對(duì)輸入信號(hào)提供0.5nsec的延遲時(shí)間。
如上所述，按照本實(shí)施形態(tài)6，通過(guò)由寄存器19對(duì)已由PLL9控制了延遲時(shí)間的步長(zhǎng)幅度的延遲部34進(jìn)行進(jìn)一步的控制，可以按所控制的時(shí)間步長(zhǎng)增量對(duì)輸入信號(hào)提供其范圍為從與時(shí)間步長(zhǎng)相當(dāng)?shù)难舆t時(shí)間到處于規(guī)定延遲時(shí)間的范圍內(nèi)的延遲時(shí)間。因此，可以按規(guī)定的時(shí)間步長(zhǎng)增量、例如0.5nsec的增量精確地控制圖9的延遲電路41的延遲時(shí)間。這時(shí)，即使延遲部34所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL9進(jìn)行動(dòng)作而使PLL9中產(chǎn)生同樣的變化并使由此而在PLL9生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲部34對(duì)輸入信號(hào)提供的延遲時(shí)間返回到所要求的設(shè)定值。進(jìn)一步，如上所述，由于延遲部34的多個(gè)多路復(fù)用器35與PLL9中所包含的多個(gè)多路復(fù)用器33可按相同的半導(dǎo)體工藝形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的延遲時(shí)間從設(shè)定值的偏移。實(shí)施形態(tài)7圖10是表示本發(fā)明實(shí)施形態(tài)7的時(shí)鐘生成電路結(jié)構(gòu)的框圖。在圖10中，與圖9所示相同的參照符號(hào)，表示與上述實(shí)施形態(tài)6的延遲電路相同的構(gòu)成要素，以下將其說(shuō)明省略。從圖10可以清楚地看出，本實(shí)施形態(tài)7的時(shí)鐘生成電路，具有上述實(shí)施形態(tài)6的延遲電路41。此外，在圖10中，21是將延遲電路41的輸出端子13與輸入端子11連接而形成環(huán)路的反相器。另外，在圖10所示的例中，PLL9的VCO36，由5級(jí)多路復(fù)用器33構(gòu)成。當(dāng)然，多路復(fù)用器33的級(jí)數(shù)不限定于5級(jí)。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，如圖10所示，假定PLL9的VCO36由5級(jí)多路復(fù)用器33構(gòu)成，并假定振蕩器4生成脈沖周期為25nsec(即頻率為40MHz)的基準(zhǔn)時(shí)鐘。延遲電路41的動(dòng)作，與上述實(shí)施形態(tài)6相同。即，當(dāng)PLL9接收基準(zhǔn)時(shí)鐘時(shí)，PLL9的電荷泵6，將基準(zhǔn)時(shí)鐘的相位與來(lái)自分頻器3的分頻時(shí)鐘的相位進(jìn)行比較。根據(jù)該比較結(jié)果，電荷泵6改變向VCO36輸出的控制信號(hào)的電壓，以使分頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致。于是，當(dāng)分頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致時(shí)，PLL9變?yōu)殒i定狀態(tài)，其結(jié)果是，由分頻器3將倍頻時(shí)鐘的頻率按1/n分頻后的分頻時(shí)鐘的周期與基準(zhǔn)時(shí)鐘的周期相等。這時(shí)，VCO36生成的倍頻時(shí)鐘的脈沖周期，為(25/n)nsec。例如，當(dāng)分頻器3使所輸入的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，VCO36生成的倍頻時(shí)鐘的脈沖周期為1.25nsec。
作為PLL9的電荷泵6的輸出的控制信號(hào)，如圖10所示，在施加于VCO36的各多路復(fù)用器33的控制端子的同時(shí)，還施加于延遲部34的各多路復(fù)用器35的控制端子。由各多路復(fù)用器35提供的延遲時(shí)間，由PLL9控制。當(dāng)PLL9變?yōu)殒i定狀態(tài)時(shí)，如上所述，VCO36生成的倍頻時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致，同時(shí)，倍頻時(shí)鐘的脈沖周期，例如，當(dāng)振蕩器4生成周期為25nsec的基準(zhǔn)時(shí)鐘時(shí)為(25/n)nsec，從而將VCO36的各多路復(fù)用器33的延遲時(shí)間固定為規(guī)定值。其結(jié)果是，延遲部34的各多路復(fù)用器35的延遲時(shí)間也通過(guò)PLL9的控制而固定為上述的規(guī)定值。
例如，當(dāng)分頻器3使來(lái)自VCO36的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，由延遲部34的各多路復(fù)用器35提供的延遲時(shí)間為0.25nsec。因此，當(dāng)延遲部34由2N個(gè)多路復(fù)用器35構(gòu)成時(shí)，延遲部34，可以按0.5nsec的增量對(duì)輸入信號(hào)提供其范圍為0～(0.5×N)nsec的延遲時(shí)間。即，由延遲部34對(duì)施加于輸入端子11的輸入信號(hào)提供的延遲時(shí)間的步長(zhǎng)幅度，相當(dāng)于多路復(fù)用器35的2級(jí)部分的延遲時(shí)間。除了最靠近輸入端子11的2各多路復(fù)用器35以外，各組的多路復(fù)用器35的輸入側(cè)由寫入寄存器19的信息控制。其結(jié)果是，本實(shí)施形態(tài)7的時(shí)鐘生成電路，可以根據(jù)寄存器19的內(nèi)容按0.5nsec的增量在從基本脈沖周期到(基本脈沖周期+0.5×(N-1))的范圍內(nèi)精確地切換輸出時(shí)鐘的脈沖周期。輸出時(shí)鐘的基本脈沖周期，等于反相器21的延遲時(shí)間與0.5nsec之和。
如上所述，按照本實(shí)施形態(tài)7，通過(guò)利用由PLL9控制的延遲部34按規(guī)定的時(shí)間步長(zhǎng)增量在從與該時(shí)間步長(zhǎng)相當(dāng)?shù)难舆t時(shí)間到規(guī)定延遲時(shí)間的范圍內(nèi)延遲輸入信號(hào)，可以改變輸出時(shí)鐘的脈沖周期。這時(shí)，即使延遲電路41的延遲部34所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL9進(jìn)行動(dòng)作而使PLL9中產(chǎn)生同樣的變化并使由此而在PLL9生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲電路41設(shè)定的輸出時(shí)鐘的脈沖周期返回所要求的設(shè)定值。進(jìn)一步，如上所述，由于延遲部34的多個(gè)多路復(fù)用器35與PLL9中所包含的多個(gè)多路復(fù)用器33可按相同的半導(dǎo)體工藝形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的從輸出時(shí)鐘的脈沖周期的設(shè)定值的偏移。實(shí)施形態(tài)8圖11是表示本發(fā)明實(shí)施形態(tài)8的時(shí)鐘生成電路結(jié)構(gòu)的框圖。在圖11中，與圖9所示相同的參照符號(hào)，表示與上述實(shí)施形態(tài)6的延遲電路相同的構(gòu)成要素，以下將其說(shuō)明省略。從圖11可以清楚地看出，本實(shí)施形態(tài)8的時(shí)鐘生成電路，具有上述實(shí)施形態(tài)6的延遲電路41。此外，在圖11中，24是生成第2基準(zhǔn)時(shí)鐘的振蕩器，42是控制電路，用于將第2基準(zhǔn)時(shí)鐘的相位與數(shù)字延遲線(延遲部)44的輸出相位進(jìn)行比較并生成與該相位差對(duì)應(yīng)的控制信號(hào)，從而決定數(shù)字延遲線44的延遲時(shí)間，同時(shí)用圖中未示出的計(jì)數(shù)器決定由數(shù)字延遲線44生成的倍頻時(shí)鐘的倍頻比，43是由上述構(gòu)成要素42、44構(gòu)成的數(shù)字PLL(時(shí)鐘生成裝置、控制裝置)，45是連接在延遲電路41的輸出端子13與輸入端子11之間并由來(lái)自數(shù)字PLL43的控制電路42的控制信號(hào)控制延遲時(shí)間的數(shù)字延遲線(時(shí)鐘生成裝置、控制裝置)，該數(shù)字延遲線45的延遲時(shí)間，與數(shù)字延遲線44的延遲時(shí)間相等(即，數(shù)字延遲線45的延遲時(shí)間與數(shù)字PLL43生成的倍頻時(shí)鐘的周期相等)。數(shù)字延遲線44，生成其相位由來(lái)自控制電路42的控制信號(hào)控制的倍頻時(shí)鐘。而該倍頻時(shí)鐘的頻率是第2基準(zhǔn)時(shí)鐘頻率的m倍。另外，數(shù)字延遲線45，最好與數(shù)字延遲線44在相同的條件下制造。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，如圖11所示，假定延遲電路41的PLL9的VCO36由5級(jí)多路復(fù)用器33構(gòu)成，并假定延遲部34由2N個(gè)多路復(fù)用器35構(gòu)成。另外，還假定振蕩器4生成脈沖周期為25nsec(即頻率為40MHz)的第1基準(zhǔn)時(shí)鐘，振蕩器24生成脈沖周期為20nsec(即頻率為50MHz)的第2基準(zhǔn)時(shí)鐘。因延遲電路41的動(dòng)作與上述實(shí)施形態(tài)6相同，在下文中將其詳細(xì)說(shuō)明省略。
與延遲電路41的PLL9一樣，當(dāng)數(shù)字PLL43接收第2基準(zhǔn)時(shí)鐘時(shí)，PLL43的控制電路42，將第2基準(zhǔn)時(shí)鐘的相位與來(lái)自數(shù)字延遲線44的倍頻時(shí)鐘的相位進(jìn)行比較。該倍頻時(shí)鐘其頻率為第二基準(zhǔn)時(shí)鐘的頻率的m倍。根據(jù)該比較結(jié)果，控制電路42改變向數(shù)字延遲線44輸出的控制信號(hào)的電壓，以使倍頻時(shí)鐘的相位與第2基準(zhǔn)時(shí)鐘的相位一致。于是，當(dāng)分頻時(shí)鐘的相位與第2基準(zhǔn)時(shí)鐘的相位一致時(shí)，數(shù)字PLL43變?yōu)殒i定狀態(tài)，這時(shí)，數(shù)字延遲線44生成的倍頻時(shí)鐘的脈沖周期，為(20/m)nsec。例如，當(dāng)數(shù)字延遲線44生成二倍頻時(shí)鐘時(shí)，該倍頻時(shí)鐘的周期為10nsec。
作為數(shù)字PLL43的控制電路42的輸出的控制信號(hào)，如圖11所示，在施加于數(shù)字延遲線44的控制端子的同時(shí)，還施加于數(shù)字延遲線45的控制端子。其結(jié)果是，由數(shù)字延遲線45對(duì)輸入信號(hào)提供的延遲時(shí)間，由控制電路42控制。當(dāng)數(shù)字PLL43變?yōu)殒i定狀態(tài)時(shí)，如上所述，數(shù)字延遲線44生成的倍頻時(shí)鐘的相位與第2基準(zhǔn)時(shí)鐘的相位一致，同時(shí)，倍頻時(shí)鐘的脈沖周期，例如，當(dāng)振蕩器24生成周期為20nsec的第2基準(zhǔn)時(shí)鐘時(shí)為(20/m)nsec，從而將數(shù)字延遲線44的延遲時(shí)間固定為規(guī)定值。其結(jié)果是，數(shù)字延遲線45的延遲時(shí)間也通過(guò)控制電路42的控制而固定為該規(guī)定值。例如，當(dāng)數(shù)字延遲線44生成二倍頻時(shí)鐘時(shí)，數(shù)字延遲線45的延遲時(shí)間為10nsec。
另一方面，當(dāng)延遲電路41的分頻器3使來(lái)自VCO36的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，由延遲部34的各多路復(fù)用器35提供的延遲時(shí)間為0.25nsec。因此，當(dāng)延遲部34由2N個(gè)多路復(fù)用器35構(gòu)成時(shí)，延遲部34，按0.5nsec的增量對(duì)輸入信號(hào)提供其范圍為0～(0.5×N)nsec的延遲時(shí)間。其結(jié)果是，本實(shí)施形態(tài)8的時(shí)鐘生成電路，可以根據(jù)寄存器19的內(nèi)容按0.5nsec的增量在從基本脈沖周期到(基本脈沖周期+0.5×(N-1))的范圍內(nèi)精確地切換輸出時(shí)鐘的脈沖周期。在上述的例中，輸出時(shí)鐘的基本脈沖周期為10.5nsec。
也可以使第1和第2基準(zhǔn)時(shí)鐘具有相同的頻率。例如，當(dāng)振蕩器4和振蕩器24分別生成周期為25nsec(即頻率為40MHz)的第1和第2基準(zhǔn)時(shí)鐘、且分頻器3對(duì)來(lái)自VCO36的倍頻時(shí)鐘的頻率進(jìn)行1/20分頻而數(shù)字延遲線44生成一倍頻時(shí)鐘時(shí)，輸出時(shí)鐘的周期，可以按0.5nsec的增量在25.5nsec到(25+0.5×N)nsec范圍內(nèi)進(jìn)行切換。
如上所述，按照本實(shí)施形態(tài)8，可以利用由數(shù)字PLL43控制的數(shù)字延遲線45精確地保持輸出時(shí)鐘的基本脈沖周期，進(jìn)一步，通過(guò)利用由PLL9控制的延遲部34按規(guī)定的時(shí)間步長(zhǎng)增量在從與該時(shí)間步長(zhǎng)相當(dāng)?shù)难舆t時(shí)間到規(guī)定延遲時(shí)間的范圍內(nèi)延遲輸入信號(hào)，可以改變輸出時(shí)鐘的脈沖周期。這時(shí)，即使由數(shù)字延遲線45設(shè)定的基本脈沖周期因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL43進(jìn)行動(dòng)作而使數(shù)字PLL43中產(chǎn)生同樣的變化并使由此而在數(shù)字PLL43生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由數(shù)字延遲線45設(shè)定的輸出時(shí)鐘的基本脈沖周期返回到所要求的設(shè)定值。進(jìn)一步，即使延遲電路41的延遲部34所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL9進(jìn)行動(dòng)作而使PLL9中產(chǎn)生同樣的變化并使由此而在PLL9生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲電路41設(shè)定的輸出時(shí)鐘的脈沖周期返回到所要求的設(shè)定值。進(jìn)一步，如上所述，由于數(shù)字延遲線45可以與數(shù)字延遲線44在相同的條件下形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的輸出時(shí)鐘的基本脈沖周期從設(shè)定值的偏移。實(shí)施形態(tài)9圖12是表示本發(fā)明實(shí)施形態(tài)9的相位同步電路結(jié)構(gòu)的框圖。在圖12中，與圖9所示相同的參照符號(hào)，表示與上述實(shí)施形態(tài)6的延遲電路相同的構(gòu)成要素，以下將其說(shuō)明省略。從圖12可以清楚地看出，本實(shí)施形態(tài)9的相位同步電路，具有上述實(shí)施形態(tài)6的延遲電路41。此外，在圖12中，37是生成具有規(guī)定脈沖周期的時(shí)鐘的振蕩器。振蕩器37，可以由PLL構(gòu)成。而代替這種結(jié)構(gòu)，振蕩器37也可以是上述實(shí)施形態(tài)2或3、或者上述實(shí)施形態(tài)7或8的時(shí)鐘生成電路。另外，在圖12中，38是相位比較器，用于將所施加的第2基準(zhǔn)時(shí)鐘的相位與延遲電路41的輸出時(shí)鐘的相位進(jìn)行比較并將與該相位差對(duì)應(yīng)的控制信號(hào)輸出到寄存器19，從而改變寄存器19的內(nèi)容，以使該相位差變?yōu)?。
以下，說(shuō)明其動(dòng)作。
在下文的說(shuō)明中，如圖12所示，假定延遲電路41的PLL9的VCO1由5級(jí)多路復(fù)用器33構(gòu)成。另外，還假定振蕩器4生成脈沖周期為25nsec(即頻率為40MHz)的第1基準(zhǔn)時(shí)鐘。因延遲電路41的動(dòng)作與上述實(shí)施形態(tài)6相同，在下文中將其詳細(xì)說(shuō)明省略。
當(dāng)延遲電路41的分頻器3使來(lái)自VCO36的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，如在上述實(shí)施形態(tài)6中所述，由延遲部34的各多路復(fù)用器35對(duì)所輸入的時(shí)鐘提供的延遲時(shí)間為0.25nsec。因此，當(dāng)延遲部34由2N個(gè)多路復(fù)用器35構(gòu)成時(shí)，延遲部34，可以按0.5nsec的增量對(duì)輸入信號(hào)提供其范圍為0～(0.5×N)nsec的延遲時(shí)間。即，由延遲部34對(duì)施加于輸入端子11的輸入信號(hào)提供的延遲時(shí)間的步長(zhǎng)幅度，相當(dāng)于多路復(fù)用器35的2級(jí)部分的延遲時(shí)間。除了最靠近輸入端子11的2各多路復(fù)用器35以外，各組的多路復(fù)用器35的輸入側(cè)由寫入寄存器19的信息控制。例如，當(dāng)根據(jù)寄存器19的的內(nèi)容控制最靠近輸出端子13的一組的輸入側(cè)的多路復(fù)用器35使其對(duì)來(lái)自輸入端子11的輸入進(jìn)行選擇時(shí)，延遲部34對(duì)輸入時(shí)鐘提供0.5nsec的延遲時(shí)間。
另外，當(dāng)使另一個(gè)時(shí)鐘即第2基準(zhǔn)時(shí)鐘與振蕩電路37的輸出時(shí)鐘建立同步時(shí)，相位比較器38，將第2基準(zhǔn)時(shí)鐘的相位與輸出時(shí)鐘的相位進(jìn)行比較，并將與該相位差對(duì)應(yīng)的控制信號(hào)輸出到寄存器19，從而改變寄存器19的內(nèi)容以使該相位差變?yōu)?。即，當(dāng)輸出時(shí)鐘的相位超前時(shí)，相位比較器38改寫寄存器19的內(nèi)容，使多路復(fù)用器35的級(jí)數(shù)增多，而當(dāng)輸出時(shí)鐘的相位滯后時(shí)，相位比較器38改寫寄存器19的內(nèi)容，使多路復(fù)用器35的級(jí)數(shù)減少。當(dāng)延遲電路41的分頻器3使來(lái)自VCO36的倍頻時(shí)鐘的頻率變?yōu)?/20時(shí)，可以改變寄存器19的內(nèi)容，使輸出時(shí)鐘的相位相對(duì)于另一個(gè)時(shí)鐘的相位按0.5nsec的增量精確地在0到(0.5×N)nsec的范圍內(nèi)變化，從而使輸出時(shí)鐘與另一時(shí)鐘同步。因此，在將輸出時(shí)鐘作為半導(dǎo)體電路的內(nèi)部基準(zhǔn)時(shí)鐘使用時(shí)，可以由寄存器19控制該半導(dǎo)體電路的AC特性。
如上所述，按照本實(shí)施形態(tài)9，通過(guò)由在PLL9控制下的延遲部34按規(guī)定的時(shí)間步長(zhǎng)增量在從與該時(shí)間步長(zhǎng)相當(dāng)?shù)难舆t時(shí)間到規(guī)定延遲時(shí)間的范圍內(nèi)延遲輸入時(shí)鐘，可以按規(guī)定幅度的步長(zhǎng)增量改變輸出時(shí)鐘的相位，并根據(jù)需要與另一個(gè)時(shí)鐘建立同步。這時(shí)，即使延遲電路41的延遲部34所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于PLL9進(jìn)行動(dòng)作而使PLL9中產(chǎn)生同樣的變化并使由此而在PLL9生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘的相位差變?yōu)?，所以能很容易地立即使由延遲電路41設(shè)定的對(duì)輸入時(shí)鐘提供的相位移返回到所要求的設(shè)定值。進(jìn)一步，如上所述，由于延遲部34的多個(gè)多路復(fù)用器35與VCO36中所包含的多個(gè)多路復(fù)用器33可按相同的半導(dǎo)體工藝形成，所以不會(huì)產(chǎn)生因制造工序中的偏差而導(dǎo)致的對(duì)輸入時(shí)鐘提供的相位移從設(shè)定值的偏移。
如上所述，按照本發(fā)明，在結(jié)構(gòu)上備有存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息的存儲(chǔ)裝置及具有由來(lái)自振蕩裝置的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換上述輸入信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)以便對(duì)上述輸入信號(hào)提供上述規(guī)定延遲時(shí)間的延遲裝置，所以具有能夠按規(guī)定的時(shí)間步長(zhǎng)增量精確地控制延遲時(shí)間的效果。另外，還具有如下的效果，即，即使延遲裝置所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于振動(dòng)裝置進(jìn)行動(dòng)作而使振動(dòng)裝置中產(chǎn)生同樣的變化并使由此而在振動(dòng)裝置生成的時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲裝置對(duì)輸入信號(hào)提供的延遲時(shí)間返回到所要求的設(shè)定值。
本發(fā)明的延遲電路，在結(jié)構(gòu)上，備有串聯(lián)連接的各自具有振蕩裝置、存儲(chǔ)裝置及延遲裝置的多個(gè)延遲電路，各延遲電路可以按彼此不同的時(shí)間步長(zhǎng)設(shè)定各自的規(guī)定延遲時(shí)間，所以，具有可以在更大的范圍上按精細(xì)的時(shí)間步長(zhǎng)改變對(duì)輸入信號(hào)提供的延遲時(shí)間的效果。
本發(fā)明的延遲電路，在各延遲電路中，按相同的半導(dǎo)體工藝形成振蕩裝置中所包含的多個(gè)延遲元件及延遲裝置中所包含的多個(gè)延遲元件，所以具有不會(huì)因制造工序中的偏差而使延遲時(shí)間從設(shè)定值偏移的效果。
本發(fā)明的時(shí)鐘生成電路，在結(jié)構(gòu)上備有至少一個(gè)延遲電路及時(shí)鐘生成裝置，該至少一個(gè)延遲電路，分別包括存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息的存儲(chǔ)裝置及具有由來(lái)自振蕩裝置的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息決定為向輸入信號(hào)提供規(guī)定的延遲時(shí)間而應(yīng)使上述輸入信號(hào)通過(guò)的延遲元件的級(jí)數(shù)從而對(duì)上述輸入信號(hào)提供和輸出上述規(guī)定延遲時(shí)間的延遲裝置；該時(shí)鐘生成裝置，與至少一個(gè)上述延遲電路一起形成環(huán)路，生成具有規(guī)定的基本脈沖周期的時(shí)鐘脈沖供給上述延遲電路，并通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘，所以具有能夠按規(guī)定的時(shí)間步長(zhǎng)增量精確地改變輸出時(shí)鐘的脈沖周期的效果。另外，還具有如下的效果，即，即使延遲電路的延遲裝置所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于振動(dòng)裝置進(jìn)行動(dòng)作而使延遲電路的振動(dòng)裝置中產(chǎn)生同樣的變化并使由此而在振動(dòng)裝置生成的時(shí)鐘與基準(zhǔn)時(shí)鐘之間引起的相位差變?yōu)?，所以能很容易地立即使由延遲裝置設(shè)定的輸出時(shí)鐘的脈沖周期返回到所要求的設(shè)定值。
本發(fā)明的時(shí)鐘生成電路，備有結(jié)構(gòu)如上所述的多個(gè)延遲電路，各延遲電路可以按彼此不同的時(shí)間步長(zhǎng)設(shè)定各自的規(guī)定延遲時(shí)間，上述多個(gè)延遲電路與時(shí)鐘生成裝置形成環(huán)路，所以，具有不僅能精確地保持輸出時(shí)鐘的基本脈沖周期而且可以在更大的范圍按精細(xì)的時(shí)間步長(zhǎng)改變輸出時(shí)鐘的周期的效果。
本發(fā)明的時(shí)鐘生成電路，在各延遲電路中，按相同的半導(dǎo)體工藝形成振蕩裝置中所包含的多個(gè)延遲元件及延遲裝置中所包含的多個(gè)延遲元件，所以具有不會(huì)因制造工序中的偏差而使輸出時(shí)鐘的脈沖周期從設(shè)定值偏移的效果。
在本發(fā)明的時(shí)鐘生成電路中，時(shí)鐘生成裝置，是使與其一起形成環(huán)路的串聯(lián)連接的至少一個(gè)上述延遲電路的輸出信號(hào)反相從而通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘的裝置，所以具有能夠按規(guī)定的時(shí)間步長(zhǎng)增量精確地改變輸出時(shí)鐘的脈沖周期的效果。
在本發(fā)明的時(shí)鐘生成電路，由于在結(jié)構(gòu)上包括延遲裝置所說(shuō)的延遲裝置使時(shí)鐘生成裝置將與該時(shí)鐘生成裝置一起形成環(huán)路的串聯(lián)連接的至少一個(gè)上述延遲電路的輸出信號(hào)反相，同時(shí)將由來(lái)自時(shí)鐘生成裝置所包含的控制裝置的控制信號(hào)控制的延遲時(shí)間提供給上述輸出信號(hào)，并通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘，所以，具有可以利用由控制裝置控制的延遲裝置精確地保持輸出時(shí)鐘的基本脈沖周期并能按規(guī)定的時(shí)間步長(zhǎng)增量精確地改變輸出時(shí)鐘的脈沖周期的效果。
在本發(fā)明的時(shí)鐘生成電路中，時(shí)鐘生成裝置的控制裝置，在結(jié)構(gòu)上具有由控制信號(hào)控制各自的延遲時(shí)間并作為連接成環(huán)路狀的延遲部的多個(gè)延遲元件，時(shí)鐘生成裝置的延遲裝置，是根據(jù)來(lái)自上述控制裝置的上述控制信號(hào)控制各自的延遲時(shí)間的串聯(lián)連接的多個(gè)延遲元件，所以，具有可以精確地保持輸出時(shí)鐘的基本脈沖周期并能按規(guī)定的時(shí)間步長(zhǎng)增量精確地改變輸出時(shí)鐘的脈沖周期的效果。
本發(fā)明的時(shí)鐘生成電路，按相同的半導(dǎo)體工藝形成時(shí)鐘生成裝置的控制裝置中所包含的多個(gè)延遲元件及時(shí)鐘生成裝置的延遲裝置中所包含的多個(gè)延遲元件，所以具有不會(huì)因制造工序中的偏差而使輸出時(shí)鐘的脈沖周期從設(shè)定值偏移的效果。
在本發(fā)明的時(shí)鐘生成電路中，時(shí)鐘生成裝置的控制裝置，在結(jié)構(gòu)上具有作為由控制信號(hào)控制延遲時(shí)間的延遲部的數(shù)字延遲線，時(shí)鐘生成裝置的延遲裝置，是根據(jù)來(lái)自上述控制裝置的上述控制信號(hào)控制延遲時(shí)間的數(shù)字延遲線，所以，具有可以精確地保持輸出時(shí)鐘的基本脈沖周期并能按規(guī)定的時(shí)間步長(zhǎng)增量精確地改變輸出時(shí)鐘的脈沖周期的效果。
本發(fā)明的時(shí)鐘生成電路，在結(jié)構(gòu)上使施加于至少一個(gè)延遲電路的基準(zhǔn)時(shí)鐘的頻率與施加于時(shí)鐘生成裝置的基準(zhǔn)時(shí)鐘的頻率相等，所以，具有可以用1個(gè)基準(zhǔn)時(shí)鐘精確地保持輸出時(shí)鐘的基本脈沖周期并能按規(guī)定的時(shí)間步長(zhǎng)增量精確地改變輸出時(shí)鐘的脈沖周期的效果。
本發(fā)明的時(shí)鐘生成電路，在結(jié)構(gòu)上備有為調(diào)節(jié)從時(shí)鐘生成裝置輸出的具有規(guī)定周期的時(shí)鐘的相位而設(shè)置的至少一個(gè)其他延遲電路，該其他延遲電路，備有存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息的存儲(chǔ)裝置及具有由來(lái)自振蕩裝置本身的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換上述輸入信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)以便對(duì)輸入信號(hào)提供上述規(guī)定延遲時(shí)間的延遲裝置，所以，具有不僅能精確地保持輸出時(shí)鐘的基本脈沖周期而且可以在較寬的范圍上精細(xì)地調(diào)節(jié)輸出時(shí)鐘的相位的效果。
本發(fā)明的相位同步電路，在結(jié)構(gòu)上備有存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息的存儲(chǔ)裝置、具有由來(lái)自振蕩裝置的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換上述輸入時(shí)鐘信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)以便對(duì)上述輸入信號(hào)提供上述規(guī)定延遲時(shí)間的延遲裝置及將所施加的第2基準(zhǔn)時(shí)鐘的相位與上述延遲裝置的輸出時(shí)鐘信號(hào)的相位進(jìn)行比較并改變存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的上述信息以使兩者的相位一致的相位同步裝置，所以，具有按規(guī)定的時(shí)間步長(zhǎng)長(zhǎng)增量改變輸出時(shí)鐘的相位并根據(jù)需要與其他時(shí)鐘建立同步的效果。另外，還具有如下的效果，即，即使延遲裝置所設(shè)定的延遲時(shí)間因使用環(huán)境的周圍溫度或電源電壓等的變化而發(fā)生了變化，也由于振動(dòng)裝置進(jìn)行動(dòng)作而使振動(dòng)裝置中產(chǎn)生同樣的變化并使由此而在振動(dòng)裝置生成的倍頻時(shí)鐘與基準(zhǔn)時(shí)鐘的相位差變?yōu)?，所以能很容易地立即使由延遲裝置設(shè)定的對(duì)輸入時(shí)鐘提供的相位移返回到所要求的設(shè)定值。
本發(fā)明的相位同步電路，按相同的半導(dǎo)體工藝形成振蕩裝置中所包含的多個(gè)延遲元件及延遲裝置中所包含的多個(gè)延遲元件，所以具有不會(huì)因制造工序中的偏差而使輸出時(shí)鐘的相位移從設(shè)定值偏移的效果。
權(quán)利要求
1.一種延遲電路，備有振蕩裝置，將所施加的基準(zhǔn)時(shí)鐘的相位與比較用時(shí)鐘的相位進(jìn)行比較，生成具有與該相位差對(duì)應(yīng)的值的控制信號(hào)，至少利用由上述控制信號(hào)控制各自的延遲時(shí)間并連接成環(huán)路狀的多個(gè)延遲元件生成上述比較用時(shí)鐘，并改變上述控制信號(hào)，以使上述比較用時(shí)鐘的相位與上述基準(zhǔn)時(shí)鐘的相位一致；存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自上述振蕩裝置的上述控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換輸入信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入信號(hào)提供上述的規(guī)定延遲時(shí)間。
2.根據(jù)-權(quán)利要求1所述的延遲電路，其特征在于備有串聯(lián)連接的各自具有上述振蕩裝置、上述存儲(chǔ)裝置及上述延遲裝置的多個(gè)延遲電路，上述各延遲電路，可以按彼此不同的時(shí)間步長(zhǎng)設(shè)定各自的規(guī)定延遲時(shí)間。
3.根據(jù)權(quán)利要求1或2所述的延遲電路，其特征在于在各延遲電路中，按相同的半導(dǎo)體工藝形成上述振蕩裝置中所包含的多個(gè)延遲元件及上述延遲裝置中所包含的多個(gè)延遲元件。
4.一種時(shí)鐘生成電路，備有至少一個(gè)延遲電路及時(shí)鐘生成裝置，該至少一個(gè)延遲電路，分別包括振蕩裝置，將所施加的基準(zhǔn)時(shí)鐘的相位與比較用時(shí)鐘的相位進(jìn)行比較，生成具有與該相位差對(duì)應(yīng)的值的控制信號(hào)，至少利用由上述控制信號(hào)控制各自的延遲時(shí)間并連接成環(huán)路狀的多個(gè)延遲元件生成上述比較用時(shí)鐘，并改變上述控制信號(hào)，以使上述比較用時(shí)鐘的相位與上述基準(zhǔn)時(shí)鐘的相位一致；存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自上述振蕩裝置的上述控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息決定為向輸入信號(hào)提供規(guī)定的延遲時(shí)間而應(yīng)使上述輸入信號(hào)通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入信號(hào)提供和輸出上述的規(guī)定延遲時(shí)間；該時(shí)鐘生成裝置，用于與至少一個(gè)上述延遲電路一起形成環(huán)路，生成具有規(guī)定的基本脈沖周期的時(shí)鐘脈沖供給上述延遲電路，并通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘。
5.根據(jù)權(quán)利要求4所述的時(shí)鐘生成電路，其特征在于備有多個(gè)串聯(lián)連接的延遲電路，該多個(gè)延遲電路分別包括振蕩裝置，將所施加的基準(zhǔn)時(shí)鐘的相位與比較用時(shí)鐘的相位進(jìn)行比較，生成具有與該相位差對(duì)應(yīng)的值的控制信號(hào)，至少利用由上述控制信號(hào)控制各自的延遲時(shí)間并連接成環(huán)路狀的多個(gè)延遲元件生成上述比較用時(shí)鐘，并改變上述控制信號(hào)，以使上述比較用時(shí)鐘的相位與上述基準(zhǔn)時(shí)鐘的相位一致；存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自上述振蕩裝置的上述控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息決定為向輸入信號(hào)提供規(guī)定的延遲時(shí)間而應(yīng)使上述輸入信號(hào)通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入信號(hào)提供和輸出上述的規(guī)定延遲時(shí)間；上述各延遲電路，可以按彼此不同的時(shí)間步長(zhǎng)設(shè)定各自的規(guī)定延遲時(shí)間，上述多個(gè)延遲電路，與時(shí)鐘生成裝置形成環(huán)路。
6.根據(jù)權(quán)利要求4或5所述的延遲電路，其特征在于在各延遲電路中，按相同的半導(dǎo)體工藝形成上述振蕩裝置中所包含的多個(gè)延遲元件及上述延遲裝置中所包含的多個(gè)延遲元件。
7.根據(jù)權(quán)利要求4或5所述的時(shí)鐘生成電路，其特征在于上述時(shí)鐘生成裝置，是使與其一起形成環(huán)路的串聯(lián)連接的至少一個(gè)上述延遲電路的輸出信號(hào)反相從而通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘的裝置。
8.根據(jù)權(quán)利要求4或5所述的時(shí)鐘生成電路，其特征在于上述時(shí)鐘生成裝置，包含控制裝置，將所施加的基準(zhǔn)時(shí)鐘的相位與根據(jù)該基準(zhǔn)時(shí)鐘生成的比較用時(shí)鐘的相位進(jìn)行比較，生成具有與該相位差對(duì)應(yīng)的值的控制信號(hào)，利用由上述控制信號(hào)控制延遲時(shí)間并連接成環(huán)路狀的延遲部生成上述比較用時(shí)鐘，并改變上述控制信號(hào)，以使上述比較用時(shí)鐘的相位與上述基準(zhǔn)時(shí)鐘的相位一致；及延遲裝置，使與該時(shí)鐘生成裝置一起形成環(huán)路的串聯(lián)連接的至少一個(gè)延遲電路的輸出信號(hào)反相，同時(shí)將由來(lái)自上述控制裝置的上述控制信號(hào)控制的延遲時(shí)間提供給上述輸出信號(hào)，并通過(guò)與上述延遲電路協(xié)同動(dòng)作而生成具有規(guī)定周期的時(shí)鐘。
9.根據(jù)權(quán)利要求8所述的時(shí)鐘生成電路，其特征在于時(shí)鐘生成裝置的上述控制裝置，具有由控制信號(hào)控制各自的延遲時(shí)間并作為連接成環(huán)路狀的延遲部的多個(gè)延遲元件，時(shí)鐘生成裝置的上述延遲裝置，是由來(lái)自上述控制裝置的上述控制信號(hào)控制各自的延遲時(shí)間的串聯(lián)連接的多個(gè)延遲元件。
10.根據(jù)權(quán)利要求9所述的時(shí)鐘生成電路，其特征在于按相同的半導(dǎo)體工藝形成時(shí)鐘生成裝置的上述控制裝置中所包含的多個(gè)延遲元件及時(shí)鐘生成裝置的上述延遲裝置中所包含的多個(gè)延遲元件。
11.根據(jù)權(quán)利要求8所述的時(shí)鐘生成電路，其特征在于時(shí)鐘生成裝置的上述控制裝置，具有作為由控制信號(hào)控制延遲時(shí)間的延遲部的數(shù)字延遲線，時(shí)鐘生成裝置的上述延遲裝置，是由來(lái)自上述控制裝置的上述控制信號(hào)控制延遲時(shí)間的數(shù)字延遲線。
12.根據(jù)權(quán)利要求9～11中的任何一項(xiàng)所述的時(shí)鐘生成電路，其特征在于施加于上述至少一個(gè)延遲電路的基準(zhǔn)時(shí)鐘的頻率，與施加于上述時(shí)鐘生成裝置的基準(zhǔn)時(shí)鐘的頻率相等。
13.根據(jù)權(quán)利要求9～11中的任何一項(xiàng)所述的時(shí)鐘生成電路，其特征在于備有為調(diào)節(jié)從上述時(shí)鐘生成裝置輸出的具有規(guī)定周期的時(shí)鐘的相位而設(shè)置的至少一個(gè)其他延遲電路，上述各其他延遲電路，備有振蕩裝置，將所施加的基準(zhǔn)時(shí)鐘的相位與比較用時(shí)鐘的相位進(jìn)行比較，生成具有與該相位差對(duì)應(yīng)的值的控制信號(hào)，至少利用由上述控制信號(hào)控制各自的延遲時(shí)間并連接成環(huán)路狀的多個(gè)延遲元件生成上述比較用時(shí)鐘，并改變上述控制信號(hào)，以使上述比較用時(shí)鐘的相位與上述基準(zhǔn)時(shí)鐘的相位一致；存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自上述振蕩裝置的上述控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換輸入信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入信號(hào)提供上述的規(guī)定延遲時(shí)間。
14.一種相位同步電路，備有振蕩裝置，將所施加的第1基準(zhǔn)時(shí)鐘的相位與比較用時(shí)鐘的相位進(jìn)行比較，生成具有與該相位差對(duì)應(yīng)的值的控制信號(hào)，至少利用由上述控制信號(hào)控制各自的延遲時(shí)間并連接成環(huán)路狀的多個(gè)延遲元件生成上述比較用時(shí)鐘，并改變上述控制信號(hào)，以使上述比較用時(shí)鐘的相位與上述基準(zhǔn)時(shí)鐘的相位一致；存儲(chǔ)裝置，存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息；及延遲裝置，具有由來(lái)自上述振蕩裝置的上述控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件，并根據(jù)存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的信息切換輸入時(shí)鐘信號(hào)所通過(guò)的延遲元件的級(jí)數(shù)，以便對(duì)上述輸入時(shí)鐘信號(hào)提供上述的規(guī)定延遲時(shí)間；及相位同步裝置，將所施加的第2基準(zhǔn)時(shí)鐘的相位與上述延遲裝置的輸出時(shí)鐘信號(hào)的相位進(jìn)行比較，并改變存儲(chǔ)在上述存儲(chǔ)裝置內(nèi)的上述信息，以使兩者的相位一致。
15.根據(jù)權(quán)利要求14所述的相位同步電路，其特征在于按相同的半導(dǎo)體工藝形成上述振蕩裝置中所包含的多個(gè)延遲元件、及上述延遲裝置中`所包含的多個(gè)延遲元件。
全文摘要
現(xiàn)有技術(shù)中存在的課題是很難防止因制造工序中的偏差或環(huán)境變化而引起的延遲時(shí)間的變化而且不能自由地改變延遲時(shí)間。本發(fā)明的延遲電路,具有存儲(chǔ)用于設(shè)定規(guī)定延遲時(shí)間的信息的寄存器19、及作為由來(lái)自PLL19的控制信號(hào)控制各自的延遲時(shí)間的多個(gè)延遲元件的多個(gè)反相器20,并備有多路復(fù)用器12,根據(jù)存儲(chǔ)在寄存器19內(nèi)的信息切換輸入信號(hào)所通過(guò)的反相器20的級(jí)數(shù),以便對(duì)輸入信號(hào)提供規(guī)定的延遲時(shí)間。
文檔編號(hào)H03L7/089GK1277490SQ0010223
公開日2000年12月20日 申請(qǐng)日期2000年2月15日 優(yōu)先權(quán)日1999年6月15日
發(fā)明者早瀨清, 石見幸一 申請(qǐng)人:三菱電機(jī)株式會(huì)社