一種用于調(diào)整時(shí)鐘頻率和相位的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于芯片測(cè)試的技術(shù)領(lǐng)域，特別涉及時(shí)鐘頻率的調(diào)整方法。
【背景技術(shù)】
[0002]在電路系統(tǒng)中，不管是像應(yīng)用于國(guó)防的巨型計(jì)算機(jī)還是小至指甲大小的模數(shù)轉(zhuǎn)換芯片，都離不開(kāi)時(shí)鐘系統(tǒng)，而不管是石英晶體振蕩器、溫度補(bǔ)償振蕩器還是電壓控制晶體振蕩器等等，在不同溫度、濕度、電磁干擾等因素下，其輸出時(shí)鐘不可能做到頻率和相位嚴(yán)格不變，而實(shí)際應(yīng)用中電路系統(tǒng)需要能在各種環(huán)境下穩(wěn)定工作，此時(shí)在實(shí)驗(yàn)室中就需要驗(yàn)證電路系統(tǒng)的時(shí)鐘冗余度，一個(gè)龐大的系統(tǒng)通常是由無(wú)數(shù)芯片搭建而成，為了測(cè)試方便，目前大的測(cè)試設(shè)備商如泰克、安捷倫和普源都有能產(chǎn)生各種頻率信號(hào)源的示波器，一些也支持可編程控制，但既支持可編程控制，又具備100MHZ以上帶寬的示波器通常都價(jià)格不菲，大則四五十萬(wàn)，少則也要一萬(wàn)多，價(jià)格昂貴。
[0003]此外市場(chǎng)上也有一些簡(jiǎn)易的信號(hào)發(fā)生器，如通過(guò)555振蕩器搭建電路產(chǎn)生正弦信號(hào)，再通過(guò)整形電路將正弦信號(hào)變換為方波信號(hào)，再對(duì)方波信號(hào)進(jìn)行變成三角波，如此也能生成能產(chǎn)生特定頻率的正弦波、方波和三角波信號(hào)，另外通過(guò)單片集成芯片IC8038或單片機(jī)和AD轉(zhuǎn)換器結(jié)合等方式也可生成簡(jiǎn)易信號(hào)源，但這些實(shí)現(xiàn)方法生成的簡(jiǎn)易信號(hào)源要么帶寬小，要么不能調(diào)相。芯片樣片測(cè)試時(shí)一般需要測(cè)試多顆，以防備特殊性，此外還要求測(cè)試設(shè)備占空間越小越好，以方便測(cè)試，所以體積小，帶寬高、價(jià)格便宜、支持可編程的信號(hào)源設(shè)備在芯片測(cè)試領(lǐng)域有大的需求。

【發(fā)明內(nèi)容】

[0004]為解決上述問(wèn)題，本發(fā)明的目的在于提供一種用于調(diào)整時(shí)鐘頻率和相位的方法，該方法能夠根據(jù)需要對(duì)時(shí)鐘頻率和相位進(jìn)行調(diào)整，以能夠快速、準(zhǔn)確地進(jìn)行芯片測(cè)試，降低芯片測(cè)試成本。
[0005]本發(fā)明另一個(gè)目的在于提供一種用于調(diào)整時(shí)鐘頻率和相位的方法，該方法僅僅通過(guò)控制流程實(shí)現(xiàn)，除了 FGPA外沒(méi)有增加額外的硬件，設(shè)備占用空間小。
[0006]本發(fā)明再一個(gè)目的在于提供一種用于調(diào)整時(shí)鐘頻率和相位的方法，該方法支持可編程控制，方便遠(yuǎn)距離調(diào)試，此外設(shè)備硬件成本低，帶寬高，可大大提高芯片測(cè)試效率。
[0007]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下。
[0008]一種用于調(diào)整時(shí)鐘頻率和相位的方法，其特征在于該方法包括如下步驟:
[0009]101、上位機(jī)上根據(jù)需要編輯FPGA輸出的波形、頻率和相位命令集，然后通過(guò)串口把相關(guān)操作指令傳送給FPGA處理器；
[0010]102、FPGA處理器接收上位機(jī)響應(yīng)后，對(duì)命令進(jìn)行解析；等待待測(cè)試芯片的應(yīng)答；
[0011]103、接收應(yīng)答信號(hào)后，把相應(yīng)信號(hào)告訴FPGA處理器，對(duì)相應(yīng)數(shù)據(jù)進(jìn)行解析發(fā)送給上位機(jī)，上位機(jī)對(duì)檢測(cè)到的信號(hào)和設(shè)定值進(jìn)行對(duì)比分析，檢測(cè)時(shí)鐘頻率是否到達(dá)設(shè)定值；
[0012]104、時(shí)鐘頻率到達(dá)設(shè)定值，則進(jìn)行測(cè)試。
[0013]所述的101步驟中，F(xiàn)PGA的輸出頻率由200MHZ時(shí)鐘分頻產(chǎn)生，上位機(jī)和FPGA的工作時(shí)鐘為25MHZ。
[0014]進(jìn)一步，所述封25MHZ晶振頻率，經(jīng)過(guò)FPGA的IP核進(jìn)行倍頻產(chǎn)生，產(chǎn)生方法是:鎖定相位相對(duì)晶振為零，當(dāng)需要產(chǎn)生特定頻率時(shí)，F(xiàn)PGA處理器根據(jù)輸入頻率要求換算出分頻系數(shù)，F(xiàn)PGA的執(zhí)行程序模塊根據(jù)分頻系數(shù)的值選擇分頻方案進(jìn)行分頻，產(chǎn)生需要的頻率。
[0015]更進(jìn)一步，所述103步驟中，進(jìn)行分頻后進(jìn)一步包括有相位調(diào)節(jié)，相位調(diào)節(jié)是對(duì)信號(hào)的進(jìn)行相位偏移，所謂相位偏移是指即時(shí)信號(hào)相對(duì)于之前信號(hào)發(fā)生相位偏差，所述上位機(jī)和FPGA不需要事先存放好波形數(shù)據(jù)，執(zhí)行時(shí)鐘移相操作時(shí)，上位機(jī)會(huì)把相位的變化量化為時(shí)間上的延遲，換算公式如下:Tdealy = TS/360*phase,公式中TS為當(dāng)前時(shí)鐘周期，phase為要移相的相位值。
[0016]公式的理解很簡(jiǎn)單，時(shí)鐘周期為T(mén)S時(shí)，滿幅相位為360度，因此相位發(fā)生I度的變化對(duì)應(yīng)的時(shí)間延時(shí)值為T(mén)S/360，需要移動(dòng)多少相位，就用phase乘以相應(yīng)的系數(shù)。系統(tǒng)進(jìn)行時(shí)鐘移相時(shí)，會(huì)把相位換算出的延時(shí)值疊加到之前時(shí)鐘周期上，換算出新的分頻系數(shù)進(jìn)行時(shí)鐘分頻。
[0017]所述相位調(diào)節(jié)，只是在半周期上執(zhí)行新的時(shí)鐘分頻方案，后面周期還按之前系數(shù)分頻方案工作。
[0018]本發(fā)明所提供的方法在芯片測(cè)試的時(shí)候，能夠根據(jù)需要對(duì)時(shí)鐘頻率和相位進(jìn)行調(diào)整，以能夠快速、準(zhǔn)確地進(jìn)行芯片測(cè)試，僅僅通過(guò)控制流程實(shí)現(xiàn)，能夠進(jìn)行自動(dòng)化測(cè)試，可以大大降低芯片測(cè)試成本，而且測(cè)試設(shè)備占用空間小。
[0019]而且該方法支持可編程控制，方便遠(yuǎn)距離調(diào)試，此外設(shè)備硬件成本低，帶寬高，可大大提尚芯片測(cè)試效率。
【附圖說(shuō)明】
[0020]圖1是本發(fā)明所實(shí)施的硬件構(gòu)成圖。
[0021]圖2是本發(fā)明所實(shí)施的軟件控制流程圖。
【具體實(shí)施方式】
[0022]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0023]圖1所示，為本發(fā)明所實(shí)現(xiàn)的硬件結(jié)構(gòu)平臺(tái)，主要包括有上位機(jī)和FPGA芯片，其中，目前altera初級(jí)的FPGA芯片都具有處理器IP核N1SII，本設(shè)備工作時(shí)N1SII作為主控制器，N1SII通過(guò)串口與上位機(jī)Active Tcl軟件互連互通，Active Tcl為T(mén)cl開(kāi)發(fā)環(huán)境，Active Tcl包含許多有用的擴(kuò)展包，Tcl是一種很通用的腳本語(yǔ)言，它幾乎可以在所有的平臺(tái)上解釋運(yùn)行。測(cè)試時(shí)先在上位機(jī)Active Tcl上根據(jù)需要編輯好需要FPGA輸出的波形、頻率和相位命令集，然后通過(guò)串口把相關(guān)操作指令傳送給處理器N10SII，處理器接收上位機(jī)響應(yīng)后，對(duì)命令進(jìn)行解析，告訴FPGA執(zhí)行程序模塊執(zhí)行相關(guān)操作，與此同時(shí)FPGA檢測(cè)模塊一直在