專利名稱：具有對(duì)稱上升和下降時(shí)鐘沿類型時(shí)延量的延時(shí)鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總的涉及延時(shí)鎖相環(huán)。
正如技術(shù)上所熟知的，延時(shí)鎖相環(huán)被廣泛地使用于各種各樣的應(yīng)用中，用來產(chǎn)生一個(gè)與接收信號(hào)(例如輸入脈沖序列)同相的輸出信號(hào)。

圖1上顯示了一個(gè)這樣的應(yīng)用，其中由集成電路芯片構(gòu)成的接收機(jī)12(即，緩沖器)接收例如為系統(tǒng)時(shí)鐘SYS_CLK的輸入脈沖序列。接收機(jī)12賦予接收的脈沖以有限的時(shí)延量Δ。為了產(chǎn)生在相位上與輸入時(shí)鐘脈沖對(duì)準(zhǔn)的輸出脈沖序列(即，為了保持在輸出脈沖序列與輸入時(shí)鐘脈沖之間的預(yù)定的相位關(guān)系)，有時(shí)提供了延時(shí)鎖相環(huán)(DLL)14。延時(shí)鎖相環(huán)(DLL)14包括相位比較器16、可變延時(shí)線18(典型地是數(shù)字控制延時(shí)線)、以及固定延時(shí)器20。固定延時(shí)器20具有與接收機(jī)12相同的時(shí)延量Δ。接收機(jī)12的輸出(即，DLL14的輸入)被饋送到相位比較器16的一個(gè)輸入端22，以及DLL14的輸出被饋送到相位比較器16的另一個(gè)輸入端24。在穩(wěn)態(tài)時(shí)，相位比較器16的輸出將迫使數(shù)字控制延時(shí)線18的時(shí)延量為時(shí)延nT-Δ，其中T是饋送到接收機(jī)12的時(shí)鐘脈沖的周期以及n是整數(shù)。也就是，可變延時(shí)線18的輸出被反饋到相位比較器16的輸入端24。相位比較器的輸出是相位誤差信號(hào)，相位誤差信號(hào)驅(qū)動(dòng)延時(shí)線18的時(shí)延，以使得誤差被驅(qū)動(dòng)為零。這樣，在穩(wěn)態(tài)時(shí)(即，當(dāng)相位誤差被驅(qū)動(dòng)為零時(shí))，通過接收機(jī)12和延時(shí)線18的總的時(shí)延是Δ+(nT-Δ)＝nT。也就是，在數(shù)字控制延時(shí)線18的輸出端處產(chǎn)生的脈沖序列(即，DLL的輸出)，在穩(wěn)態(tài)時(shí)，是與由接收機(jī)12接收的SYS_CLK時(shí)鐘序列同相或時(shí)間對(duì)準(zhǔn)的(即時(shí)間上一致)。正如所熟知的，每個(gè)脈沖具有一個(gè)前沿，后面有一個(gè)后沿。這些脈沖沿具有不同的沿的類型，即，前沿可以是上升沿類型，在這種情況下，后沿是下降沿類型；或者，另一種情況下，前沿可以是下降沿類型，在這種情況下，后沿是上升沿類型。
正如技術(shù)上熟知的，某些數(shù)字器件響應(yīng)于時(shí)鐘脈沖的前沿和后沿而運(yùn)行。例如，雙數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR-SDRAM)對(duì)于被饋送到這樣的DDR-SDRAM的時(shí)鐘脈沖要求其前沿和后沿的時(shí)序指標(biāo)。更具體地，當(dāng)系統(tǒng)時(shí)鐘脈沖被饋送到DDR-SDRAM芯片時(shí)，脈沖被芯片上的接收機(jī)接收。接收機(jī)給予時(shí)鐘脈沖以時(shí)延。為了補(bǔ)償這個(gè)時(shí)延量，有時(shí)使用DLL。如上所述，DLL可包括數(shù)字控制延時(shí)線。一個(gè)這樣的延時(shí)線包括n-溝道場(chǎng)效應(yīng)晶體管(NFET)和p-溝道場(chǎng)效應(yīng)晶體管(PFET)。由于采取各種不同的處理方案，PFET相對(duì)于NFET的可產(chǎn)生出的電流的大小而發(fā)生變化，由此造成上升和下降沿類型在PFET/NFET延時(shí)線中的傳播之間的斜歪(即，時(shí)鐘脈沖上升延時(shí)不同于時(shí)鐘脈沖的下降延時(shí))。這在DLL系統(tǒng)中引入了“抖動(dòng)”，以及對(duì)最高運(yùn)行的真實(shí)數(shù)據(jù)率(例如，200MHz)產(chǎn)生有害影響。對(duì)于100MHz時(shí)鐘的5納秒(ns)的典型的延時(shí)線長度，這樣的處理變動(dòng)效應(yīng)可對(duì)上升和下降延時(shí)有大約0.5ns的調(diào)節(jié)。
按照本發(fā)明，提供了一種具有用于接收輸入脈沖序列的接收機(jī)和被耦合到該接收機(jī)輸出端的延時(shí)鎖相環(huán)的電路。延時(shí)鎖相環(huán)包括響應(yīng)于在接收機(jī)輸出端處產(chǎn)生的接收的輸入脈沖序列的脈沖產(chǎn)生器，用于產(chǎn)生響應(yīng)于接收的輸入脈沖序列的前沿的第一脈沖、和響應(yīng)于接收的輸入脈沖序列的后沿的第二脈沖。第一脈沖的前沿具有與第二脈沖的前沿相同的沿的類型(即，第一脈沖的前沿和第二脈沖的前沿或者都是上升沿類型、或者都是下降沿類型)。第一脈沖和第二脈沖被組合成一個(gè)包括第一脈沖和第二脈沖的復(fù)合輸入信號(hào)，其中第一脈沖的前沿保持相同的脈沖沿的類型。延時(shí)鎖相環(huán)也包括可變延時(shí)線，它被饋送以復(fù)合輸入信號(hào)，用于在由該延時(shí)線提供的選定的延時(shí)以后產(chǎn)生包括第一脈沖序列和第二脈沖序列的復(fù)合的輸出脈沖序列。延時(shí)鎖相環(huán)響應(yīng)于復(fù)合的輸出脈沖序列中的第一脈沖序列和第二脈沖序列之一，用于選擇可變延時(shí)線的延時(shí)，以便產(chǎn)生與輸入脈沖序列具有預(yù)定的相位關(guān)系的復(fù)合輸出脈沖序列。
通過這樣的設(shè)備，每個(gè)接收的輸入脈沖的前沿和后沿用具有相同的前沿類型的脈沖來代表(即，第一脈沖的前沿和第二脈沖的前沿都是相同的脈沖沿的類型；即，或者都是上升沿類型、或者都是下降沿類型)。所以，通過使用響應(yīng)于第一輸出脈沖(即，與輸入脈沖序列的前沿有關(guān)的脈沖)或第二輸出脈沖(即，與輸入脈沖序列的后沿有關(guān)的脈沖)之一而運(yùn)行的延時(shí)鎖相環(huán)，確保了輸入脈沖序列的前沿和后沿的正確的相位對(duì)準(zhǔn)關(guān)系。用另一種方式來說，由于這樣的脈沖沿的類型是根據(jù)接收的脈沖序列的前沿和后沿而產(chǎn)生的，延時(shí)鎖相環(huán)以相同的沿的類型運(yùn)行。這樣，因?yàn)檠訒r(shí)線的延時(shí)特性對(duì)于輸入脈沖序列的前沿和后沿是相同的，所以輸出脈沖序列在時(shí)間上是與輸入脈沖序列正確地對(duì)準(zhǔn)的。
按照本發(fā)明的另一個(gè)實(shí)施例，延時(shí)鎖相環(huán)包括一個(gè)相位比較器，用于根據(jù)輸出脈沖序列中的脈沖與輸入脈沖序列中的脈沖之間的時(shí)間差值來產(chǎn)生對(duì)于可變延時(shí)線的控制信號(hào)。
按照本發(fā)明的另一個(gè)實(shí)施例，延時(shí)鎖相環(huán)包括一個(gè)邏輯網(wǎng)絡(luò)，用于只允許第一和第二脈沖中的一個(gè)能從接收機(jī)傳送到延時(shí)線，直到相位比較器提供一個(gè)關(guān)于輸出脈沖序列具有與輸入脈沖序列的上升和下降沿類型在時(shí)間上對(duì)準(zhǔn)的上升沿類型的指示為止。
按照本發(fā)明的另一個(gè)實(shí)施例，相位比較器包括由輸出脈沖序列中的脈沖對(duì)其進(jìn)行饋送的第一輸入端和由接收的輸入脈沖序列中的脈沖饋送的第二輸入端。延時(shí)鎖相環(huán)包括由輸出脈沖序列和選通信號(hào)對(duì)其進(jìn)行饋送的選通門；和響應(yīng)于第一和第二脈沖之一的選通脈沖產(chǎn)生器，用于在第一脈沖期間產(chǎn)生選通信號(hào)以使輸出脈沖序列能夠通過該選通門傳送到相位比較器，以及在第二脈沖期間禁止輸出脈沖序列通過選通門傳送到相位比較器。
按照本發(fā)明的另一個(gè)實(shí)施例，提供了一種用于產(chǎn)生與輸入脈沖序列在時(shí)間上具有預(yù)定的時(shí)間關(guān)系的輸出脈沖序列的方法。該方法包括使輸入脈沖序列傳送通過接收機(jī)和產(chǎn)生一個(gè)具有與輸入脈沖序列的前沿和后沿在時(shí)間上對(duì)準(zhǔn)的前沿和后沿的相應(yīng)的輸出脈沖序列。
按照本發(fā)明的一個(gè)實(shí)施例，該產(chǎn)生步驟包括響應(yīng)于每個(gè)接收的輸入脈沖序列的前沿而產(chǎn)生第一脈沖和響應(yīng)于每個(gè)接收的輸入時(shí)鐘脈沖序列的后沿而產(chǎn)生第二脈沖；以及將第一和第二脈沖饋送通過延時(shí)鎖相環(huán)的延時(shí)線，以便在延時(shí)線的輸出端產(chǎn)生輸出脈沖序列。
按照本發(fā)明的一個(gè)實(shí)施例，該產(chǎn)生步驟包括根據(jù)輸出脈沖序列中的脈沖與接收的輸入脈沖序列中的脈沖之間的時(shí)間差值來產(chǎn)生對(duì)于可變延時(shí)線的控制信號(hào)。
按照本發(fā)明的一個(gè)實(shí)施例，該產(chǎn)生步驟包括只使得第一和第二脈沖中的一個(gè)脈沖能從接收機(jī)傳送到延時(shí)線，直到提供一個(gè)關(guān)于輸出脈沖序列具有與輸入脈沖序列的上升和下降沿在時(shí)間上對(duì)準(zhǔn)的上升和下降沿的指示為止。
當(dāng)結(jié)合附圖來參照以下的詳細(xì)說明。將很容易明白本發(fā)明的其它特性以及發(fā)明本身，其中圖1是具有按照現(xiàn)有技術(shù)的延時(shí)鎖相環(huán)的電路的方框圖；圖2是具有按照本發(fā)明的延時(shí)鎖相環(huán)的電路的方框圖；圖3A-3I是圖2的電路中產(chǎn)生的信號(hào)的時(shí)序圖。
現(xiàn)在參閱圖2，圖上顯示了用于接收輸入脈沖序列(這里是系統(tǒng)時(shí)鐘脈沖SYS_CLK(圖3A))的電路30。每個(gè)脈沖具有前沿31，這里是上升沿類型，以及后沿33，這里是下降沿類型，如圖3A所示。該電路包括延時(shí)鎖相環(huán)(DLL)32。DLL32是響應(yīng)于接收的輸入脈沖序列的前沿和后沿，從而產(chǎn)生相應(yīng)的輸出脈沖序列DLL_OUT(圖3F)，它的前沿和后沿具有與輸入脈沖序列SYS_CLK的前沿和后沿的預(yù)定的相位對(duì)準(zhǔn)，在這里是時(shí)間上一致。
更具體地，電路30包括接收機(jī)33，典型地是緩沖放大器，用于接收輸入脈沖序列SYS_CLK。輸入脈沖序列SYS_CLK具有周期T，如圖3A所示。接收機(jī)33提供對(duì)于輸入脈沖序列SYS_CLK中的脈沖的第一延時(shí)Δ1，如圖3B所示。
DLL32包括被耦合到接收機(jī)32的輸出端的脈沖產(chǎn)生電路36，在這里是一對(duì)單穩(wěn)態(tài)多諧振蕩器。單穩(wěn)態(tài)多諧振蕩器36響應(yīng)于輸入脈沖序列中的每個(gè)脈沖的前沿而產(chǎn)生在線C0上的、具有小于T/2的持續(xù)時(shí)間的第一脈沖(圖3C)，以及響應(yīng)于輸入脈沖序列中的每個(gè)脈沖的后沿而產(chǎn)生在線C1上的第二脈沖(圖3D)。每個(gè)第一脈沖和每個(gè)第二脈沖具有相同的前沿類型；這里，在本例中，每個(gè)第一脈沖和每個(gè)第二脈沖具有上升沿類型。在圖3C和3D上，分別顯示了在線C0和C1上的第一和第二脈沖。脈沖產(chǎn)生電路36產(chǎn)生的第一脈沖具有在接收機(jī)33的輸出端處產(chǎn)生的脈沖的前沿之后的第二延時(shí)Δ2，以及它所產(chǎn)生的第二脈沖具有在接收機(jī)33的輸出端處產(chǎn)生的脈沖的前沿之后的第二延時(shí)Δ2。
在DLL32中也提供了邏輯網(wǎng)絡(luò)50(由在單穩(wěn)態(tài)脈沖發(fā)生器36的輸出端處產(chǎn)生的脈沖向該邏輯網(wǎng)絡(luò)50進(jìn)行饋送)，以及可變延時(shí)線34，這里是數(shù)字控制可變延時(shí)線(由在邏輯網(wǎng)絡(luò)50的輸出端處產(chǎn)生的信號(hào)DLL_IN向該可變延時(shí)線34進(jìn)行饋送)。邏輯網(wǎng)絡(luò)50包括一對(duì)分別由在線C0和C1上的脈沖對(duì)其進(jìn)行饋送的與門51，53，如圖所示。與門51被饋送以邏輯1信號(hào)。與門53被饋送以LOCK(鎖定)信號(hào)(圖3H)。與門51，53的輸出被饋送到或門55的輸入端，如圖所示的那樣。邏輯網(wǎng)絡(luò)50只允許第一和第二脈沖中的一個(gè)(這里只是在線C0上的第一脈沖)在啟動(dòng)模式期間能從脈沖發(fā)生器36傳送到延時(shí)線34(即，直到相位比較器在線LOCK(鎖定)上提供一個(gè)關(guān)于輸出脈沖序列DLL_OUT具有與被饋送到接收機(jī)33的輸入脈沖序列SYS_CLK的前沿和后沿在時(shí)間上一致的前沿和后沿的指示為止)。在啟動(dòng)模式后正常運(yùn)行模式期間，在產(chǎn)生LOCK(鎖定)信號(hào)時(shí)，邏輯網(wǎng)絡(luò)50產(chǎn)生一個(gè)包括在線C0上的第一脈沖和在線C1上的第二脈沖的復(fù)合輸出信號(hào)，即如圖3E所示的信號(hào)DLL_IN。應(yīng)當(dāng)指出，邏輯網(wǎng)絡(luò)50分別給予通過線C0和C1饋送到其上的第一和第二脈沖以一個(gè)時(shí)延量Δ3。用另一種方式來說，為了防止電路會(huì)誤鎖定到在線C1上的脈沖而不是線C0上的脈沖，選通門48被用來“阻止”選通(即，禁止)在線C1上的脈沖，直到DLL32被鎖定為止；即，當(dāng)“LOCK”信號(hào)成為邏輯1時(shí)，如圖3H所示。
如上所述，DLL32包括可變延時(shí)線34，這里是數(shù)字控制可變延時(shí)線。可變延時(shí)線34響應(yīng)于第一和第二脈沖，從而在輸出端36上產(chǎn)生相應(yīng)的第一和第二輸出脈沖。在線36上的這樣的第一輸出脈沖中的每個(gè)脈沖是具有根據(jù)在接收機(jī)33的輸出端處所產(chǎn)生的每個(gè)脈沖的上升沿而產(chǎn)生的上升前沿的脈沖，它是根據(jù)相應(yīng)的一個(gè)第一脈沖在按照被饋送到可變延時(shí)線36的、在線38上的控制信號(hào)而選定的延時(shí)ΔL以后被產(chǎn)生的，其產(chǎn)生方式將在下面進(jìn)行描述。在線38上的信號(hào)是相位誤差。同樣地，在線36上的這樣的第二輸出脈沖中的每個(gè)脈沖是具有根據(jù)在接收機(jī)33的輸出端處所產(chǎn)生的每個(gè)脈沖的后沿而產(chǎn)生的上升前沿的脈沖，它是根據(jù)相應(yīng)的一個(gè)第二脈沖在按照被饋送到可變延時(shí)線36的、在線38上的控制信號(hào)而選定的延時(shí)ΔL以后被產(chǎn)生的，其產(chǎn)生方式將在下面進(jìn)行描述。也就是說，因?yàn)樵诰€C0上的第一脈沖和在線C1上的第二脈沖的前沿都具有相同的脈沖沿的類型，這里是上升沿類型，所以，延時(shí)線將產(chǎn)生對(duì)于第一和第二脈沖的相同的延時(shí)?？勺冄訒r(shí)線34的輸出在線36上產(chǎn)生輸出脈沖序列DLL_OUT，正如所表示的那樣。
DLL34包括被饋送以線36上的輸出脈沖序列DLL_OUT的延時(shí)網(wǎng)絡(luò)40。延時(shí)網(wǎng)絡(luò)40給出時(shí)延量Δ4，在這里等于Δ1+Δ2(圖3G)。在DLL32中也設(shè)有相位比較器42，它具有被饋送以第一和第二脈沖之一(這里是線C0上的第一脈沖)的第一輸入端44和通過與門48被耦合到延時(shí)網(wǎng)絡(luò)46輸出端的第二輸入端46，用于產(chǎn)生在線38上的控制信號(hào)。在啟動(dòng)模式的穩(wěn)態(tài)階段，即，當(dāng)線38上誤差信號(hào)被驅(qū)動(dòng)為零時(shí)，在線38上的控制信號(hào)選擇延時(shí)Δ3等于nT，其中n是整數(shù)，以便于可變延時(shí)線34產(chǎn)生在線36上的輸出脈沖DLL_OUT，它具有分別與被饋送到接收機(jī)33的輸入脈沖序列SYS_CLK中的脈沖的前沿和后沿在時(shí)間上一致的前沿和后沿。在這時(shí)，產(chǎn)生了LOCK信號(hào)，以及DLL32保持這個(gè)時(shí)間一致的關(guān)系。
如上所述，邏輯網(wǎng)絡(luò)50只允許第一和第二脈沖中的一個(gè)脈沖(這里是在線C0上的第一脈沖)能從接收機(jī)33傳送到延時(shí)線，直到相位比較器42在線LOCK上提供一個(gè)關(guān)于被饋送到此的延時(shí)Δ1+Δ2的輸出脈沖序列DLL_OUT具有與被饋送到接收機(jī)33的輸入脈沖序列SYS_CLK的前沿和后沿在時(shí)間上一致的前沿和后沿的指示為止。DLL選通門48被饋送以在線36上的輸出脈沖序列的延時(shí)的副本和由選通脈沖發(fā)生器52產(chǎn)生的延時(shí)的選通信號(hào)。這里，選通脈沖發(fā)生器52是一個(gè)鎖存器，它具有一個(gè)被耦合到線C1的反相置位輸入端S和一個(gè)被耦合到線C0的反相復(fù)位輸入端R。選通脈沖發(fā)生器52的輸出Q通過固定延時(shí)線57(這里，把一個(gè)延時(shí)Δ4施加到Q上，以提供延時(shí)的脈沖QD)被饋送到與門48的輸入端。選通脈沖發(fā)生器52響應(yīng)于第一和第二脈沖之一，從而在線Q上產(chǎn)生選通信號(hào)。在線Q上的信號(hào)被延時(shí)線57延時(shí)，以產(chǎn)生延時(shí)的選通信號(hào)QD，如圖3I所示，它在第一脈沖期間被用來使得輸出脈沖序列能通過這樣的與門48傳送到相位比較器42，以及在第二脈沖期間禁止輸出脈沖序列通過與門48傳送到相位比較器42。這也就是，為了確保只有線C0上的脈沖與SYS_CLK進(jìn)行相位比較，將一個(gè)SET_RESET(置位-復(fù)位)鎖存器(即，選通發(fā)生器52)用來選通來自延時(shí)線34的反饋。選通發(fā)生器52用線C0上的脈沖的下降沿來復(fù)位，以及用線C1上的脈沖的下降沿來置位。
其它的實(shí)施例都在附屬權(quán)利要求的精神和范圍內(nèi)。例如，雖然單穩(wěn)態(tài)脈沖發(fā)生器36產(chǎn)生具有上升前沿的脈沖，但這樣的發(fā)生器36可產(chǎn)生具有下降前沿的脈沖。而且，雖然已經(jīng)使用了前沿時(shí)間一致性準(zhǔn)則，但也可以使用后沿時(shí)間一致性，而且這是等價(jià)的，只要第一脈沖和第二脈沖具有相同類型的沿(即，都是上升沿或下降沿)。也就是說，響應(yīng)于接收機(jī)輸出的后沿而產(chǎn)生的第一脈沖與響應(yīng)于接收機(jī)輸出的前沿而產(chǎn)生的第二脈沖是與圖2的電路等價(jià)的，只要第一脈沖和第二脈沖具有相同類型的脈沖沿(即，都是上升沿或下降沿)。再者，雖然使用了時(shí)間上一致性(即，在SYS_CLK的前沿與輸出脈沖DLL_OUT的前沿之間是零相位差)，但也可以使用固定的非零的相位差。
權(quán)利要求
1.一種電路，包括接收機(jī)，用于接收輸入脈沖序列；以及延時(shí)鎖相環(huán)，被耦合到接收機(jī)的輸出端，延時(shí)鎖相環(huán)包括響應(yīng)于在接收機(jī)輸出端處產(chǎn)生的接收的輸入脈沖序列的脈沖發(fā)生器，用于產(chǎn)生響應(yīng)于接收的輸入脈沖序列的前沿的第一脈沖、和響應(yīng)于接收的輸入脈沖序列的后沿的第二脈沖，第一脈沖的前沿具有與第二脈沖的前沿相同的沿的類型；邏輯網(wǎng)絡(luò)，用于把第一脈沖和第二脈沖組合成一個(gè)包括第一脈沖和第二脈沖的復(fù)合的輸出信號(hào)，其第一脈沖的前沿保持相同的沿的類型；可變延時(shí)線，被饋送以復(fù)合輸入信號(hào)，用于在由延時(shí)線產(chǎn)生的選定的延時(shí)以后產(chǎn)生包括第一脈沖序列和第二脈沖序列的復(fù)合的輸出脈沖序列；以及其中延時(shí)鎖相環(huán)響應(yīng)于復(fù)合的輸出脈沖序列中的第一脈沖序列和第二脈沖序列之一，以用于選擇可變延時(shí)線的延時(shí)，以便產(chǎn)生與輸入脈沖序列具有預(yù)定的相位關(guān)系的這種復(fù)合輸出脈沖序列。
2.權(quán)利要求1中所述的電路，其特征在于，其中延時(shí)鎖相環(huán)包括相位比較器，用于根據(jù)輸出脈沖序列中的脈沖與接收的輸入脈沖序列中的脈沖之間的時(shí)間差產(chǎn)生對(duì)于可變延時(shí)線的控制信號(hào)。
3.權(quán)利要求2中所述的電路，其特征在于，其中延時(shí)鎖相環(huán)包括邏輯網(wǎng)絡(luò)，用于只允許第一和第二脈沖中的一個(gè)脈沖能從接收機(jī)傳送到延時(shí)線，直到相位比較器提供一個(gè)關(guān)于輸出脈沖序列具有與輸入脈沖序列的上升沿和下降沿類型在時(shí)間上一致的上升沿類型的指示為止。
4.權(quán)利要求3中所述的電路，其特征在于，其中相位比較器包括被饋送以輸出脈沖序列中的脈沖的第一輸入端，和被饋送以接收的輸入脈沖序列中的脈沖的第二輸入端，以及其中延時(shí)鎖相環(huán)包括選通門，它被饋送以輸出脈沖序列和選通信號(hào)；以及選通脈沖發(fā)生器，它響應(yīng)于第一和第二脈沖之一，用于產(chǎn)生選通信號(hào)，在第一脈沖期間使得輸出脈沖序列能通過這樣的選通門傳送到相位比較器，以及在第二脈沖期間禁止輸出脈沖序列通過選通門傳送到相位比較器。
5.權(quán)利要求2中所述的電路，其特征在于，其中相位比較器包括被饋送以輸出脈沖序列中的脈沖的第一輸入端，和被饋送以接收的輸入脈沖序列中的脈沖的第二輸入端，以及其中延時(shí)鎖相環(huán)包括選通門，它被饋送以輸出脈沖序列和選通信號(hào)；以及選通脈沖發(fā)生器，它響應(yīng)于第一和第二脈沖之一，用于產(chǎn)生選通信號(hào)，在第一脈沖期間使得輸出脈沖序列能通過這樣的選通門傳送到相位比較器，以及在第二脈沖期間禁止輸出脈沖序列通過選通門傳送到相位比較器。
6.一種電路，包括接收機(jī)，用于接收輸入脈沖序列；脈沖發(fā)生電路，它被耦合到接收機(jī)的輸出端，用于產(chǎn)生響應(yīng)于輸入脈沖序列中的每個(gè)脈沖的前沿的第一脈沖和產(chǎn)生響應(yīng)于輸入脈沖序列中的每個(gè)脈沖的后沿的第二脈沖，第一脈沖和第二脈沖的前沿具有相同的沿的類型；可變延時(shí)線，它響應(yīng)于第一和第二脈沖，用于產(chǎn)生相應(yīng)的第一和第二輸出脈沖，這樣的第一和第二輸出脈沖中的每個(gè)脈沖是在按照被饋送到可變延時(shí)線的控制信號(hào)而選擇的延時(shí)以后響應(yīng)于第一和第二脈沖中的相應(yīng)的一個(gè)而產(chǎn)生的；以及相位比較器，它具有被饋送以第一和第二脈沖中的一個(gè)脈沖的第一輸入端和被饋送以第一和第二脈沖中的相應(yīng)的一個(gè)的第二輸入端，用于產(chǎn)生控制信號(hào)，這樣的控制信號(hào)可選擇對(duì)于可變延時(shí)線的延時(shí)，以產(chǎn)生其前沿在時(shí)間上與輸入脈沖序列中的脈沖的前沿相一致的輸出脈沖。
7.權(quán)利要求6中所述的電路，其特征在于，包括邏輯網(wǎng)絡(luò)，用于只使得第一和第二脈沖中的一個(gè)能從接收機(jī)傳送到延時(shí)線，直到相位比較器提供一個(gè)關(guān)于輸出脈沖序列具有與輸入脈沖序列的前沿在時(shí)間上一致的前沿的指示為止。
8.權(quán)利要求7中所述的電路，其特征在于，其中相位比較器包括被饋送以輸出脈沖序列中的脈沖的第一輸入端，和被饋送以接收的輸入脈沖序列中的脈沖的第二輸入端，以及包括選通門，它被饋送以輸出脈沖序列和選通信號(hào)；以及選通脈沖發(fā)生器，它響應(yīng)于第一和第二脈沖之一，用于在第一脈沖期間產(chǎn)生選通信號(hào)，使得輸出脈沖序列能通過這樣的選通門傳送到相位比較器，以及在第二脈沖期間禁止輸出脈沖序列通過選通門傳送到相位比較器。
9.權(quán)利要求6中所述的電路，其特征在于，其中相位比較器包括被饋送以輸出脈沖序列中的脈沖的第一輸入端，和被饋送以接收的輸入脈沖序列中的脈沖的第二輸入端，以及包括選通門，它被饋送以輸出脈沖序列和選通信號(hào)；以及選通脈沖發(fā)生器，它響應(yīng)于第一和第二脈沖之一，用于在第一脈沖期間產(chǎn)生選通信號(hào)，使得輸出脈沖序列能通過這樣的選通門傳送到相位比較器，以及在第二脈沖期間禁止輸出脈沖序列通過選通門傳送到相位比較器。
10.一種電路，包括接收機(jī)，用于接收輸入脈沖序列，這樣的脈沖序列具有周期T，這樣的接收機(jī)把第一延時(shí)Δ1提供給輸入脈沖序列中的脈沖；脈沖發(fā)生電路，它被耦合到接收機(jī)的輸出端，用于產(chǎn)生響應(yīng)于輸入脈沖序列中的每個(gè)脈沖的前沿的第一脈沖和產(chǎn)生響應(yīng)于輸入脈沖序列中的每個(gè)脈沖的后沿的第二脈沖，其中第一脈沖和第二脈沖的前沿具有相同的脈沖沿的類型，這樣的脈沖發(fā)生電路產(chǎn)生具有在輸入脈沖序列中的脈沖的前沿之后的第二延時(shí)Δ2的第一脈沖和第二脈沖；邏輯網(wǎng)絡(luò)，用于把第一脈沖和第二脈沖組合成一個(gè)包括第一脈沖和第二脈沖的復(fù)合的輸出脈沖序列，其中第一脈沖的前沿保持相同的沿的類型，這樣的邏輯網(wǎng)絡(luò)向第一和第二脈沖提供第三延時(shí)Δ3；可變延時(shí)線，它響應(yīng)于第一和第二脈沖，用于產(chǎn)生相應(yīng)的第一和第二輸出脈沖，這樣的第一和第二輸出脈沖中的每個(gè)脈沖是在按照被饋送到可變延時(shí)線的控制信號(hào)而選擇的延時(shí)Δ3以后響應(yīng)于第一和第二脈沖中的相應(yīng)的一個(gè)而產(chǎn)生的；延時(shí)網(wǎng)絡(luò)，它被饋送以輸出脈沖序列，這樣的延時(shí)網(wǎng)絡(luò)提供與Δ1+Δ2有關(guān)的第四延時(shí)Δ4；相位比較器，它具有被饋送以第一和第二脈沖之一的第一輸入端和被耦合到延時(shí)網(wǎng)絡(luò)的輸出端的第二輸入端，用于產(chǎn)生控制信號(hào)，這樣的控制信號(hào)選擇延時(shí)ΔL等于nT-(Δ1+Δ2+Δ3)，其中n是整數(shù)，以便產(chǎn)生其前沿在時(shí)間上與輸入脈沖序列中的脈沖的前沿相一致的輸出脈沖。
11.權(quán)利要求10中所述的電路，其特征在于，其中相位比較器包括被饋送以輸出脈沖序列中的脈沖的第一輸入端，和被饋送以接收的輸入脈沖序列中的脈沖的第二輸入端，以及包括選通門，它被饋送以輸出脈沖序列和選通信號(hào)；以及選通脈沖發(fā)生器，它響應(yīng)于第一和第二脈沖之一，用于在第一脈沖期間產(chǎn)生選通信號(hào)，使得輸出脈沖序列能通過這樣的選通門傳送到相位比較器，以及在第二脈沖期間禁止輸出脈沖序列通過選通門傳送到相位比較器。
12.用于產(chǎn)生與輸入脈沖序列具有預(yù)定的相位關(guān)系的輸出脈沖序列的方法，包括把輸入脈沖序列傳送通過接收機(jī)；產(chǎn)生響應(yīng)于接收的輸入脈沖序列中的每個(gè)脈沖的前沿的第一脈沖和產(chǎn)生響應(yīng)于接收的輸入脈沖序列中的每個(gè)脈沖的后沿的第二脈沖，第一脈沖和第二脈沖中的每個(gè)脈沖具有相同脈沖沿類型的前沿；通過延時(shí)線饋送第一和第二脈沖，以產(chǎn)生輸出脈沖序列。
13.權(quán)利要求12中所述的方法，其特征在于，其中該產(chǎn)生步驟包括根據(jù)輸出脈沖序列中的脈沖與接收的輸入脈沖序列中的脈沖之間的時(shí)間差產(chǎn)生對(duì)于可變延時(shí)線的控制信號(hào)。
14.權(quán)利要求13中所述的電路，其特征在于，其中該產(chǎn)生步驟包括只使得第一和第二脈沖中之一能從接收機(jī)傳送到延時(shí)線，直到提供一個(gè)關(guān)于輸出脈沖序列具有與輸入脈沖序列的前沿在時(shí)間上一致的前沿的指示為止。
全文摘要
提供了在其中通過接收機(jī)接收輸入脈沖序列的電路和方法。該電路包括延時(shí)鎖相環(huán)。延時(shí)鎖相環(huán)包括脈沖發(fā)生器,用于產(chǎn)生響應(yīng)于接收輸入脈沖序列的前沿的第一脈沖和響應(yīng)于接收輸入脈沖序列的后沿的第二脈沖。第一脈沖和第二脈沖組合成復(fù)合輸入信號(hào)。延時(shí)鎖相環(huán)也包括可變延時(shí)線,用于產(chǎn)生在由延時(shí)線提供的選定的延時(shí)以后的復(fù)合輸出脈沖序列。延時(shí)鎖相環(huán)用來選擇可變延時(shí)線的延時(shí)量,以便產(chǎn)生與輸入脈沖序列具有預(yù)定相位關(guān)系的復(fù)合輸出脈沖序列。
文檔編號(hào)H03L7/081GK1263382SQ0010192
公開日2000年8月16日 申請(qǐng)日期2000年1月28日 優(yōu)先權(quán)日1999年1月28日
發(fā)明者A·M·楚, J·A·菲菲爾德, J·E·羅特拉, J·-M·多爾圖 申請(qǐng)人:因芬尼昂技術(shù)北美公司, 國際商業(yè)機(jī)器公司