專利名稱：Esd保護(hù)網(wǎng)絡(luò)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ESD (靜電放電)保護(hù)領(lǐng)域，特別是涉及一種集成電路中ESD保護(hù)網(wǎng)絡(luò)電路。
背景技術(shù)：
近些年隨著集成電路工藝的快速發(fā)展，MOS管的線寬越來越窄，結(jié)深越來越淺，柵氧層的厚度也越來越薄，這些都加速了電路設(shè)計(jì)對(duì)ESD的需求。當(dāng)線寬為Iym時(shí)，ESD事件對(duì)電路的影響很小，當(dāng)進(jìn)入0.18 μ m、0.13 μ m時(shí)代，尤其是90納米以下時(shí)代，ESD成為了刻不容緩的問題。在實(shí)際的生產(chǎn)和應(yīng)用中，也存在大量因ESD原因失效的樣品。因此增強(qiáng)芯片的ESD性能是需要的。通用的ESD 分為 HBM (Human body model 人體模式)模式,MM (machine model 機(jī)器模式)模式和CDM (Charged device model帶電模式)模式。HBM和MM模式是外部對(duì)芯片進(jìn)行放電，僅僅依靠輸入輸出端口的ESD保護(hù)電路是遠(yuǎn)遠(yuǎn)不夠的，還需要在電源和地之間加ESD保護(hù)電路(電源鉗位ESD電路)，從而能夠更加快速的泄放電流，以保證整個(gè)芯片的ESD性能。參見

圖1所示，現(xiàn)有的ESD保護(hù)電路中，每個(gè)輸入/輸出焊盤(I/O pad)處有上拉和下拉二極管保護(hù)電路，如圖1中分別由PMOS晶體管Ml和NMOS晶體管M2，PM0S晶體管M3和NMOS晶體管M4，PMOS晶體管M5和NMOS晶體管M6組成的上拉和下拉二極管保護(hù)電路；在電源電壓VDD和地GND之間會(huì)有一個(gè)或者多個(gè)電源鉗位結(jié)構(gòu)的ESD保護(hù)電路(電源鉗位ESD電路)，如圖1中由PMOS晶體管M5、NMOS晶體管M6、電阻R1、電容Cl、反相器INVl和泄流管M7 (NM0S晶體管)組成的電源鉗位ESD電路。當(dāng)發(fā)生ESD事件時(shí)(即檢測到ESD脈沖)，一小部分ESD電流從上拉或者下拉二極管流出，另外大部分電流通過電源鉗位ESD電路泄放，從而起到ESD保護(hù)作用。芯片的ESD性能與電源鉗位ESD電路關(guān)系很大，電源鉗位ESD電路個(gè)數(shù)越多，ESD性能就會(huì)越好；電源鉗位ESD電路中泄放管的尺寸越大，ESD性能也越好；由于發(fā)生ESD事件時(shí)，電流都是安培量級(jí)的，電源鉗位ESD電路中泄放管的尺寸都較大，電源鉗位ESD電路中的電阻和電容也都具有很大的尺寸；電源鉗位ESD電路數(shù)量增加，必然會(huì)導(dǎo)致芯片面積增加。

實(shí)用新型內(nèi)容本實(shí)用新型要解決的技術(shù)問題是提供一種ESD保護(hù)網(wǎng)絡(luò)電路，能夠在基本不增加芯片面積的基礎(chǔ)上有效提高芯片的ESD性能。為解決上述技術(shù)問題，本實(shí)用新型的ESD保護(hù)網(wǎng)絡(luò)電路，包括:多個(gè)電源鉗位ESD電路，在每個(gè)I/o pad處設(shè)置一個(gè)電源鉗位ESD電路。本實(shí)用新型的ESD保護(hù)網(wǎng)絡(luò)電路從整體布局，能夠更快的泄放ESD電流，形成一個(gè)較好的ESD防護(hù)網(wǎng)絡(luò)，在不額外犧牲芯片面積的情況下，能最大限度的提高芯片ESD性能。以下結(jié)合附圖與具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)的說明圖1是現(xiàn)有的ESD保護(hù)電路原理圖；圖2是所述ESD保護(hù)網(wǎng)絡(luò)電路原理圖。
具體實(shí)施方式
參見圖2所示，所述ESD保護(hù)網(wǎng)絡(luò)電路，包括三個(gè)電源鉗位ESD電路和一檢測電路。電源鉗位ESD電路的個(gè)數(shù)取決于芯片的實(shí)際焊盤(pad)數(shù)量，在本實(shí)施例中，以3個(gè)電源鉗位ESD電路為例進(jìn)行說明。每個(gè)電源鉗位ESD電路的結(jié)構(gòu)都是一樣的。在每個(gè)I/O pad處設(shè)置一個(gè)電源鉗位ESD電路。第一電源鉗位ESD電路包括PMOS管M8，NMOS管M9，第二反相器INV2，電容C2，NMOS管MlO。PMOS管M8的柵極和源極與電源電壓VDD相連接，形成上拉二極管，其漏極與NMOS管M9的漏極相連接；NM0S管M9的柵極和源極與地GND相連接，形成下拉二極管。第二反相器INV2是驅(qū)動(dòng)電路，其輸入端與電容C2的一端相連接，其輸出端與NMOS管MlO的柵極相連接；NM0S管MlO的漏極與電源電壓VDD相連接；NM0S管MlO的源極和電容C2的另一端接地GND。第二電源鉗位ESD電路包括PMOS管M11，NM0S管M12，第三反相器INV3，電容C3，NMOS 管 M13。第三電源鉗位ESD電路包括PMOS管M14，NM0S管M15，第四反相器INV4，電容C4，NMOS 管 M16。第二電源鉗位ESD電路和第三電源鉗位ESD電路的結(jié)構(gòu)與第一電源鉗位ESD電路結(jié)構(gòu)相同，在此不再贅述。電容C2 C4的容量大小無明確要求，可以根據(jù)版圖放置合適的電容，電容值可以是O. lpF，也可以是lpF，還可以大于5pF。所述檢測電路，包括電阻R2和電容C5，電阻R2的一端與電源電壓VDD相連接，另一端與電容C5的一端相連接，其連接的節(jié)點(diǎn)記為A，作為檢測電路的輸出端，電容C5的另一端接地。所述第一電源鉗位ESD電路的反相器INV2、第二電源鉗位ESD電路的反相器INV3和第三電源鉗位ESD電路的反相器INV4的輸入端與節(jié)點(diǎn)A相連接。這樣，所述第一電源鉗位ESD電路、第二電源鉗位ESD電路和第三電源鉗位ESD電路，共享檢測電路，以節(jié)省芯片面積。因?yàn)闄z測電路中的電阻和電容都是相對(duì)比較大的，共享電阻，并且可以在每個(gè)I/
Opad處根據(jù)版圖布局適當(dāng)增加一些并聯(lián)電容；例如在反相器的輸入端并聯(lián)的電容C2 C4和檢測電路的輸出端并聯(lián)，這樣在不額外增加芯片面積的情況下，增加了泄放電流的時(shí)間。泄放電流的時(shí)間由延時(shí)時(shí)間決定，延時(shí)時(shí)間長，泄放ESD電流時(shí)間就長，ESD電流就能泄放的更干凈，從而芯片就更安全，提高了芯片的ESD性能。反相器INVl用于驅(qū)動(dòng)NMOS晶體管MlO打開來泄放電流。當(dāng)在PADl處和地GND之間發(fā)生正脈沖ESD事件時(shí)，小部分ESD電流擊穿NMOS晶體管M9管泄放到地，大部分電流流過正向二極管M8到電源電壓VDD ;檢測電路檢測到ESD脈沖，泄流管M10，M13，M16就依次迅速打開泄放電流，從而保護(hù)芯片。所述檢測電路用于檢測是正常上電還是ESD脈沖，當(dāng)發(fā)生ESD事件時(shí)，應(yīng)能夠做出準(zhǔn)確判斷并開啟泄放管。正常上電的時(shí)間一般為1ms，而ESD事件的時(shí)間一般為幾十納秒或者幾百納秒，所以檢測電路的延時(shí)時(shí)間要能夠正確區(qū)分是正常上電還是ESD事件，因此延時(shí)時(shí)間要在這兩者時(shí)間之間。正常的電源上電時(shí)，檢測電路的輸出點(diǎn)A點(diǎn)就會(huì)隨電源電壓緩慢上升，緩沖電路(即圖2中的反相器INV2 INV4)的輸出端保持為低電壓，故泄放管關(guān)閉，電源鉗位ESD電路不工作。當(dāng)發(fā)生ESD事件時(shí)，電源電壓VDD瞬間為高電壓，而由電阻Rl和電容C4構(gòu)成的檢測電路，由于延時(shí)其輸出端A點(diǎn)上升比較緩慢，相當(dāng)于保持一段時(shí)間的低電壓，而緩沖電路就輸出高電壓驅(qū)動(dòng)泄放管導(dǎo)通，從而泄放ESD電流。電源鉗位ESD電路承擔(dān)著大部分ESD電流的泄放，因此電源鉗位ESD電路的個(gè)數(shù)分布以及泄流管的尺寸就很關(guān)鍵。針對(duì)這些情況，所述ESD保護(hù)網(wǎng)絡(luò)電路在每個(gè)I/O pad處設(shè)置一個(gè)電源鉗位ESD電路，當(dāng)發(fā)生ESD事件時(shí)，附近的電源鉗位ESD電路中的泄流管就能以最快的速度打開泄放電流，接著所有的泄流管也都將打開泄放電流。而圖1所示的ESD保護(hù)電路，當(dāng)發(fā)生ESD事件時(shí)，需要經(jīng)過一段時(shí)間才能打開泄流管，因此所述ESD保護(hù)網(wǎng)絡(luò)電路能有效的提聞芯片的ESD性能。所述ESD保護(hù)網(wǎng)絡(luò)電路，泄流管的總尺寸和原來的保持一樣，這樣就不需要額外增加泄流管的尺寸。如果在背景技術(shù)中，泄流管的寬長比尺寸為3000μπι/0.18μπι，那么在所述ESD保護(hù)網(wǎng)絡(luò)電路中，每個(gè)泄流管寬長比尺寸只需要1000 μ m/0.18 μ m,既沒有增加面積，又能使得附近的泄流管能夠更迅速的打開來泄放電流。如果一個(gè)芯片中有10個(gè)I/Opad，那么每個(gè)pad處相對(duì)應(yīng)的泄流管尺寸可以設(shè)置為300 μ m/0.18 μ m,以此類推。圖中的PAD I PAD 3，分別表示三個(gè)不同處的I/O pad。雖然本發(fā)明利用具體的實(shí)施例進(jìn)行說明，但是對(duì)實(shí)施例的說明并不限制本發(fā)明的范圍。本領(lǐng)域內(nèi)的熟練技術(shù)人員通過參考本發(fā)明的說明，在不背離本發(fā)明的精神和范圍的情況下，容易進(jìn)行各種修改或者可以對(duì)實(shí)施例進(jìn)行組合。
權(quán)利要求1.一種靜電放電ESD保護(hù)網(wǎng)絡(luò)電路，其特征在于，包括:多個(gè)電源鉗位靜電放電ESD電路，在每個(gè)I/O焊盤處設(shè)置一個(gè)電源鉗位靜電放電ESD電路。
2.如權(quán)利I所述的靜電放電ESD保護(hù)網(wǎng)絡(luò)電路，其特征在于，每個(gè)所述電源鉗位靜電放電ESD電路，包括: 一 PMOS管，其柵極和源極與電源電壓相連接，形成上拉二極管； 一第一 NMOS管，其柵極和源極與地相連接，形成下拉二極管； 所述PMOS管的漏極與一第一 NMOS管的漏極相連接； 一反相器，其輸入端與一第一電容的一端相連接，其輸出端與第二 NMOS管的柵極相連接；該第二 NMOS管的漏極與電源電壓相連接；所述第二 NMOS管的源極和第一電容的另一端接地； 還包括:一檢測電路，包括一電阻和一第二電容，該電阻的一端與電源電壓相連接，另一端與第二電容的一端相連接，其連接的節(jié)點(diǎn)記為A，作為檢測電路的輸出端，第二電容的另一端接地； 所述電源鉗位靜電放電ESD電路的反相器的輸入端與所述接點(diǎn)A相連接，使并聯(lián)在反相器的輸入端的第一電容與檢 測電路中的第二電容并聯(lián)。
專利摘要本實(shí)用新型公開了一種ESD保護(hù)網(wǎng)絡(luò)電路，包括多個(gè)電源鉗位ESD電路，在每個(gè)I/O焊盤處設(shè)置一個(gè)電源鉗位ESD電路。本實(shí)用新型能夠在基本不增加芯片面積的基礎(chǔ)上有效提高芯片的ESD性能。
文檔編號(hào)H02H9/04GK202917963SQ20122060582
公開日2013年5月1日 申請(qǐng)日期2012年11月16日 優(yōu)先權(quán)日2012年11月16日
發(fā)明者馬和良 申請(qǐng)人:上海華虹集成電路有限責(zé)任公司