集成電路和用于制造在集成電路內(nèi)的至少一個晶體管的方法
【專利摘要】一種集成電路包括用于第一晶體管的第一區(qū)和用于第二晶體管的第二區(qū)。晶體管由包括在掩埋絕緣層上的半導(dǎo)體膜的絕緣體上硅型的襯底支撐，所述掩埋絕緣層在載體襯底上。在第二區(qū)中，半導(dǎo)體膜已經(jīng)被去除。在第二區(qū)中的第二晶體管包括置于所述載體襯底上的、由掩埋絕緣層的一部分形成的柵極電介質(zhì)區(qū)域。第一區(qū)中的第一晶體管包括由半導(dǎo)體膜上的電介質(zhì)層形成的柵極電介質(zhì)區(qū)域。
【專利說明】集成電路和用于制造在集成電路內(nèi)的至少一個晶體管的方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2015年3月18日提交的法國專利申請N0.1552244的優(yōu)先權(quán)，其公開內(nèi)容通過引用并入本文。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及集成電路，并且更具體地涉及從絕緣體上硅(SOI)并且更具體地從完全耗盡絕緣體上硅(FDSOI)型襯底制造能夠保持高電壓(例如2至5伏特或者更多)的晶體管，其中這些示例不是限制性的。
【背景技術(shù)】
[0004]絕緣體上硅型的襯底包括位于掩埋絕緣層(通常由首字母縮略詞“BOX”(用于掩埋氧化物)指定)上的例如由硅或硅合金(例如，硅鍺合金)制成的半導(dǎo)體膜，BOX自己在載體襯底(例如，半導(dǎo)體阱)上。
[0005]在完全耗盡SOI(FDS0I)技術(shù)中，半導(dǎo)體膜被完全耗盡，即，它由本征半導(dǎo)體組成。其厚度通常約若干納米，例如7納米。此外，掩埋絕緣層本身通常具有約二十納米的小的厚度。
[0006]由于半導(dǎo)體膜的小的厚度，晶體管的源極和漏極區(qū)域包括相對于半導(dǎo)體膜抬升的部分，以便確保在這些區(qū)域與晶體管的溝道區(qū)域之間的充足的電連接。
[0007]通常通過外延獲得這類抬升源極和漏極區(qū)域(本領(lǐng)域中通常由首字母縮略詞“RSD”指定:用于抬升源極和漏極)。
[0008]此外，制造通常能夠承受約多個伏特的高電壓的晶體管，諸如例如延伸漏極MOS晶體管(本領(lǐng)域中已知為首字母縮略詞“DRift M0S”)，需要形成厚的柵極氧化物。
[0009]然而，由于半導(dǎo)體膜的小的厚度，這證明，在soi上并且特別是在rosoi型襯底上進(jìn)行實現(xiàn)是復(fù)雜的。
[0010]具體地，半導(dǎo)體膜將在制造這些厚氧化物期間被部分地消耗。此外，因為需要維持半導(dǎo)體膜的初始厚度(例如，7納米)，那么需要以較厚的半導(dǎo)體膜開始，由于半導(dǎo)體膜的預(yù)期消耗，該半導(dǎo)體膜的厚度必須被調(diào)整以獲得精細(xì)的所述初始厚度。

【發(fā)明內(nèi)容】

[0011]根據(jù)一種實施方法，提出從絕緣體上硅型的襯底制造具有厚柵極氧化物的晶體管而不增加半導(dǎo)體膜的初始厚度。
[0012]此外，就這點而言，有利地提出了使用絕緣體上硅型的襯底的掩埋絕緣層(BOX)的至少一部分來形成晶體管的柵極電介質(zhì)區(qū)域的至少一部分，例如MOS晶體管或者甚至具有雙柵極(浮置柵極和控制柵極)的晶體管，諸如合并在FLASH和EEPROM型存儲器單元中的晶體管的類型。
[0013]根據(jù)一個方面，提供了一種集成電路，包括:在第一區(qū)中，絕緣體上硅型的襯底，其包括位于掩埋絕緣層上的半導(dǎo)體膜，掩埋絕緣層本身位于載體襯底上；以及，在已經(jīng)去除所述半導(dǎo)體膜的第二區(qū)中，至少一個晶體管，其包括置于載體襯底上的柵極電介質(zhì)區(qū)域并且包括所述掩埋絕緣層的一部分。
[0014]因此，掩埋絕緣層的氧化物的至少一部分作為柵極電介質(zhì)的使用使得可以容易地調(diào)整柵極電介質(zhì)區(qū)域的厚度，以便允許制造高電壓晶體管，而不消耗在其中和其上可選地制造其他MOS晶體管的半導(dǎo)體膜。
[0015]根據(jù)一個實施例，集成電路還包括在所述第一區(qū)中的至少一個第一晶體管，所述至少一個晶體管具有置于所述半導(dǎo)體膜上并且比位于所述第二區(qū)中的所述至少一個晶體管的柵極電介質(zhì)區(qū)域更薄的第一柵極電介質(zhì)區(qū)域。
[0016]掩埋絕緣層的氧化物的至少一部分作為柵極電介質(zhì)使用使得可以容易地調(diào)整柵極電介質(zhì)區(qū)域的厚度，以便允許制造具有不同厚度的柵極氧化物的晶體管。
[0017]雖然在理論上可以使用任意厚度的掩埋絕緣層作為柵極氧化物，但是掩埋層的所述一部分的厚度通常小于絕緣體上硅型的襯底的掩埋絕緣層的厚度。
[0018]根據(jù)一個實施例，第一柵極電介質(zhì)區(qū)域包括第一電介質(zhì)材料的至少一層，并且位于所述第二區(qū)中的所述至少一個晶體管的柵極電介質(zhì)區(qū)域包括在掩埋絕緣層的所述一部分上的所述第一電介質(zhì)材料的至少一層。
[0019]第一電介質(zhì)材料可以包括高相對介電常數(shù)的材料(高K材料)，例如，其具有高于或等于15的相對介電常數(shù)K。
[0020]這種電介質(zhì)可以例如從由Hf02、Zr02、Al203、AlN、TiN、Ti02形成的組中選擇。
[0021]根據(jù)一個實施例，集成電路可以在所述第二區(qū)中包括多個晶體管，其柵極電介質(zhì)區(qū)域包括具有不同厚度的掩埋絕緣層的相應(yīng)部分。
[0022]根據(jù)一個實施例，位于所述第二區(qū)中的所述至少一個晶體管是雙柵極晶體管，包括浮置柵極第一區(qū)域和控制柵極第二區(qū)域，浮置柵極第一區(qū)域通過所述掩埋絕緣層的所述至少一部分置于載體襯底上，而控制柵極第二區(qū)域通過另一柵極電介質(zhì)區(qū)域置于所述浮置柵極第一區(qū)域上。
[0023]根據(jù)另一方面，提供了一種用于制造在集成電路內(nèi)的至少一個晶體管的工藝，所述集成電路在第一區(qū)中包括絕緣體上硅型的襯底，其包括在掩埋絕緣層上的半導(dǎo)體膜，掩埋絕緣層在載體襯底上，在集成電路的一個區(qū)中，該工藝包括，在集成電路的第二區(qū)中，去除所述半導(dǎo)體膜并且在載體襯底中和上制造至少一個晶體管，所述至少一個晶體管的柵極電介質(zhì)區(qū)域置于所述載體襯底上并且包括所述掩埋絕緣層的一部分。
[0024]根據(jù)一種實施方法，該工藝還包括在所述第一區(qū)中制造在半導(dǎo)體膜中和上的至少一個第一晶體管并且處理置于所述半導(dǎo)體膜上且比位于所述第二區(qū)中的所述至少一個晶體管的柵極電介質(zhì)區(qū)域更薄的第一柵極電介質(zhì)區(qū)域。
[0025]根據(jù)一種實施方法，制造所述晶體管包括:在所述第一區(qū)中，對絕緣體上硅型的襯底進(jìn)行掩模;在所述第二區(qū)中，刻蝕絕緣體上硅型的襯底，以便至少去除半導(dǎo)體膜并且留下所述掩埋絕緣層的至少一部分;在因此獲得的結(jié)構(gòu)上，形成包括至少一層電介質(zhì)材料和至少一層?xùn)艠O材料的多層;刻蝕所述多層，以便在所述第一區(qū)中針對所述至少一個第一晶體管形成置于所述半導(dǎo)體膜上的第一絕緣柵極區(qū)域，并且在所述第二區(qū)中針對所述至少一個晶體管形成置于掩埋絕緣層的所述至少一部分上的第二絕緣柵極區(qū)域;在所述第一柵極區(qū)域的側(cè)翼上形成第一絕緣橫向區(qū)域;在所述第二柵極區(qū)域的側(cè)翼上形成第二絕緣橫向區(qū)域;以及，刻蝕位于所述第二絕緣橫向區(qū)域外部的掩埋絕緣層的所述至少一部分。
【附圖說明】
[0026]在檢查了對實施方法和實施例的完全非限制性方法的詳細(xì)描述以及附圖之后，本發(fā)明的其它特征和優(yōu)點將變得顯而易見，其中:
[0027]圖1至圖8示意性地圖示了本發(fā)明的實施方法和實施例。
【具體實施方式】
[0028]在圖1中，基準(zhǔn)IC指代一種集成電路，在第一區(qū)Zl中，該集成電路包括完全耗盡絕緣體上硅(FDSOI)襯底，其包括在掩埋絕緣層2(B0X)(例如具有25納米的厚度)上的半導(dǎo)體膜3(例如具有7納米的厚度)，掩埋絕緣層2本身由載體襯底I支撐，載體襯底I可以例如是半導(dǎo)體阱。
[0029]第一 MOS晶體管Tl例如以28納米CMOS技術(shù)節(jié)點在半導(dǎo)體膜3中和上制造，并且通過隔離區(qū)域RIS與集成電路的其它部件隔離，隔離區(qū)域RIS例如包括淺溝槽隔離(STI)和深溝槽隔離(DTI)。
[0030]晶體管Tl包括通過第一柵極電介質(zhì)區(qū)域0X1與半導(dǎo)體膜3絕緣的第一柵極區(qū)域RGl，第一柵極電介質(zhì)區(qū)域0X1在這里包括高相對介電常數(shù)K(通常高于15)的電介質(zhì)材料的層。通過指示的方式，層0X1的厚度是約4納米。
[0031 ]柵極區(qū)域RGl的側(cè)翼為絕緣橫向區(qū)域ESPl，在本領(lǐng)域中通常稱為“間隔體”。
[0032]晶體管Tl還包括源極S和漏極D區(qū)域，包括通常通過外延獲得的抬升部分。
[0033]在載體襯底I中和上制造的第二MOS晶體管T2位于集成電路IC的第二區(qū)Z2中。
[0034]更確切地，晶體管T2包括通過第二柵極電介質(zhì)區(qū)域與載體襯底I絕緣的第二柵極區(qū)域RG2，第二柵極電介質(zhì)區(qū)域在這里包括電介質(zhì)層0X1和掩埋絕緣層2的一部分200。因此，晶體管T2的第二柵極電介質(zhì)區(qū)域的厚度大于晶體管Tl的柵極電介質(zhì)0X1的第一區(qū)域的厚度。
[0035]通常，為了制造能夠承受3至5伏特的電壓的晶體管，第二柵極電介質(zhì)區(qū)域的總厚度約8納米，其中層200的厚度約4納米。
[0036]常規(guī)地，第二晶體管T2還包括在柵極區(qū)域RG2的側(cè)翼上制造的間隔體ESP2以及在載體襯底I中注入的源極S和漏極D區(qū)域。
[0037]FDSOI襯底的掩埋絕緣層2的剩余部分因此允許非常簡單地并且在不消耗半導(dǎo)體膜3的情況下制造具有厚柵極電介質(zhì)區(qū)域的晶體管T2。
[0038]此外，如圖2所示，還可以在區(qū)Z2上制造具有不同厚度的柵極電介質(zhì)區(qū)域的多個晶體管T2、T3，所述柵極電介質(zhì)區(qū)域通常利用具有不同厚度的掩埋絕緣層的剩余部分獲得。
[0039]因此，如圖2所示，晶體管Τ3具有柵極電介質(zhì)區(qū)域，其包括具有大于晶體管Τ2的柵極電介質(zhì)區(qū)域的一部分200的厚度的掩埋絕緣層部分201。
[0040]現(xiàn)在更確切地參考圖3至圖7，以便圖示根據(jù)本發(fā)明的工藝的一種實施方法。
[0041]在圖3中，工藝開始于絕緣體上硅襯底，其包括由掩埋絕緣層2(Β0Χ)支撐的半導(dǎo)體膜3，掩埋絕緣層2本身由載體襯底I支撐。
[0042]在這里，集成電路的區(qū)Zl和Z2以本身已知的常規(guī)方式已經(jīng)被隔離區(qū)域RIS界定。
[0043]此外，常規(guī)情況下，半導(dǎo)體膜3由本領(lǐng)域中通常稱為“PAD0X”的鈍化層4所覆蓋，鈍化層4旨在在先前操作(例如，阱注入)期間保護半導(dǎo)體膜3的表面。
[0044]接著，第一區(qū)Zl由抗蝕劑掩模50保護，然后在集成電路的區(qū)Z2中執(zhí)行刻蝕GVl，以便去除位于區(qū)Z2中的下面的鈍化層4和半導(dǎo)體膜3，而留下掩埋絕緣層2的剩余部分20(在實施例中，其厚度小于例如在區(qū)Zl中的BOX 2的厚度)。
[0045]在去除在區(qū)Zl中的掩模50和鈍化層4之后，獲得圖4中所圖示的結(jié)構(gòu)。
[0046]接著，以本身已知的常規(guī)方式，沉積柵極電介質(zhì)材料(例如，高相對介電常數(shù)的材料)的至少一層4，并且然后沉積柵極材料(例如，多晶硅和/金屬)的層5，其中這些示例不是限制性的(圖5)。
[0047]接著，如圖6所示，使用本身已知的常規(guī)刻蝕GV2來圖案化柵極區(qū)域RGl和RG2以及柵極電介質(zhì)0X1，從而限定柵極堆疊。
[0048]接著，以本身已知的常規(guī)方式在柵極堆疊的每一側(cè)上形成絕緣橫向區(qū)域ESPl和ESP2，并且使用刻蝕GV3去除掩埋絕緣層的剩余部分20的位于間隔體ESP2的外部的那部分，以便形成掩埋絕緣層部分200。
[0049]就區(qū)Z2的晶體管的源極和漏極區(qū)域的制造而言，多個變形是可能的。
[0050]根據(jù)第一變形，源極和漏極區(qū)域通過同時外延來制造，從而制造區(qū)Zl的晶體管的抬升的源極區(qū)域和漏極區(qū)域，這意味著區(qū)Z2的晶體管的源極和漏極區(qū)域也被抬升。
[0051]既然如此，特別是當(dāng)區(qū)Z2的晶體管是高電壓晶體管時，抬升源極和漏極區(qū)域的存在在大部分情況下是不需要的，這是因為在柵極區(qū)域與這些抬升源極和漏極區(qū)域之間的絕緣間隔體ESP2的擊穿的風(fēng)險，這具有限制器件的電壓承受能力的風(fēng)險。
[0052]因此，根據(jù)第二變形，在刻蝕掩埋絕緣層的所述剩余部分20之前，通過外延制造區(qū)Zl的晶體管的抬升源極和漏極區(qū)域。具體地，隨后覆蓋了區(qū)Z2中的整個載體襯底的該剩余掩埋絕緣層部分阻擋了區(qū)Z2中的源極和漏極區(qū)域的生長。
[0053]接著，在區(qū)Zl中形成抬升源極和漏極區(qū)域之后，使用刻蝕GV3去除掩埋絕緣層的剩余部分20的位于間隔體ESP2外部的那部分，從而形成掩埋絕緣層部分200，并且然后在載體襯底I中注入源極和漏極區(qū)域。
[0054]作為變形，還可以通過調(diào)整注入能量而穿過掩埋絕緣層的剩余部分20位于間隔體ESP2外部的那部分來注入源極和漏極區(qū)域。因此，并不絕對地需要在注入之前刻蝕GV3源極和漏極區(qū)域。
[0055]本發(fā)明不限于已經(jīng)描述的實施方法和實施例而是包含其任何變形。
[0056]因此，如圖8所示，可以在集成電路的區(qū)Z2中制造包括浮置柵極的晶體管T4，諸如在諸如FLASH或EEPROM單元之類的非易失性存儲器單元中所使用的那些。
[0057]更確切地，如圖8所示，存儲器單元的晶體管T4包括通過作為掩埋絕緣層2的剩余部分的第一柵極氧化物204與載體襯底I分離的浮置柵極FG。
[0058]此外，晶體管T4包括通過電介質(zhì)區(qū)域RDl(例如，氧化物_氮化物_氧化物多層)與浮置柵極FG分離的控制柵極CG。
[0059 ]兩個柵極和電介質(zhì)區(qū)域RDl和204的側(cè)翼為橫向間隔體ESP4。
[0060]使用通過刻蝕獲得的掩埋絕緣層的剩余層使得可以精確且簡單地調(diào)整柵極氧化物204的厚度，而不具有消耗半導(dǎo)體膜3的風(fēng)險，例如以便獲得約12納米的厚度，該厚度非常適于使用Fowler Nordheim效應(yīng)進(jìn)行檫除。
【主權(quán)項】
1.一種集成電路，包括: 第一區(qū)，包括絕緣體上娃型的襯底，所述絕緣體上娃型的襯底包括在掩埋絕緣層上的半導(dǎo)體膜，所述掩埋絕緣層在載體襯底上； 第二區(qū)，包括所述載體襯底和所述掩埋絕緣層但是不存在所述半導(dǎo)體膜； 第一晶體管，在所述第二區(qū)中，包括置于所述載體襯底上并且由所述掩埋絕緣層的一部分形成的第一柵極電介質(zhì)區(qū)域。2.根據(jù)權(quán)利要求1所述的集成電路，進(jìn)一步包括在所述第一區(qū)中的第二晶體管，所述第二晶體管包括置于所述半導(dǎo)體膜上的第二柵極電介質(zhì)區(qū)域，所述第二柵極電介質(zhì)區(qū)域比所述第一柵極電介質(zhì)區(qū)域更薄。3.根據(jù)權(quán)利要求1所述的集成電路，其中所述掩埋絕緣層的所述一部分的厚度比所述絕緣體上硅型的襯底的所述掩埋絕緣層的厚度更薄。4.根據(jù)權(quán)利要求2所述的集成電路，其中所述第二柵極電介質(zhì)區(qū)域由至少一層第一電介質(zhì)材料形成，并且其中所述第一晶體管進(jìn)一步包括位于所述掩埋絕緣層的所述一部分上的所述至少一層第一電介質(zhì)。5.根據(jù)權(quán)利要求4所述的集成電路，其中所述第一電介質(zhì)材料是高相對介電常數(shù)的材料。6.根據(jù)權(quán)利要求1所述的集成電路，進(jìn)一步包括:在所述第二區(qū)中，具有置于所述載體襯底上并且由所述掩埋絕緣層的另一部分形成的第二柵極電介質(zhì)區(qū)域的第二晶體管，用于所述第一晶體管的所述掩埋絕緣層的所述一部分和用于所述第二晶體管的所述掩埋絕緣層的所述另一部分具有不同的厚度。7.根據(jù)權(quán)利要求1所述的集成電路，其中位于所述第二區(qū)中的所述第一晶體管是雙柵極晶體管，包括: 通過所述掩埋絕緣層的所述一部分與所述載體襯底分離的浮置柵極第一區(qū)域；以及 通過柵極電介質(zhì)區(qū)域與所述浮置柵極第一區(qū)域分離的控制柵極第二區(qū)域。8.—種用于制造在集成電路內(nèi)的至少一個晶體管的方法，所述集成電路在第一區(qū)中包括絕緣體上硅型的襯底，所述絕緣體上硅型的襯底包括在掩埋絕緣層上的半導(dǎo)體膜，所述掩埋絕緣層在載體襯底上，所述方法包括: 在所述集成電路的第二區(qū)中，去除所述半導(dǎo)體膜并且在所述載體襯底中和在所述載體襯底上制造至少一個晶體管，所述至少一個晶體管具有置于所述載體襯底上并且包括所述掩埋絕緣層的一部分(200)的柵極電介質(zhì)區(qū)域。9.根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括在所述第一區(qū)中制造在所述半導(dǎo)體膜中和在所述半導(dǎo)體膜上的至少一個附加晶體管，所述至少一個附加晶體管具有置于所述半導(dǎo)體膜上的第一柵極電介質(zhì)區(qū)域，其中所述第一柵極電介質(zhì)區(qū)域比位于所述第二區(qū)中的所述至少一個晶體管的所述柵極電介質(zhì)區(qū)域更薄。10.根據(jù)權(quán)利要求9所述的方法，其中制造所述至少一個晶體管和所述至少一個附加晶體管包括: 在所述第一區(qū)中，對所述絕緣體上硅型的襯底進(jìn)行掩模； 在所述第二區(qū)中，刻蝕所述絕緣體上硅型的襯底，以便至少去除所述半導(dǎo)體膜并且留下所述掩埋絕緣層的至少一部分； 在因此獲得的結(jié)構(gòu)上，形成包括至少一層電介質(zhì)材料和至少一層?xùn)艠O材料的多層；刻蝕所述多層，以便在所述第一區(qū)中針對所述至少一個附加晶體管形成置于所述半導(dǎo)體膜上的第一絕緣柵極區(qū)域，并且在所述第二區(qū)中針對所述至少一個晶體管形成置于所述掩埋絕緣層的所述至少一部分上的第二絕緣柵極區(qū)域； 在所述第一柵極區(qū)域的側(cè)翼上形成第一絕緣橫向區(qū)域； 在所述第二柵極區(qū)域的側(cè)翼上形成第二絕緣橫向區(qū)域；以及 刻蝕位于所述第二絕緣橫向區(qū)域外部的所述掩埋絕緣層的所述至少一部分。11.根據(jù)權(quán)利要求10所述的方法，其中所述電介質(zhì)材料包括高相對介電常數(shù)的電介質(zhì)材料。12.—種用于在絕緣體上硅型的襯底上的晶體管制造的方法，所述絕緣體上硅型的襯底包括在掩埋絕緣層上的半導(dǎo)體膜，所述掩埋絕緣層在載體襯底上，所述方法包括: 針對第一晶體管柵極絕緣層，在所述襯底的第一區(qū)域中使用電介質(zhì)層，所述電介質(zhì)層置于所述半導(dǎo)體膜的頂上；以及 針對第二晶體管柵極絕緣層，在所述襯底的第二區(qū)域中使用所述掩埋絕緣層的一部分，所述掩埋絕緣層的所述一部分置于所述載體襯底的頂上。13.根據(jù)權(quán)利要求12所述的方法，進(jìn)一步包括: 形成源極-漏極區(qū)域作為在所述半導(dǎo)體膜上的抬升外延結(jié)構(gòu)；以及 形成源極-漏極區(qū)域作為在所述載體襯底中的注入劑。14.根據(jù)權(quán)利要求12所述的方法，進(jìn)一步包括: 在所述第一晶體管柵極絕緣層之上形成第一晶體管柵極；以及 在所述第二晶體管柵極絕緣層之上形成第二晶體管柵極。15.根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括在所述第二晶體管柵極絕緣層上沉積所述電介質(zhì)層，并且其中形成所述第二晶體管柵極包括在所述電介質(zhì)層上形成所述第二晶體管柵極。16.根據(jù)權(quán)利要求12所述的方法，其中使用所述掩埋絕緣層的所述一部分包括對所述掩埋絕緣層進(jìn)行減薄。17.根據(jù)權(quán)利要求16所述的方法，其中經(jīng)減薄的掩埋絕緣層比所述電介質(zhì)層厚。18.—種集成電路，包括:絕緣體上硅型的襯底，包括在掩埋絕緣層上的半導(dǎo)體膜，所述掩埋絕緣層在載體襯底上； 所述襯底的第一區(qū)域，包括用于第一晶體管柵極絕緣層的在所述襯底的第一區(qū)域中的電介質(zhì)層，所述電介質(zhì)層置于所述半導(dǎo)體膜的頂上； 所述襯底的第二區(qū)域，缺少所述半導(dǎo)體膜并且包括用于第二晶體管柵極絕緣層的所述掩埋絕緣層的一部分，所述掩埋絕緣層的所述一部分置于所述載體襯底的頂上； 用于第一晶體管的第一柵極電極，在所述第一晶體管柵極絕緣層之上；以及 用于第二晶體管的第二柵極電極，在所述第二晶體管柵極絕緣層之上。19.根據(jù)權(quán)利要求18所述的集成電路，進(jìn)一步包括: 用于所述第一晶體管的源極-漏極區(qū)域，包括在所述半導(dǎo)體膜上的抬升外延結(jié)構(gòu)；以及 用于所述第二晶體管的源極-漏極區(qū)域，包括在所述載體襯底中的注入劑。20.根據(jù)權(quán)利要求18所述的集成電路，其中所述電介質(zhì)層被定位在所述第二柵極電極與所述第二晶體管柵極絕緣層之間。
【文檔編號】H01L21/84GK105990374SQ201510849966
【公開日】2016年10月5日
【申請日】2015年11月27日
【發(fā)明人】D·格蘭斯基, G·比達(dá)爾, S·讓諾
【申請人】意法半導(dǎo)體(克洛爾2)公司