在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法
【專利摘要】本發(fā)明提供了一種在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，包括：執(zhí)行外圍邏輯區(qū)的第一多晶硅柵極刻蝕，隨后在存儲(chǔ)單元區(qū)的多晶硅層頂部以及外圍邏輯區(qū)表面沉積第一側(cè)墻薄膜；對第一側(cè)墻薄膜進(jìn)行刻蝕，完全去除存儲(chǔ)單元區(qū)的多晶硅層頂部的第一側(cè)墻薄膜，去除外圍邏輯區(qū)水平表面上的第一側(cè)墻薄膜，保留外圍邏輯區(qū)中的側(cè)壁上的側(cè)墻部分；對存儲(chǔ)單元區(qū)的多晶硅層進(jìn)行刻蝕，以形成第二多晶硅柵極；在存儲(chǔ)單元區(qū)和外圍邏輯區(qū)同時(shí)沉積第二側(cè)墻薄膜；在存儲(chǔ)單元區(qū)和外圍邏輯區(qū)中，同時(shí)對第二側(cè)墻薄膜進(jìn)行同步刻蝕。
【專利說明】
在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，更具體地說，本發(fā)明涉及一種在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法。
【背景技術(shù)】
[0002]側(cè)墻刻蝕(SpacerEtch)是CMOS器件形成的關(guān)鍵工藝。對于存儲(chǔ)器(尤其是閃存存儲(chǔ)器)產(chǎn)品來說，由于芯片中同時(shí)具有存儲(chǔ)單元(Cel I)和外圍邏輯(Periphery)兩個(gè)區(qū)域，而且兩個(gè)區(qū)域的設(shè)計(jì)和結(jié)構(gòu)有很大不同，所以在半導(dǎo)體制造過程中經(jīng)常需要針對不同區(qū)域側(cè)墻結(jié)構(gòu)進(jìn)行獨(dú)立的工藝流程，這就需要增加很多層光刻(Photo)和刻蝕(Etch)工藝。
[0003]由于存儲(chǔ)單元區(qū)和外圍邏輯區(qū)的后續(xù)工藝中的離子注入的條件有很大差別，所以對兩個(gè)區(qū)域的側(cè)墻寬度(Spacer Width)和材質(zhì)也有不同的要求。通常的做法是:對兩個(gè)區(qū)域進(jìn)行分別進(jìn)行側(cè)墻刻蝕。
[0004]具體地說，在現(xiàn)有技術(shù)中，一般可以先根據(jù)器件要求在外圍邏輯區(qū)和存儲(chǔ)單元區(qū)生長氧化硅/氮化硅/氧化硅三層材質(zhì)。隨后，利用光刻膠將外圍邏輯區(qū)蓋住，然后利用高選擇比的濕法刻蝕將存儲(chǔ)單元區(qū)的氧化硅材質(zhì)去除，并且對存儲(chǔ)單元區(qū)的氧化硅/氮化硅進(jìn)行干法刻蝕，此后去除光刻膠。類似地，隨后利用光刻膠將存儲(chǔ)單元區(qū)蓋住，并對外圍邏輯區(qū)的氧化硅/氮化硅/氧化硅進(jìn)行干法刻蝕，此后去除光刻膠。由此，在兩個(gè)不同區(qū)域得到材質(zhì)與寬度不同的側(cè)墻。
[0005]當(dāng)然，上述工藝中，可以先蓋住存儲(chǔ)單元區(qū)蓋住并處理外圍邏輯區(qū)，隨后再蓋住外圍邏輯區(qū)蓋住并處理存儲(chǔ)單元區(qū)。
[0006]然而，對同一芯片的不同區(qū)域的不同側(cè)墻結(jié)構(gòu)分別進(jìn)行制備，造成工藝步驟增加，出貨周期延長，機(jī)臺(tái)利用率下降，工藝成本上升的問題。
【發(fā)明內(nèi)容】
[0007]本發(fā)明所要解決的技術(shù)問題是針對現(xiàn)有技術(shù)中存在上述缺陷，提供一種能夠以簡化的工藝流程以及降低的制造成本在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法。
[0008]為了實(shí)現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明，提供了一種在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，包括:
[0009]第一步驟:執(zhí)行外圍邏輯區(qū)的第一多晶硅柵極刻蝕，隨后在存儲(chǔ)單元區(qū)的多晶硅層頂部以及外圍邏輯區(qū)表面沉積第一側(cè)墻薄膜；
[0010]第二步驟:對第一側(cè)墻薄膜進(jìn)行刻蝕，完全去除存儲(chǔ)單元區(qū)的多晶硅層頂部的第一側(cè)墻薄膜，去除外圍邏輯區(qū)水平表面上的第一側(cè)墻薄膜，保留外圍邏輯區(qū)中的側(cè)壁上的側(cè)墻部分；
[0011]第三步驟:對存儲(chǔ)單元區(qū)的多晶硅層進(jìn)行刻蝕，以形成第二多晶硅柵極；
[0012]第四步驟:在存儲(chǔ)單元區(qū)和外圍邏輯區(qū)同時(shí)沉積第二側(cè)墻薄膜；
[0013]第五步驟:在存儲(chǔ)單元區(qū)和外圍邏輯區(qū)中，同時(shí)對第二側(cè)墻薄膜進(jìn)行同步刻蝕。
[0014]優(yōu)選地，所述第一側(cè)墻薄膜的材料是氧化硅和/或氮化硅，而且第二側(cè)墻薄膜的材料是氧化硅和/或氮化硅。
[0015]優(yōu)選地，在第一步驟，存儲(chǔ)單元區(qū)中未形成多晶硅柵極。
[0016]優(yōu)選地，在第二步驟，所述側(cè)墻部分包括形成在存儲(chǔ)單元區(qū)與外圍邏輯區(qū)交界處的側(cè)墻;而且在第三步驟中，去除了形成在存儲(chǔ)單元區(qū)與外圍邏輯區(qū)交界處的側(cè)墻。[〇〇17]優(yōu)選地，在第五步驟中，在所述側(cè)墻部分的外側(cè)形成第一柵極側(cè)壁，在存儲(chǔ)單元區(qū)的第二多晶硅柵極側(cè)壁上形成第二柵極側(cè)壁。
[0018]優(yōu)選地，第一多晶硅柵極的高度不同于第二多晶硅柵極的高度。
[0019]優(yōu)選地，第一多晶硅柵極的寬度不同于第二多晶硅柵極的寬度。
[0020]優(yōu)選地，第一多晶硅柵極的材質(zhì)不同于第二多晶硅柵極的材質(zhì)。
[0021]優(yōu)選地，所述在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造CMOS器件。
[0022]優(yōu)選地，所述在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造存儲(chǔ)器。
[0023]優(yōu)選地，所述在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造閃存存儲(chǔ)器。
[0024]本發(fā)明通過調(diào)整柵極和側(cè)墻的刻蝕順序，同時(shí)搭配兩步干法刻蝕，達(dá)到了在不同區(qū)域形成不同結(jié)構(gòu)側(cè)墻的目的。具體地，本發(fā)明對在芯片不同區(qū)域上形成兩種不同結(jié)構(gòu)側(cè)墻的工藝流程進(jìn)行了改進(jìn)，對原本需要進(jìn)行兩次刻蝕和兩次光罩的工藝進(jìn)行整合，通過同步刻蝕的方法，同時(shí)完成兩個(gè)區(qū)域不同結(jié)構(gòu)側(cè)墻的刻蝕，將側(cè)墻刻蝕的光罩全部節(jié)省。由此可以看出，本發(fā)明通過調(diào)整柵極和側(cè)墻的刻蝕順序，同時(shí)搭配兩步干法刻蝕，在不同區(qū)域形成不同結(jié)構(gòu)的側(cè)墻，簡化工藝流程，縮短出貨周期?！靖綀D說明】
[0025]結(jié)合附圖，并通過參考下面的詳細(xì)描述，將會(huì)更容易地對本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中:
[0026]圖1示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法的第一步驟。
[0027]圖2示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法的第二步驟。
[0028]圖3示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法的第三步驟。
[0029]圖4示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法的第四步驟。
[0030]圖5示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法的第五步驟。
[0031]需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號?！揪唧w實(shí)施方式】
[0032]為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。
[0033]圖1至圖5示意性地示出了根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法的各個(gè)步驟。
[0034]如圖1至圖5所示，根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法包括:[〇〇35]第一步驟:執(zhí)行外圍邏輯區(qū)200的第一多晶硅柵極21刻蝕，隨后在存儲(chǔ)單元區(qū)100 的多晶硅層11頂部以及外圍邏輯區(qū)200表面沉積第一側(cè)墻薄膜300,如圖1所示；
[0036]例如，所述側(cè)墻薄膜的材料是氧化硅和/或氮化硅。
[0037]在第一步驟，存儲(chǔ)單元區(qū)100中未形成多晶硅柵極。[〇〇38]第二步驟:對第一側(cè)墻薄膜300進(jìn)行刻蝕，完全去除存儲(chǔ)單元區(qū)100的多晶硅層頂部的第一側(cè)墻薄膜300,去除外圍邏輯區(qū)200水平表面上的第一側(cè)墻薄膜300,保留外圍邏輯區(qū)200中的側(cè)壁上的側(cè)墻部分22,如圖2所示。
[0039]具體地，在第二步驟，所述側(cè)墻部分22包括形成在存儲(chǔ)單元區(qū)100與外圍邏輯區(qū) 200交界處的側(cè)墻(圖2的最左邊的側(cè)墻部分22)。
[0040]第三步驟:對存儲(chǔ)單元區(qū)100的多晶硅層11進(jìn)行刻蝕，以形成第二多晶硅柵極12， 如圖3所示。
[0041]具體地，在第三步驟中，去除了形成在存儲(chǔ)單元區(qū)100與外圍邏輯區(qū)200交界處的偵1J墻，如圖3所示。[〇〇42]第四步驟:在存儲(chǔ)單元區(qū)100和外圍邏輯區(qū)200同時(shí)沉積第二側(cè)墻薄膜400,如圖4 所示；[〇〇43]例如，第二側(cè)墻薄膜400的材料是氧化硅和/或氮化硅。[〇〇44]第五步驟:在存儲(chǔ)單元區(qū)100和外圍邏輯區(qū)200中，同時(shí)對第二側(cè)墻薄膜400進(jìn)行同步刻蝕，如圖5所示。
[0045]由此，在第五步驟中，在所述側(cè)墻部分22的外側(cè)形成第一柵極側(cè)壁23。并且在第五步驟中，在存儲(chǔ)單元區(qū)1〇〇的第二多晶硅柵極12側(cè)壁上形成第二柵極側(cè)壁13。
[0046]在具體實(shí)施例中，例如，第一多晶硅柵極21的高度不同于第二多晶硅柵極12的高度。而且，在具體實(shí)施例中，例如，第一多晶硅柵極21的寬度不同于第二多晶硅柵極12的寬度。而且，例如，第一多晶硅柵極21的材質(zhì)不同于第二多晶硅柵極12的材質(zhì)。
[0047]例如，根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造CMOS器件。例如，根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造存儲(chǔ)器。更具體地，例如，根據(jù)本發(fā)明優(yōu)選實(shí)施例的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造閃存存儲(chǔ)器。
[0048]本發(fā)明對在芯片不同區(qū)域上形成兩種不同結(jié)構(gòu)的側(cè)墻的工藝流程進(jìn)行了改進(jìn)，對原本需要進(jìn)行兩次刻蝕和兩次光罩的工藝進(jìn)行整合，通過同步刻蝕的方法，同時(shí)完成兩個(gè)區(qū)域不同結(jié)構(gòu)側(cè)墻的刻蝕，將側(cè)墻刻蝕的光罩全部節(jié)省。
[0049]本發(fā)明通過兩步干法刻蝕，同時(shí)搭配工藝流程，在不同區(qū)域形成不同結(jié)構(gòu)的側(cè)墻， 簡化工藝流程，兩次同步干法刻蝕都屬于全面刻蝕(blanket etch)，可以采用同種類型機(jī)臺(tái)，提高了機(jī)臺(tái)的利用效率，縮短出貨周期。
[0050]具體示例:
[0051] 對于55nm的閃存存儲(chǔ)器(P-Flash)產(chǎn)品，可以首先在外圍邏輯區(qū)進(jìn)行多晶硅刻蝕后沉積50A Si02/130A SiN側(cè)墻薄膜，完成第一層側(cè)墻刻蝕后進(jìn)行存儲(chǔ)單元區(qū)多晶硅刻蝕； 再次沉積100A Si02/390A SiN側(cè)墻薄膜，然后對外圍邏輯區(qū)和cell區(qū)域同時(shí)進(jìn)行最外層側(cè)墻刻蝕，這時(shí)可以在外圍邏輯區(qū)得到50A+130A+100A+390A的Si02/SiN/Si02/SiN側(cè)墻，存儲(chǔ)單元區(qū)得到100A+390A的Si02/SiN側(cè)墻。[〇〇52] 本發(fā)明通過調(diào)整柵極和側(cè)墻的刻蝕順序，同時(shí)搭配兩步干法刻蝕，達(dá)到了在不同區(qū)域形成不同結(jié)構(gòu)側(cè)墻的目的。具體地，本發(fā)明對在芯片不同區(qū)域上形成兩種不同結(jié)構(gòu)側(cè)墻的工藝流程進(jìn)行了改進(jìn)，對原本需要進(jìn)行兩次刻蝕和兩次光罩的工藝進(jìn)行整合，通過同步刻蝕的方法，同時(shí)完成兩個(gè)區(qū)域不同結(jié)構(gòu)側(cè)墻的刻蝕，將側(cè)墻刻蝕的光罩全部節(jié)省。由此可以看出，本發(fā)明通過調(diào)整柵極和側(cè)墻的刻蝕順序，同時(shí)搭配兩步干法刻蝕，在不同區(qū)域形成不同結(jié)構(gòu)的側(cè)墻，簡化工藝流程，縮短出貨周期。[〇〇53]此外，需要說明的是，除非特別說明或者指出，否則說明書中的術(shù)語“第一”、“第二”、“第三”等描述僅僅用于區(qū)分說明書中的各個(gè)組件、元素、步驟等，而不是用于表示各個(gè)組件、元素、步驟之間的邏輯關(guān)系或者順序關(guān)系等。[〇〇54]可以理解的是，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下， 都可利用上述揭示的技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于包括: 第一步驟:執(zhí)行外圍邏輯區(qū)的第一多晶硅柵極刻蝕，隨后在存儲(chǔ)單元區(qū)的多晶硅層頂部以及外圍邏輯區(qū)表面沉積第一側(cè)墻薄膜； 第二步驟:對第一側(cè)墻薄膜進(jìn)行刻蝕，完全去除存儲(chǔ)單元區(qū)的多晶硅層頂部的第一側(cè)墻薄膜，去除外圍邏輯區(qū)水平表面上的第一側(cè)墻薄膜，保留外圍邏輯區(qū)中的側(cè)壁上的側(cè)墻部分； 第三步驟:對存儲(chǔ)單元區(qū)的多晶硅層進(jìn)行刻蝕，以形成第二多晶硅柵極； 第四步驟:在存儲(chǔ)單元區(qū)和外圍邏輯區(qū)同時(shí)沉積第二側(cè)墻薄膜； 第五步驟:在存儲(chǔ)單元區(qū)和外圍邏輯區(qū)中，同時(shí)對第二側(cè)墻薄膜進(jìn)行同步刻蝕。2.根據(jù)權(quán)利要求1所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，所述第一側(cè)墻薄膜的材料是氧化硅和/或氮化硅，而且第二側(cè)墻薄膜的材料是氧化硅和/或氮化娃。3.根據(jù)權(quán)利要求1或2所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，在第一步驟，存儲(chǔ)單元區(qū)中未形成多晶硅柵極。4.根據(jù)權(quán)利要求1或2所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，在第二步驟，所述側(cè)墻部分包括形成在存儲(chǔ)單元區(qū)與外圍邏輯區(qū)交界處的側(cè)墻;而且在第三步驟中，去除了形成在存儲(chǔ)單元區(qū)與外圍邏輯區(qū)交界處的側(cè)墻。5.根據(jù)權(quán)利要求1或2所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，在第五步驟中，在所述側(cè)墻部分的外側(cè)形成第一柵極側(cè)壁，在存儲(chǔ)單元區(qū)的第二多晶硅柵極側(cè)壁上形成第二柵極側(cè)壁。6.根據(jù)權(quán)利要求1或2所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，第一多晶硅柵極的高度不同于第二多晶硅柵極的高度。7.根據(jù)權(quán)利要求1或2所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，第一多晶硅柵極的寬度不同于第二多晶硅柵極的寬度，而且/或者第一多晶硅柵極的材質(zhì)不同于第二多晶硅柵極的材質(zhì)。8.根據(jù)權(quán)利要求1或2所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，所述在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造CMOS器件。9.根據(jù)權(quán)利要求1或2所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，所述在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造存儲(chǔ)器。10.根據(jù)權(quán)利要求1或2所述的在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法，其特征在于，所述在不同區(qū)域形成兩種不同結(jié)構(gòu)側(cè)墻的工藝方法用于制造閃存存儲(chǔ)器。
【文檔編號】H01L21/8238GK105931992SQ201610326183
【公開日】2016年9月7日
【申請日】2016年5月17日
【發(fā)明人】秦偉, 韓朋剛, 許鵬凱, 楊渝書
【申請人】上海華力微電子有限公司